JP2015015468A - 半導体デバイスおよび製造方法 - Google Patents

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Abstract

【課題】炭化ケイ素を含む半導体層の接合終端拡張（ＪＴＥ）構造を製造する方法を提供する。
【解決手段】第１のドーパント型でドープされた第１の領域１２１に、単一の注入マスク１３０および実質的に同様の注入ドーズ量を使用して、半導体層１２０に第２のドーパント型を注入して、半導体層中に第２の領域１２２および接合終端拡張（ＪＴＥ）１２４を形成する。注入ドーズ量は約２×１０13ｃｍ-2〜約１２×１０13ｃｍ-2の範囲とする。
【選択図】図３

Description

本発明は、一般に半導体デバイスを製造する方法、より詳細には接合終端拡張を利用する炭化ケイ素を主成分とするデバイスを製造する方法に関する。
逆阻止接合の降伏電圧は、典型的には（ｐｎ接合を有する）半導体デバイスが耐えることができる最大の逆電圧を規定する。そうした阻止接合は、例えば、サイリスタのｐｎ接合、接合障壁ショットキ（ＪＢＳ）ダイオード、バイポーラ接合トランジスタ（ＢＪＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、または金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）における対応する接合を含むことができる。通常、アバランシェ降伏は、逆バイアス状態にあるデバイス内のある場所（「高電界点」）に過度に高い電界が存在するため、終端が存在しない場合は、そうしたデバイスにおいて理想的な降伏電圧よりも実質的に小さな電圧で生じる。逆バイアス状態にある阻止接合の高電界点は、ｐｎ接合がもはや平面でない場所、例えば、デバイスの活性エリア周辺またはエッジなどの湾曲した領域で通常生じる。
特に、降伏電圧は、炭化ケイ素（ＳｉＣ）デバイスなどの高電力デバイスにとって重要である。また、活性なドーズ量および界面電荷の変動に対する（終端を含む）デバイス設計の不感応性などの特性は、基本的な構造材料に差があるため、シリコン（Ｓｉ）を主成分とするデバイスよりもＳｉＣデバイスの方がより重要である。
半導体デバイスは、降伏電圧の増大を実現するための様々な構造および方法のいずれかを利用することができる。例えば、デバイスの活性エリアによって形成されたｐｎ接合のエッジ部分の近くで接合終端拡張（ＪＴＥ）領域を利用することができる。一般に、ＪＴＥ領域は、反対導電型を有する軽くドープされた半導体領域に隣接して前述のｐｎ接合を形成する多量にドープされた半導体領域のより軽くドープされた拡張部と考えられてもよい。ＪＴＥ領域の最も重要な機能は、ｐｎ接合の終端されていない部分の近傍に普通ならば存在する高い電界集中を、阻止接合を横方向に広げることによって、低減することである。
降伏電圧に加えて、ＪＴＥの設計は、信頼性および表面電荷変動の許容範囲を含む、半導体デバイスの数多くの重要な特性に影響を与え、影響を受ける特性の多くが複雑な相互関係を有する。しかし、半導体デバイスを製造する典型的な方法は、連続して行われる複数の注入ステップを含み、これによって注入コストがより高くなる。
したがって、ＪＴＥの設計を含む半導体デバイスを製造する方法を改善する必要がある。さらに、炭化ケイ素を主成分とする半導体デバイスの重要な特性、例えば、降伏電圧、表面電荷変動に対する電荷許容範囲および信頼性などを改善するＪＴＥの設計を提供することが望ましい場合がある。
米国特許出願公開第２０１３／００４５５９３号明細書
一実施形態は、半導体デバイスを製造する方法を対象とする。本方法は、炭化ケイ素を含む半導体層を設けるステップであって、半導体層が、第１のドーパント型でドープされた第１の領域を備えるステップを含む。本方法は、単一の注入マスクおよび実質的に同様の注入ドーズ量を使用して、半導体層に第２のドーパント型を注入し、半導体層中に第２の領域および接合終端拡張（ＪＴＥ）を形成するステップをさらに含み、注入ドーズ量が約２×１０13ｃｍ-2〜約１２×１０13ｃｍ-2の範囲にある。
別の実施形態は、半導体デバイスを対象とする。半導体デバイスは、基板および基板上に配置された炭化ケイ素を含む半導体層を備える。半導体層は、第１の領域、第２の領域、および接合終端拡張（ＪＴＥ）を備え、第１の領域が、第１の導電型を有するように、第１のドーパント型でドープされ、第２の領域およびＪＴＥが、第２の導電型を有するように、第２の導電型を有する第２のドーパント型でドープされる。第２の領域およびＪＴＥにおける注入されたドーズ量は、約２×１０13ｃｍ-2〜約１２×１０13ｃｍ-2の範囲にあり、第２の領域のドーパント濃度がＪＴＥのドーパント濃度と実質的に同じである。
別の実施形態は、半導体デバイスを対象とする。半導体デバイスは、基板および基板上に配置された炭化ケイ素を含む半導体層を備える。半導体層は、第１の領域、第２の領域、および接合終端拡張（ＪＴＥ）を備え、第１の領域が、第１の導電型を有するように、第１の導電型を有する第１のドーパント型でドープされ、第２の領域およびＪＴＥが、第２の導電型を有するように、第２の導電型を有する第２のドーパント型でドープされる。第２の領域およびＪＴＥにおける注入されたドーズ量は、約２×１０13ｃｍ-2〜約７．５×１０13ｃｍ-2の範囲にあり、第２の領域のドーパント濃度がＪＴＥのドーパント濃度と実質的に同じである。
本発明のこれらならびに他の特徴、態様、および利点は、図面全体を通して同様の文字が同様の部分を表す添付図面を参照して、次の詳細な説明を読むと、一層よく理解されるであろう。
本発明の一部の実施形態による、半導体デバイスを製造する方法ステップを概略的に示す断面図である。 本発明の一部の実施形態による、半導体デバイスを製造する方法ステップを概略的に示す断面図である。 本発明の一部の実施形態による、半導体デバイスを製造する方法ステップを概略的に示す断面図である。 本発明の一部の実施形態による、ＭＯＳＦＥＴを製造する方法ステップを概略的に示す断面図である。 本発明の一部の実施形態による、ＭＯＳＦＥＴを製造する方法ステップを概略的に示す断面図である。 本発明の一部の実施形態による、ＭＯＳＦＥＴを製造する方法ステップを概略的に示す断面図である。 本発明の一部の実施形態による、ＭＯＳＦＥＴを製造する方法ステップを概略的に示す断面図である。 本発明の一部の実施形態による、半導体デバイスの断面図である。
以下で詳細に論じるように、本発明の実施形態の一部は、接合終端拡張（ＪＴＥ）を含む炭化ケイ素（ＳｉＣ）半導体デバイスを作る方法を含む。
本明細書および特許請求の範囲の全体を通して本特許において使用されるような近似する文言は、その文言が関連する基本機能に変化をもたらすことなく、許容範囲内で変わることがあるあらゆる量的表現を修飾するために適用される場合がある。したがって、「約」および「実質的に」などの用語（複数可）によって修飾される値は、指定される精密な値に限定されないものとする。一部の例では、近似する文言は、値を測定する器具の精度に対応することがある。ここで、ならびに明細書および特許請求の範囲全体を通して、範囲の限界は、結合されても、および／または交換されてもよく、そうした範囲は、識別され、文脈または文言でそうではないと示されない限り、その範囲内に含まれるサブ範囲をすべて含む。
以下の明細書および特許請求の範囲において、単数形の「１つの」（「ａ」）、「１つの」（「ａｎ」）、および「その」（「ｔｈｅ」）は、文脈で明白にそうではないと述べない限り、複数の指示対象を含む。本明細書で使用するように、用語「または」は、排他的であることが意図されておらず、参照される構成要素のうちの少なくとも１つ（例えば、領域）が存在することを指し、文脈上明白にそうでないと述べない限り、参照される構成要素の組み合わせが存在してもよい事例を含む。
本明細書で使用するように、用語「層」は、連続的または不連続なやり方で、下にある表面の少なくとも一部に配置される材料を指す。さらに、用語「層」は、必ずしも配置される材料の均一な厚さを意味せず、配置される材料は、均一な、またはむらのある厚さを有してもよい。本明細書で使用されるような用語「層」は、文脈上明白にそうでないと述べない限り、単一の層または複数の層を指す。
本明細書で使用するように、用語「の上に配置される」は、明確にそうでないと示さない限り、互いに直接接して、または層間に介在層を有することによって間接的に配置された層を指す。本明細書で使用されるような用語「隣接した」とは、２つの層が相接して配置され、互いに直接接していることを意味する。
本開示において、ある層が別の層または基板「の上に」として記載されている場合は、層は、互いに直接接することができ、あるいは層間に１つの（もしくは複数の）層またはフィーチャを有することができるということを理解されたい。さらに、用語「の上に」は、層の互いの相対的位置について述べており、相対的位置のより上（「ａｂｏｖｅ」）またはより下（「ｂｅｌｏｗ」）が見る人に対するデバイスの向きに依存するため、必ずしも「の上部に」を意味しない。さらに、用語「上部」「底部」、「より上」、「より下」、およびこれらの用語の変形形態は、便宜上使用されており、別段の定めがない限り、構成要素のいかなる特定の向きも必要としない。
後で詳細に説明するように、半導体デバイスを製造する方法について提示する。図１〜３は、本発明の一実施形態による、半導体デバイス１００を作製する方法を概略的に表わす。図１に示すように、本方法は、炭化ケイ素（ＳｉＣ）を含む半導体層１２０を設けるステップを含む。半導体層は、第１の領域１２１が、第１の導電型（例えば、ｎ型）を有するように、第１のドーパント型（例えば、ｎ型ドーパント）でドープされた第１の領域１２１を含む。
一部の実施形態において、半導体層１２０は、基板１１０上にさらに配置されてもよい。基板１１０および半導体層１２０は、ｎ型であってもｐ型であってもよい。例えば、半導体層は、任意のポリタイプの炭化ケイ素、例えば、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、または６Ｈ−ＳｉＣのポリタイプのＳｉＣ層であってもよい。基板１１０は、炭化ケイ素を含んでもよい。一実施形態において、基板は、多量にドープされたｎ＋ＳｉＣ基板であってもよく、ＳｉＣ半導体層もｎ型であってもよい。基板中のドーパント濃度は、一部の実施形態において、約１０18ｃｍ-3〜約１０21ｃｍ-3の範囲にあってもよい。ＳｉＣ半導体デバイス層中のドーパント濃度は、一部の実施形態において、約１０14ｃｍ-3〜約１０17ｃｍ-3の範囲にあってもよい。一部の実施形態において、バッファ層（図示せず）が、基板１１０と半導体層１２０との間にさらに配置されてもよい。
半導体層１２０は、基板一面にエピタキシャル成長されてもよい。例えば、化学蒸着法（ＣＶＤ）などの堆積技法を行って半導体層１２０を形成することができる。ある実施形態では、半導体層１２０の厚さは、約１ミクロン〜約２００ミクロンの範囲にあってもよい。
本方法は、図２および３に示すように、単一の注入マスク１３０および実質的に同様の注入ドーズ量１４０を使用して、半導体層１２０に第２のドーパント型（例えば、ｐ型ドーパント）を注入し、半導体層１２０中に第２の領域１２２および接合終端拡張（ＪＴＥ）１２４を形成するステップをさらに含む。本明細書で使用されるような用語「ＪＴＥ」は、反対導電型を有する軽くドープされた半導体領域に隣接してｐｎ接合を形成するより多量にドープされた半導体領域（第２の領域）のより軽くドープされた拡張部を指す。ＪＴＥの機能の１つは、ｐｎ接合の終端していない部分の近傍に、特にデバイスの活性エリア周辺に普通ならば存在する高電界を、阻止接合を横方向に延在させることによって低減することである。
第１の領域１２２は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの半導体デバイスにおいて、「ウェル領域」と呼ばれることがある。さらに、バイポーラ接合トランジスタ（ＢＪＴ）またはサイリスタなどの半導体デバイスにおいては、第１の領域１２２は、「ベース領域」と呼ばれることもある。さらなる説明のために、用語「ウェル領域」および「第１の領域」は、本明細書において区別なく使用される。しかし、下記の説明は、ＢＪＴまたはサイリスタの文脈において「ベース領域」にも適用可能であることに留意されたい。
図３に示すように、ＪＴＥの少なくとも一部は、第１の領域１２２と同時にドープされたエリア内部に配置され、第１の領域１２２と隣接する。このエリアは、「ウェル終端領域」と呼ばれることがあり、以前に言及した阻止接合をさらに含むことができる。図３を再び参照すると、参照数字１２５は、半導体層１２０中のウェル領域１２２によって画成される阻止接合を示す。
本明細書で使用されるような用語「単一の注入マスク」は、活性エリア（例えば、ウェル領域１２２）において必要なドーパントプロファイル／ドーズ量、およびＪＴＥ領域１２４において必要な実効的なドーズ量を提供するために使用される単一のマスクを指す。一部の実施形態において、本方法は、例えば、フォトリソグラフィによって半導体層１２０上で単一の注入マスク１３０をパターニングするステップをさらに含み、従来のイオン注入手順（図２）を使用して、ドーパントを第２の半導体層１２０へ注入することができる。
図２および３に示すように、単一の注入マスク１３０は、半導体層１２０中にウェル領域１２２およびＪＴＥ１２４を画成する数多くの窓領域１３１をさらに含む。窓領域１３１は、開口窓の密度によってさらに特徴づけられる。本明細書で使用されるような用語「開口窓の密度」は、マスクされていないエリアと全エリアとの比を指す。本明細書で使用されるような用語「開口窓の密度プロファイル」は、主阻止接合からの横方向に増大する距離を関数とした開口窓の密度数を指す。
一部の実施形態において、複数の窓領域１３１は、図２および３に示すように、半導体層１２０中に主阻止接合１２５を画成する領域１３５をさらに含む。そうした事例において、窓領域１３１の開口窓の密度は、主阻止接合１２５を画成する領域１３５から横方向に遠ざかる（図２の矢印によって示すような）方向に減少する。
一部の実施形態において、窓領域の開口窓の密度は、横方向に変化し、それにより実効的な注入されたドーズ量が、主阻止接合での注入されたドーズ量全体の約８０パーセントからＪＴＥの終端部分での注入されたドーズ量全体の約１０パーセントの範囲、より具体的には約７０パーセントから約１０パーセントの範囲で変化する。
以前に指摘したように、ＪＴＥ１２４を画成する窓領域１３４の開口窓の密度は、横方向に減少する。一部の実施形態において、窓領域１３４の開口窓の密度は、主阻止接合１３５での約９０パーセントからＪＴＥ１２４の終端部分１３６での約５パーセントの範囲にわたって変化する。より具体的には、窓領域１３４の開口窓の密度は、主阻止接合１３５での約８０パーセントからＪＴＥ１２４の終端部分１３６での約１０パーセントの範囲にわたって変化してもよい。さらにより具体的には、窓領域１３４の開口窓の密度は、主阻止接合１３５での約７０パーセントからＪＴＥ１２４の終端部分１３６での約１０約パーセントの範囲にわたって変化してもよい。
本明細書で使用されるような用語「実質的に同様の注入ドーズ量」とは、ウェル領域１２２およびＪＴＥ１２４の必要とされるドーピングプロファイルを提供するために用いられる単一の注入ドーズ量が、約５パーセント未満だけ変化することを意味する。これは、ウェル領域１２２およびＪＴＥ１２を製造するために使用される典型的な方法とは対照的であり、この方法では異なる注入マスクならびに異なる注入ドーズ量を用いてウェル領域およびＪＴＥにおけるドーパント濃度プロファイルを変化させる。当業者には理解されるように、２つの異なるマスクおよび注入ドーズ量の使用は、処理ステップ数の増加および処理コストの増大につながる。
一部の実施形態において、注入ドーズ量は、約２×１０13ｃｍ-2〜約１２×１０13ｃｍ-2の範囲にある。より具体的には、注入ドーズ量は、約２×１０13ｃｍ-2〜約７．５×１０13ｃｍ-2の範囲にあってもよい。さらにより具体的には、注入ドーズ量は、約２×１０13ｃｍ-2〜約５×１０13ｃｍ-2の範囲にあってもよい。
当業者には理解されるように、注入ステップは、１つまたは複数の注入処理サブステップを含んでもよく、注入が、注入処理サブステップの各サブステップにおいて、単一の注入エネルギー／ドーズ量を使用して、または複数のイオン注入エネルギー／ドーズ量を使用して行われてもよい。しかし、以前に指摘したように、ウェルおよびＪＴＥ領域を形成するために、注入は、単一の注入マスクおよび実質的に同様の注入ドーズ量を使用して行われる。
一部の実施形態において、半導体層１２０への第２のドーパント型の注入は、５ｋｅＶを上回り、かつ７００ｋｅＶを下回る範囲にある１つまたは複数の注入エネルギーで行われる。より具体的には、半導体層１２０への第２のドーパント型の注入は、２０ｋｅＶを上回り、４００ｋｅＶを下回る範囲にある１つまたは複数の注入エネルギーで行われ、上で規定された範囲の全注入ドーズ量を提供することができる。
ウェル領域１２２およびＪＴＥ１２４は、図３に示すように、単一のウェル構造または数多くの構造をさらに含むことができる。ある実施形態では、ウェル領域１２２は、数多くの離散的なウェル構造を含み、ＪＴＥ１２４は、数多くのＪＴＥ構造を含む。
ある実施形態では、ＪＴＥ１２４は、（特定のＪＴＥ領域における実効的なドーズ量に応じて）互いに分離されることがある数多くの離散的な領域を含む。ＪＴＥ１２４における離散的な領域は、ＪＴＥの実効的なドーピングが主阻止接合のエッジから遠ざかる方向に減少するように、第２のドーパント型（例えば、ｐ型）でドープされる。（１２４においてアクセプター電荷からドナー電荷を引くことによって規定される）実効的なＪＴＥのドーピングは、マスクされていないエリアに対するマスクされたエリアの密度を注入中に変えることによって一部は制御されてもよい。実効的なＪＴＥドーズ量／ドーピングは、注入されたドーズ量／ドーピングと、全エリアに対するマスクされていないエリアの比率の空間的な密度（開口窓の密度）との積として規定される。開口窓の密度によって全エリアに対するマスクされていないエリアの比率を変えることによって、実効的なＪＴＥのドーピングを主阻止接合からの横方向に増大する距離に沿って変えることができる。
以前に指摘したように、半導体層１２０は、第１の導電型を有するように第１のドーパント型でドープされてもよい。ウェル領域１２２およびＪＴＥ１２４は、第２の導電型を有するように第２のドーパント型がさらにドープされてもよい。例えば、第１および第２の導電型は、ｐ型およびｎ型であってもよい。ある実施形態では、第１および第２の導電型は、ｎ型およびｐ型であってもよい。そうした事例では、本方法は、ｎ型ＳｉＣ半導体層中にｐウェル領域およびｐドープされたＪＴＥを形成するステップを含む。ｐ型ドーパントの適切な非限定的な例には、ホウ素、アルミニウム、ガリウム、マグネシウム、炭素、カルシウム、またはそれらの組み合わせが含まれる。ｎ型ドーパントの適切な非限定的な例には、窒素、リン、ヒ素、アンチモン、またはそれらの組み合わせが含まれる。
半導体デバイスを製造する本方法は、特定のドーピングに応じて、数多くのデバイスタイプに適用可能であることに留意されたい。したがって、半導体デバイス１００の適切な非限定的な例には、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、サイリスタ、またはダイオードが含まれる。ある実施形態では、半導体デバイスは、ＭＯＳＦＥＴである。
ここで図４〜７を参照すると、本発明の一部の実施形態によるＭＯＳＦＥＴ１００を製造する方法が提示されている。そうした事例では、本方法は、図４に示すように、注入マスク１３０を除去するステップ、これに続いて半導体層をドープして第１の導電型（例えば、ｎ型）を有するソース領域１２３を形成するステップをさらに含むことができる。ソース領域は、他の領域に対して以前に考慮されたような、例えば、フォトリソグラフィおよびイオン注入によって形成されてもよい。
その後、図５に示すように、ベース領域（ｐ＋領域）１４１を形成することができる。ドレイン電極１２７も、例えば、蒸着および／または半導体層１２０に接する表面とは反対側の基板１１０の表面に接する電気めっきによって形成することができる（図６）。
ゲート電極１２８も、はじめに半導体層１２０上に絶縁層１２９を配置し、これに続いて、絶縁層１２９上にゲート電極１２８を形成することによって、半導体層上に形成することができる（図７）。絶縁層１２９材料の適切な非限定的な例には、二酸化ケイ素が含まれてもよい。ソース電極１２６は、例えば、蒸着および／または電気めっきによって、ソース領域１２３に接して形成されてもよい（図５）。
以前に指摘したように、ｐウェルおよびＪＴＥを形成する従来の方法は、異なるマスクのシーケンスおよび注入ステップを含む。本発明の一部の実施形態による方法によって、単一の注入マスクおよび実質的に同様の注入ドーズ量を使用してウェル領域およびＪＴＥを同時に形成することが可能となる。したがって、ウェルおよびＪＴＥ形成のための処理ステップをマージすることができ、それによって、全体的な処理フローを簡略化し、注入および処理コストを節約することできる。
さらに、Ｓｉを主成分とする半導体デバイスと異なり、ＳｉＣ半導体デバイスにおいてＪＴＥへの注入をウェル／ベース領域への注入とマージして単一のプロファイルまたは処理ステップとすることは、数多くの材料および技術的な要因によりより複雑である。ＳｉＣパワーＭＯＳＦＥＴでは、反転チャネル移動度は、従来のＳｉ ＭＯＳＦＥＴの場合よりもはるかに低い。伝導損を下げるために、ＳｉＣ ＭＯＳＦＥＴは、非常に短いチャネル、例えば、０．７μｍ未満で典型的には設計される。したがって、早期のパンチスルーまたはドレイン誘導障壁低下によって制限される降伏を阻止するために、臨界ドーズ量よりも大きな注入されたドーズ量を使用してウェル領域を形成する。また、ＳｉＣ中のドーパントは、非常にゆっくりと拡散し、非常に高い温度を必要とするので、イオン注入は、ウェル領域を形成する好ましい方法である。従来のイオン注入装置は、結果として生じる接合深さがｘｊ＝１μｍ以下のオーダとなるようなエネルギーに制限されている。このことは、パンチスルーを阻止し、ソース領域下で十分に低い広がり抵抗を得るための必要なウェル濃度をさらに押し上げる。結果として生じる最適のウェル／ベース領域に注入されたドーズ量は、ＳｉＣデバイス中のＱC（ＱC＝εSＥCによって定義され、ここでεSは誘電率であり、ＥCは臨界電界である）よりも複数倍大きくなる傾向がある。例示的なＳｉＣ ＭＯＳＦＥＴのウェル領域は、５ｘ１０13ｃｍ-2のドーズ量が注入される場合があるのに対し、最適なＪＴＥの注入されたドーズ量は、１〜２ｘ１０13ｃｍ-2となる場合がある。本発明の実施形態によって、同じ注入されたドーズ量によって、最適化されたＳｉＣウェル領域およびＪＴＥ領域の両方が可能となり、より低コストで、典型的にはより大量の能力がある従来のイオン注入技術を使用することができる。
一実施形態において、半導体デバイスが提示される。図８は、本発明の一実施形態による、半導体デバイス１００を示す。半導体デバイス１００は、基板１１０、および基板１１０上に配置された炭化ケイ素を備える半導体層１２０を含む。図３に示すように、半導体層１２０は、第１の領域１２１、第２の領域１２２、およびＪＴＥ１２４を含む。第１の領域１２１は、第１の導電型を有するように、第１のドーパント型でドープされる。第２の領域１２２およびＪＴＥ１２４は、第２の導電型を有するように、第２のドーパント型でドープされる。
一部の実施形態において、第１のドーパント型は、ｐ型であり、第２のドーパント型は、ｎ型である。他の実施形態において、第１のドーパント型は、ｎ型であり、第２のドーパント型は、ｐ型である。そうした事例では、半導体は、半導体層１２０中にｐ型の第２の領域１２２（ｐウェル領域とも呼ばれる）、およびｐ型のＪＴＥ１２４を含む。
第２の領域１２２およびＪＴＥ１２４は、注入されたドーズ量およびドーパント濃度によってさらに特徴づけられる。本明細書で使用されるような注入されたドーズ量（ｉｍｐｌａｎｔｅｄ ｄｏｓｅ）という用語は、第２の領域に注入されているドーパントの量を指し、注入に使用されるドーズ量を指す用語「注入ドーズ量」（ｉｍｐｌａｎｔａｔｉｏｎ ｄｏｓｅ）とは区別される。本明細書で使用されるような用語「注入されたドーズ量」は、半導体層の表面から冶金学的接合までのドーパントを積分した濃度を指す。
一部の実施形態において、第２の領域およびＪＴＥにおける注入されたドーズ量は、約２×１０13ｃｍ-2〜約１２×１０13ｃｍ-2の範囲にある。より具体的には、注入されたドーズ量は、約２×１０13ｃｍ-2〜約７．５×１０13ｃｍ-2の範囲にあってもよい。さらにより具体的には、注入されたドーズ量は、約２×１０13ｃｍ-2〜約５×１０13ｃｍ-2の範囲にあってもよい。さらに、第２の領域における所与の点の位置でのドーパント濃度は、ＪＴＥにおける所与の点の位置でのドーパント濃度と実質的に同じである。
以前に指摘したように、半導体デバイス１００の適切な非限定的な例には、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、サイリスタ、またはダイオードが含まれる。ある実施形態では、半導体デバイスは、ＭＯＳＦＥＴである。ある実施形態では、半導体デバイスは、ＩＧＢＴである。
図７を再び参照すると、本発明の一部の実施形態によるＭＯＳＦＥＴ１００が示されている。ＭＯＳＦＥＴ１００は、基板１１０、および基板１１０上に配置された半導体層１２０を含む。ＭＯＳＦＥＴ１００は、半導体層１２０の表面上に配置されたゲート電極１２８をさらに含む。例えば、図７に示すように、ゲート電極１２８は、絶縁体１２９上に配置されてもよく、この絶縁体１２９が半導体層１２０と直接接する。ＭＯＳＦＥＴ１００は、半導体層１２０が配置された表面の反対の位置にある基板１１０の表面に隣接して配置されたドレイン電極１２７をさらに含む。
さらに、図７に示すように、半導体層１２０は、第１の導電型（例えば、ｎ型）を有する第１の領域１２１、ならびに、第２の型（例えば、ｐ型）の導電性を有する第２の領域１２２（例えば、ウェル領域）およびＪＴＥ１２４を含む。ＭＯＳＦＥＴ１００は、ソース電極１２６に接する第１の導電型（例えば、ｎ型）のソース領域１２３をさらに含む。
添付の特許請求の範囲は、本発明が考え出されたように幅広く本発明を請求することが意図されており、本明細書で提示した例は、多様な、可能性のある実施形態すべてからの選択された実施形態の例示である。したがって、添付の特許請求の範囲は、本発明の特徴を示すために利用された例の選択によって限定されるべきではないことが出願人の意図である。また、特許請求の範囲において使用するように、単語「備える」およびその文法的な変形形態は、例えば、それに限定されないが、「本質的にからなる」および「からなる」などの、様々な異なる範囲の語句を論理的に範囲限定しかつ含む。必要な場合は、範囲が与えられ、それらの範囲は、それらの範囲の間にあるすべてのサブ範囲を含む。これらの範囲にある変形形態は、それ自体当業者には思いつくことが予期されるはずであり、まだ公には供されていない場合は、それらの変形形態は、可能な場合は、添付の特許請求の範囲によって包含されると解釈されるべきである。また、科学技術における進歩によって、文言の不正確さのために今は考えられない均等形態および置換え形態が可能となることが予想され、これらの変形形態も可能な場合は、添付の特許請求の範囲によって包含されると解釈されるべきである。
１１０ 基板
１２０ 半導体層
１２１ 第１の領域
１２２ 第２の領域
１２３ ソース領域
１２４ 接合終端拡張（ＪＴＥ）
１２５ 主阻止接合
１２６ ソース電極
１２７ ドレイン電極
１２８ ゲート電極
１２９ 絶縁層
１３０ 注入マスク
１３１ 窓領域
１３４ 窓領域
１３５ 領域
１３６ 終端部分
１４０ 注入ドーズ量
１４１ ベース領域

Claims (20)

  1. 半導体デバイスを製造する方法であって、
    炭化ケイ素を含む半導体層を設けるステップにおいて、前記半導体層が、第１のドーパント型でドープされた第１の領域を備えるステップと、
    単一の注入マスクおよび実質的に同様の注入ドーズ量を使用して、前記半導体層に第２のドーパント型を注入し、前記半導体層中に第２の領域および接合終端拡張（ＪＴＥ）を形成するステップと
    を含み、
    前記注入ドーズ量が約２×１０13ｃｍ-2〜約１２×１０13ｃｍ-2の範囲にある、方法。
  2. 前記単一の注入マスクが前記半導体層中に前記第２の領域および前記ＪＴＥを画成する複数の窓領域を備え、前記窓領域が前記半導体層中に主阻止接合を画成する領域をさらに含み、前記窓領域の開口窓の密度が前記主阻止接合を画成する前記領域から横方向に遠ざかる方向に減少する、請求項１記載の方法。
  3. 前記主阻止接合を画成する前記領域での開口窓の密度が８０パーセントより小さい、請求項２記載の方法。
  4. 前記窓領域の開口窓の密度が横方向に変化し、それにより実効的な注入されたドーズ量が、前記主阻止接合での約８０パーセントから前記ＪＴＥの終端部分での注入されたドーズ量全体の約１０パーセントの範囲で変化する、請求項２記載の方法。
  5. 前記窓領域の開口窓の密度が横方向に変化し、それにより実効的な注入されたドーズ量が、前記主阻止接合での約７０パーセントから前記ＪＴＥの終端部分での注入されたドーズ量全体の約１０パーセントの範囲で変化する、請求項２記載の方法。
  6. 前記注入ドーズ量が約２×１０13ｃｍ-2〜約７．５×１０13ｃｍ-2の範囲にある、請求項１記載の方法。
  7. 前記注入ドーズ量が約２×１０13ｃｍ-2〜約５×１０13ｃｍ-2の範囲にある、請求項１記載の方法。
  8. 前記半導体層に第２のドーパント型を注入するステップが、５ｋｅＶを上回り、かつ７００ｋｅＶを下回る範囲にある１つまたは複数の注入エネルギーで行われる、請求項１記載の方法。
  9. 前記第１のドーパント型がｎ型であり、前記第２のドーパント型がｐ型である、請求項１記載の方法。
  10. 前記ＪＴＥが互いに分離された複数の離散的な領域を備え、前記ＪＴＥにおける前記離散的な領域が、前記ＪＴＥの実効的なドーピングプロファイルが前記主阻止接合のエッジから遠ざかる方向に減少するように、前記第２のドーパント型でドープされる、請求項１記載の方法。
  11. 前記半導体デバイスが金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１記載の方法。
  12. 前記半導体デバイスが絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である、請求項１記載の方法。
  13. 炭化ケイ素（ＳｉＣ）の基板と、
    第１の領域、第２の領域、および接合終端拡張（ＪＴＥ）を備える、前記基板上に配置された炭化ケイ素を含む半導体層であって、
    前記第１の領域が、第１の導電型を有するように、第１のドーパント型でドープされ、前記第２の領域および前記ＪＴＥが、第２の導電型を有するように、第２のドーパント型でドープされ、
    前記第２の領域および前記ＪＴＥにおける注入されたドーズ量が約２×１０13ｃｍ-2〜約１２×１０13ｃｍ-2の範囲にあり、
    前記第２の領域におけるドーパント濃度が前記ＪＴＥにおけるドーパント濃度と実質的に同じである、半導体層と
    を備える半導体デバイス。
  14. 前記第１のドーパント型がｎ型であり、前記第２のドーパント型がｐ型である、請求項１３記載の半導体デバイス。
  15. 前記ＪＴＥが互いに分離されている複数の離散的な領域を備え、前記ＪＴＥにおける前記離散的な領域が、前記ＪＴＥの実効的なドーピングプロファイルが前記主阻止接合のエッジから遠ざかる方向に減少するように、前記第２のドーパント型でドープされる、請求項１３記載の半導体デバイス。
  16. 前記半導体デバイスが金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１３記載の半導体デバイス。
  17. 基板と、
    第１の領域、第２の領域、および接合終端拡張（ＪＴＥ）を備える、前記基板上に配置された炭化ケイ素を含む半導体層であって、
    前記第１の領域が、第１の導電型を有するように、第１のドーパント型でドープされ、前記第２の領域および前記ＪＴＥが、第２の導電型を有するように、第２のドーパント型でドープされ、
    前記第２の領域および前記ＪＴＥにおける注入されたドーズ量が約２×１０13ｃｍ-2〜約７．５×１０13ｃｍ-2の範囲にあり、
    前記第２の領域におけるドーパント濃度が前記ＪＴＥにおけるドーパント濃度と実質的に同じである、半導体層と
    を備える半導体デバイス。
  18. 前記第１のドーパント型がｎ型であり、前記第２のドーパント型がｐ型である、請求項１７記載の半導体デバイス。
  19. 前記ＪＴＥが互いに分離されている複数の離散的な領域を備え、前記ＪＴＥにおける前記複数の離散的な領域が、前記ＪＴＥの実効的なドーピングプロファイルが前記主阻止接合のエッジから遠ざかる方向に減少するように、前記第２のドーパント型でドープされる、請求項１７記載の半導体デバイス。
  20. 前記半導体デバイスが金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１７記載の半導体デバイス。
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