JP2015012524A - 光トリガ型パラレルシリアル変換回路 - Google Patents

光トリガ型パラレルシリアル変換回路 Download PDF

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Abstract

【課題】サンプリングされる信号が、サンプリングの際に、１つのトランジスタのみを経由して出力されるようにする。
【解決手段】光トリガ型パラレルシリアル変換回路１０において、パラレル電気信号ＳＰ1〜ＳＰNを反転増幅する入力段アンプＡｍ1〜ＡｍNから伝送線路Ｌまでの間のラインには、サンプリング開始トランジスタＴｒ11〜ＴｒN1のみを配置する。ある並び順の充電用キャパシタＭkに光トリガパルスＰkが入射されるとサンプリング開始トランジスタＴｒkがオンになりサンプリングが開始され、その後、並び順が一つ下位の充電用キャパシタＭk+1に光トリガパルスＰk+1が入射されるとサンプリング停止トランジスタＴｒkがオフになって入力段アンプＡｍkの出力がゼロになりサンプリングが停止される。
【選択図】図１

Description

本発明は、光トリガ型パラレルシリアル変換回路、より詳しくは低速な複数のパラレル電気信号を高速なシリアル電気信号に変換するＮ対１の光トリガ型パラレルシリアル変換回路に関するものである。
近年、インターネットを中心とするパケットベースのネットワークの隆盛により、光通信の大容量化と柔軟性・拡張性の向上が求められている。このため、帯域利用効率・柔軟性・拡張性の面に優れる光パケットを用いたネットワーク（光パケットスイッチネットワーク）の実現が必要とされている。
このような光パケットスイッチネットワークの実現のためには、非同期任意長のバースト光パケット信号の生成が不可欠である。そのためには、光パケットスイッチネットワークのノードである光パケットルータ内のランダムアクセスメモリ（ＲＡＭ）から出力される低速な（<1Gbps）パラレル信号を、光ファイバで用いられる高速な（>10Gbps）シリアル信号に変換するという動作を、バースト信号に対して行わなければならない。
一般的なパラレルシリアル変換回路では、内部で用いられるクロック再生のために、このようなバースト信号に対応することが困難であるとともに、多くの場合、変換回路自体が大規模なものとなるため大きな消費電力を必要とした。
これらの問題を解決するため、充放電型ＭＳＭ−ＰＤ（Metal-Semiconductor-Metal Photo Detector）（例えば、非特許文献１参照）を利用した光トリガ型サンプリング回路が提案されている（例えば、特許文献１、非特許文献２参照）。
更にそれを発展させ、差動トリガを用いて光パワー変動耐性を高めることを実現した光トリガ型サンプリングを応用したパラレルシリアル変換回路（例えば、特許文献２、非特許文献３参照）も提案されている。
ここで、差動トリガ方式の従来の光トリガ型パラレルシリアル変換回路を図４に示す。
この光トリガ型パラレルシリアル変換回路１００は、Ｎ対１のパラレルシリアル変換を行うものであり、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個（Ｎは２以上の整数）の光トリガ型トランジスタ回路１００−１〜１００−Ｎが、伝送線路Ｌに並列に接続されて構成されている。
接続状態の詳細は後述するが、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１００−１〜１００−Ｎは、ループ状に接続されている。
各光トリガ型トランジスタ回路１００−１〜１００−Ｎは、ＨＥＭＴ（High Electron Mobility Transistor）からなる第１のトランジスタＴｒ111〜Ｔｒ1N1と、ＨＥＭＴからなる第２のトランジスタＴｒ112〜Ｔｒ1N2と、トランジスタ制御回路Ｃｏ101〜Ｃｏ10Nとで構成されている。
第１のトランジスタＴｒ111〜Ｔｒ1N1と第２のトランジスタＴｒ112〜Ｔｒ1N2は直列接続されている。
更に詳述すると、第１のトランジスタＴｒ111〜Ｔｒ1N1は、その出力端子（ソース端子）が伝送線路Ｌに接続されている。第２のトランジスタＴｒ112〜Ｔｒ1N2は、その出力端子（ソース端子）が第１のトランジスタＴｒ111〜Ｔｒ1N1の入力端子（ドレイン端子）に接続され、その入力端子（ドレイン端子）が信号入力端子ｔ101〜ｔ10Nに接続されている。
第１のトランジスタＴｒ111〜Ｔｒ1N1の制御端子（ゲート端子）と、第２のトランジスタＴｒ112〜Ｔｒ1N2の制御端子（ゲート端子）の接続状態は後述する。
トランジスタ制御回路Ｃｏ101〜Ｃｏ10Nは、光電変換部ＯＥ101〜ＯＥ10Nと、キャパシタＣ101〜Ｃ10Nと、並列抵抗Ｒ111〜Ｒ1N1、Ｒ112〜Ｒ1N2と、バイアス抵抗Ｒ113〜Ｒ1N3と、バイアス抵抗Ｒ114〜Ｒ1N4により構成されている。
光電変換部ＯＥ101〜ＯＥ10Nは、光電変換素子として、一つのＭＳＭ−ＰＤ Ｍ101〜Ｍ10Nを備えている。
光電変換部ＯＥ101〜ＯＥ10Nには、一定の時間間隔τをあけて光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
ＭＳＭ−ＰＤ Ｍ101〜Ｍ10Nの一方の端子（図４では右側の端子）には、並列抵抗Ｒ111〜Ｒ1N1，Ｒ112〜Ｒ1N2が接続される。
ＭＳＭ−ＰＤ Ｍ101〜Ｍ10Nの他方の端子（図４では左側の端子）には、キャパシタＣ101〜Ｃ10Nと、バイアス抵抗Ｒ113〜Ｒ1N3と、バイアス抵抗Ｒ114〜Ｒ1N4が接続されている。
キャパシタＣ101〜Ｃ10Nと、バイアス抵抗Ｒ114〜Ｒ1N4は、レベル変換回路としても機能するものである。なおレベル変換動作については後述する。
並列抵抗Ｒ111〜Ｒ1N1，Ｒ112〜Ｒ1N2には負のバイアス電圧ＶNLが入力され、バイアス抵抗Ｒ113〜Ｒ1N3には正のバイアス電圧ＶMSMが入力され、バイアス抵抗Ｒ114〜Ｒ1N4には正のバイアス電圧ＶNHが入力されている。
並列抵抗Ｒ111〜Ｒ1N1，Ｒ112〜Ｒ1N2に入力される負のバイアス電圧ＶNLは、第１のトランジスタＴｒ111〜Ｔｒ1N1の制御端子（ゲート端子）に印加され、第１のトランジスタＴｒ111〜Ｔｒ1N1をノーマリオフにする電圧値に設定されている。
バイアス抵抗Ｒ114〜Ｒ1N4に入力される正のバイアス電圧ＶNHは、第２のトランジスタＴｒ112〜Ｔｒ1N2をノーマリオンにする電圧値に設定されている。
なお、正のバイアス電圧ＶNHの電圧値は、正のバイアス電圧ＶMSMの電圧値よりも小さくなっている。
光トリガ型トランジスタ回路１００−１〜１００−ＮのＭＳＭ−ＰＤ Ｍ101〜Ｍ10Nは、その一方の端子（図４では右側の端子）が、当該光トリガ型トランジスタ回路１００−１〜１００−Ｎの第１のトランジスタＴｒ111〜Ｔｒ1N1の制御端子に接続されている。
光トリガ型トランジスタ回路１００−１〜１００−ＮのＭＳＭ−ＰＤ Ｍ101〜Ｍ10Nは、その他方の端子（図４では左側の端子）が、当該光トリガ型トランジスタ回路１００−１〜１００−Ｎに対して並び順が一つ下位の光トリガ型トランジスタ回路１００−１〜１００−Ｎの第２のトランジスタＴｒ112〜Ｔｒ1N2の制御端子に接続されている。
例えば、第１チャンネルのＭＳＭ−ＰＤ Ｍ101の他方の端子は、並び順が一つ下位の第Ｎチャンネルの第２のトランジスタＴｒ1N2の制御端子に接続され、第２チャンネルのＭＳＭ−ＰＤ Ｍ102の他方の端子は、並び順が一つ下位の第１チャンネルの第２のトランジスタＴｒ112の制御端子に接続され、第ｋチャンネルのＭＳＭ−ＰＤ Ｍ10kの他方の端子は、並び順が一つ下位の第（ｋ−１）チャンネルの第２のトランジスタＴｒ1(k-1)2の制御端子に接続され、第ＮチャンネルのＭＳＭ−ＰＤ Ｍ10Nの他方の端子は、並び順が一つ下位の第（Ｎ―１）チャンネルの第２のトランジスタＴｒ1(N-1)2の制御端子に接続されている。
このような接続により、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１００−１〜１００−Ｎによる、ループ状の接続が形成されるのである。
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−１〜１００−Ｎの光電変換部ＯＥ101〜ＯＥ10Nには、予め決めた一定の時間間隔τをあけて、チャンネルの順番に沿い、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
なお、時間間隔τは、光トリガ型シリアルパラレル変換回路１００から出力されるシリアル電気信号ＳＳ（詳細は後述）のユニットインターバルに相当するものである。
光トリガパルスＰ1〜ＰNの照射状態を具体的に説明すると、
・第１チャンネルの光トリガ型トランジスタ回路１００−１の光電変換部ＯＥ101に光トリガパルスＰ1が入射されてから、時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ102に光トリガパルスＰ2が入射され、
・第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ102に光トリガパルスＰ2が入射されてから、時間間隔τが経過した時点で、第３チャンネルの光トリガ型トランジスタ回路１００−３の光電変換部ＯＥ103に光トリガパルスＰ3が入射され、
・以降は同様に、時間間隔τごとに、並び順がより上位の光トリガ型トランジスタ回路の光電変換部に光トリガパルスが順次入射され、
・第Ｎチャンネルの光トリガ型トランジスタ回路１００−Ｎの光電変換部ＯＥ10Nに光トリガパルスＰNが入射されてから、時間間隔τが経過した時点で、第１チャンネルの光トリガ型トランジスタ回路１００−１の光電変換部ＯＥ101に光トリガパルスＰ1が入射されていく、
という具合に、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−１〜１００−Ｎの信号入力端子ｔ101〜ｔ10Nには、それぞれ個別に、パラレル電気信号の各チャンネルの電気信号ＳＰ1〜ＳＰN（以下、単に「パラレル電気信号ＳＰ1〜ＳＰN」と表す）が入力される。
次に、上記構成となっている光トリガ型パラレルシリアル変換回路１００により、パラレルシリアル変換をする動作を説明する。
先ず、第１チャンネルの光トリガ型トランジスタ回路１００−１により、パラレル電気信号ＳＰ1を切り出してサンプリングすることにより、１ビット分のシリアル電気信号ＳＳ1を出力する動作を説明する。
第１チャンネルの光トリガ型トランジスタ回路１００−１の光電変換部ＯＥ101に光トリガパルスＰ1が入射されていないときには、負のバイアス電圧ＶNLが制御端子に入力されているトランジスタＴｒ111は、ノーマリオフになっており、正のバイアス電圧ＶNHが制御端子に入力されているトランジスタＴｒ112はノーマリオンになっている。
また正のバイアス電圧ＶMSMにより、キャパシタＣ101に電荷が充電される。
第１チャンネルの光電変換部ＯＥ101に光トリガパルスＰ1が入射されると、ＭＳＭ−ＰＤ Ｍ101は、光伝導効果によりその抵抗値が急激に減少するため、キャパシタＣ101に蓄積されていた電荷はＭＳＭ−ＰＤ Ｍ101を通って高速に放電され、並列抵抗Ｒ111，Ｒ112に流れるため、ＭＳＭ−ＰＤ Ｍ101の一方の端子（図４では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ Ｍ101の他方の端子（図４では左側の端子）から負の電気パルスが発生する。
ＭＳＭ−ＰＤ Ｍ101の一方の端子（図４では右側の端子）から発生した正の電気パルスは、第１のトランジスタＴｒ111の制御端子に入力される。そうすると、トランジスタＴｒ111はノーマリオフ状態からオン状態になる。
このため、第１チャンネルの信号入力端子ｔ101に入力されたパラレル電気信号ＳＰ1が、ノーマリオンになっている第２のトランジスタＴｒ112及びオン状態になった第１のトランジスタＴｒ111を通って、伝送線路Ｌに向かって流れ始める。
第１チャンネルの光電変換部ＯＥ101に光トリガパルスＰ1が入射された時点から時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ102に光トリガパルスＰ2が入射される。
第２チャンネルの光電変換部ＯＥ102に光トリガパルスＰ2が入射されると、ＭＳＭ−ＰＤ Ｍ102は、光伝導効果によりその抵抗値が急激に減少するため、キャパシタＣ102に蓄積されていた電荷はＭＳＭ−ＰＤ Ｍ102を通って高速に放電され、並列抵抗Ｒ121，Ｒ122に流れるため、ＭＳＭ−ＰＤ Ｍ102の一方の端子（図４では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ Ｍ102の他方の端子（図４では左側の端子）から負の電気パルスが発生する。
第２チャンネルのＭＳＭ−ＰＤ Ｍ102の他方の端子（図４では左側の端子）から発生した負の電気パルスは、第２チャンネルのキャパシタＣ102により直流成分が除去された後、第２チャンネルのバイアス抵抗Ｒ124に印加されているバイアス電圧ＶNHでレベル調整（レベル変換）がされてから、第１チャンネルの第２のトランジスタＴｒ112の制御端子に入力される。そうすると、第１チャンネルの第２のトランジスタＴｒ112はノーマリオン状態からオフ状態になる。
このため、第１チャンネルの信号入力端子ｔ101から第２のトランジスタＴｒ112及び第１のトランジスタＴｒ111を通って伝送線路Ｌに向かって流れていた電気信号が遮断される。
このように、第１チャンネルの光電変換部ＯＥ101に光トリガパルスＰ1が入射された時点から、第２チャンネルの光電変換部ＯＥ102に光トリガパルスＰ2が入射された時点までの期間（つまり時間間隔τ）において、第１チャンネルの光トリガ型トランジスタ回路１００−１では、信号入力端子ｔ101から第２のトランジスタＴｒ112及び第１のトランジスタＴｒ111を通って伝送線路Ｌに向かって電気信号が流れ、この電気信号が１ビット分のシリアル電気信号ＳＳ1として、伝送線路Ｌに出力される。
以降は、時間間隔τごとに、第１チャンネルの光トリガ型トランジスタ回路１００−１での動作と同じ動作が、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−２〜１００−Ｎで行われる。
このため、時間間隔τごとに、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−２〜１００−Ｎから伝送線路Ｌに、１ビット分のシリアル電気信号ＳＳ2〜ＳＳNが出力される。
このようにして出力された各シリアル電気信号ＳＳ1〜ＳＳNが時間順に並んで、Ｎビットのシリアル電気信号ＳＳとなり、伝送線路Ｌを伝播する。これによりＮ対１のパラレルシリアル変換動作が行われる。
第Ｎチャンネルの光トリガ型トランジスタ回路１００−Ｎから伝送線路Ｌに、シリアル電気信号ＳＳNが出力された後は、再び、上記と同じ動作が第１チャンネルから第Ｎチャンネルで次々と繰り返されて、Ｎ対１のパラレルシリアル変換動作が順次行われていく。
このようにして、低速な複数のパラレル電気信号ＳＰ1〜ＳＰNを高速なシリアル電気信号ＳＳに変換することができる。
なお、図４に示す光トリガ型パラレルシリアル変換回路１００を差動入力型としたものが、図５に示す光トリガ型パラレルシリアル変換回路１００Ａである。
この光トリガ型パラレルシリアル変換回路１００Ａには、ＬＶＤＳ（Low Voltage Differential Signaling：小振幅差動信号方式）で用いているような差動信号となっている、パラレル電気信号ＳＰ1-1，ＳＰ1-2〜ＳＰN-1，ＳＰN-2が入力される。
このため、各チャンネルの光トリガ型トランジスタ回路１００−１〜１００−Ｎには、信号入力端子ｔ101-1，ｔ101-2〜ｔ10N-1，ｔ10N-2や、終端抵抗ｒ101-1，ｒ101-2〜ｒ10N-1，ｒ10N-2や、信号入力用トランジスタＴｒ113〜Ｔｒ1N3等により構成された、差動信号入力用の終端回路が備えられている。
各終端回路は、各チャンネルの第２のトランジスタＴｒ112〜Ｔｒ1N2のドレイン端子に接続されている。
特開２００４−８８６６０号公報（段落番号００３７、図１） 特開２０１２−００４６１７号公報（段落番号００４４、図１）
高畑清人、他４名、「スリー・ポイント・スリー・ピコセカンズ・エレクトリカル・パルス・ジェネレイション・フロム・ア・ディスチャージ・ベイスド・メタル・セミコンダクター・メタル・フォトディテクター（3.3 ps electrical pulse generation from a discharge-based metal-semiconductor-metal photodetector）」、エレクトロニクス・レターズ（Electronics Letters）、アイダブルイー（IEE）、2005年1月、第41巻、第1号、pp.38-29 リョウヘイ・ウラタ（R. Urata）、他4名、「アン・オプティカリィ・クロックト・トランジスター・アレイ・フォー・ハイスピード・アシンクロニャス・ラベル・スワッピング・フォーティギガビットパーセンコンズ・アンド・ビヨンド（An Optically Clocked Transistor Array for High-Speed Asynchronous Label Swapping: 40 Gb/s and Beyond）」、ジャーナル・オブ・ライトウェーブ・テクノロジー（JOURNAL OF LIGHTWAVE TECHNOLOGY）、アイトリプルイー（IEEE）、2008年3月、第26巻、第6号、pp.692-703 石川裕士、他５名、「ア・ノーベル・オプティカリィ・クロックト・トランジスター・アレイ・ユージング・ディファレンシャル・オペレイション・フォー・パラレル・トゥ・シリアル・コンバージョン（A novel optically clocked transistor array using differential operation, for parallel-to-serial conversion）」、イーシーオーシー２０１０（ECOC 2010）、Ｐ２．１３．
ところで、上述した従来の差動トリガ方式の光トリガ型パラレルシリアル変換回路１００，１００Ａでは、サンプリングされる信号は、信号入力端子ｔ101〜ｔ10N、ｔ101-1，ｔ101-2〜ｔ10N-1，ｔ10N-2から伝送線路Ｌまで、二つのトランジスタＴｒ111〜Ｔｒ1N1、Ｔｒ112〜Ｔｒ1N2を経由して出力されていた。このため、サンプリングされた信号（シリアル電気信号ＳＳ1〜ＳＳN）が減衰した形で出力されてしまうという問題があった。
そこで本発明では、従来の差動トリガ方式を廃止し、入力段アンプブロックなどの新規な工夫をした構成を採用することにより、入力段アンプブロックから伝送線路までの間に信号が経由するトランジスタを一つのみに減らすことで、出力信号振幅の減少を低減することができる、パラレルシリアル変換回路を提供することを目的とする。
上記課題を解決する本発明は、
伝送線路と、
第１チャンネルから第Ｎチャンネルまで順に並んで前記伝送線路に並列に接続されており、第１チャンネルから第Ｎチャンネルに対して予め決めた一定の時間間隔をあけてチャンネルの順番に沿い光トリガパルスが順次且つ周回的に照射されるＮ個の光トリガ型トランジスタ回路を備えており、
前記光トリガ型トランジスタ回路は、それぞれ、
出力端子が前記伝送線路に接続されたサンプリング開始トランジスタと、
入力端子にパラレル電気信号が入力されると共に出力端子が前記サンプリング開始トランジスタの入力端子に接続されている入力段トランジスタを有しており、前記入力段トランジスタがインバータアンプとして機能するように前記入力段トランジスタの入力端子及び出力端子にアンプ電源電圧が印加されている入力段アンプブロックと、
出力端子が前記入力段トランジスタの出力端子に接続されると共に、入力端子が前記入力段トランジスタの入力端子に接続されたサンプリング停止トランジスタと、
前記光トリガパルスが照射されたときに一方の端子から正の電気パルスを発生する光電変換素子と、一方の端子が前記光電変換素子の他方の端子に接続されている充電用キャパシタと、前記サンプリング開始トランジスタの制御端子及び前記サンプリング停止トランジスタの制御端子に負のバイアス電圧を印加して前記サンプリング開始トランジスタ及び前記サンプリング停止トランジスタをノーマリオフ状態にする並列抵抗と、前記充電用キャパシタの一方の端子に接続されて正のバイアス電圧を印加するバイアス抵抗を有する光電変換部とを備え、
前記光電変換素子の一方の端子は、当該光トリガ型トランジスタ回路の前記サンプリング開始トランジスタの制御端子に接続されると共に、当該光トリガ型トランジスタ回路に対して並び順が一つ下位の光トリガ型トランジスタ回路の前記サンプリング停止トランジスタの制御端子に接続されていることを特徴とする。
また本発明の構成は、
前記入力段トランジスタの入力端子には、差動信号入力用の終端回路が接続されていることを特徴とする。
また本発明の構成は、
前記光電変換素子は、ＭＳＭ−ＰＤまたはpinフォトダイオードまたはアバランシェフォトダイオードのいずれかであることを特徴とする。
また本発明の構成は、
前記サンプリング開始トランジスタ、前記入力段トランジスタ及び前記サンプリング停止トランジスタは、ＨＥＭＴまたはＣＭＯＳトランジスタまたはＨＢＴのいずれかであることを特徴とする。
従来の光トリガ型パラレルシリアル変換回路では、サンプリングされる信号は、信号入力端子から伝送線路まで二つのトランジスタを経由して出力されていた。このため、サンプリングされた信号が減衰した形で出力されるという課題があった。
本発明では、入力段アンプブロックから伝送線路までの間に信号が経由するトランジスタを一つのみに減らすことで、出力信号振幅の減少を低減することができるという、優れた効果を奏する。
本発明の実施例１に係る光トリガ型パラレルシリアル変換回路を示す回路図である。 パラレルシリアル変換動作を行ったときの信号変化状態を示す信号状態図である。 本発明の実施例２に係る光トリガ型パラレルシリアル変換回路を示す回路図である。 従来技術に係る光トリガ型パラレルシリアル変換回路を示す回路図である。 従来技術に係る光トリガ型パラレルシリアル変換回路を示す回路図である。
以下、本発明に係る光トリガ型パラレルシリアル変換回路を、実施例に基づき詳細に説明する。
各実施例は、差動トリガ方式を廃止する一方で、入力段アンプブロック及びサンプリング停止トランジスタ等を導入することにより、サンプリング信号の減衰を低減するものである。
［実施例１］
図１は本発明の実施例１に係る、光トリガ型パラレルシリアル変換回路１０を示す。この光トリガ型パラレルシリアル変換回路１０は、インジウムリン基板上にモノリシック集積して構成されたＯＥＩＣ（Optical Electrical Integrated Circuit：光電集積回路）として作製されている。
光トリガ型パラレルシリアル変換回路１０は、Ｎ対１のパラレルシリアル変換を行うものであり、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個（Ｎは２以上の整数）の光トリガ型トランジスタ回路１０−１〜１０−Ｎが、伝送線路Ｌに並列に接続されて構成されている。
接続状態の詳細は後述するが、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１０−１〜１０−Ｎは、ループ状に接続されている。
各光トリガ型トランジスタ回路１０−１〜１０−Ｎは、Ｎ型ディプリーションモードＨＥＭＴ（High Electron Mobility Transistor）からなるサンプリング開始トランジスタＴｒ11〜ＴｒN1と、Ｎ型ディプリーションモードＨＥＭＴからなる入力段トランジスタＴｒ12〜ＴｒN2を有する入力段アンプブロックＡｍ1〜ＡｍNと、Ｎ型ディプリーションモードＨＥＭＴからなるサンプリング停止トランジスタＴｒ13〜ＴｒN3と、充放電型ＭＳＭ−ＰＤ（Metal-Semiconductor-Metal Photo Detector）Ｍ1〜ＭNを有する光電変換部ＯＥ1〜ＯＥNとで構成されている。
サンプリング開始トランジスタＴｒ11〜ＴｒN1は、その出力端子（ソース端子）が伝送線路Ｌに接続され、その入力端子（ドレイン端子）が入力段アンプブロックＡｍ1〜ＡｍNの出力端子（入力段トランジスタＴｒ12〜ＴｒN2の出力端子（ソース端子））に接続されている。
入力段アンプブロックＡｍ1〜ＡｍNは、入力段トランジスタＴｒ12〜ＴｒN2と、負荷抵抗ＲＬ1〜ＲＬNとを有している。
入力段トランジスタＴｒ12〜ＴｒN2の制御端子（ゲート端子）には、信号入力端子ｔ1〜ｔNを介して、それぞれ個別に、パラレル電気信号の各チャンネルの電気信号ＳＰ1〜ＳＰN（以下、単に「パラレル電気信号ＳＰ1〜ＳＰN」と表す）が入力される。
入力段トランジスタＴｒ12〜ＴｒN2の出力端子（ソース端子）には、負荷抵抗ＲＬ1〜ＲＬNを介して正電位となっているアンプ電源電圧Ｖ＋が印加されている。入力段トランジスタＴｒ12〜ＴｒN2の入力端子（ドレイン端子）には、負電位となっているアンプ電源電圧Ｖ−が印加されている。このため、入力段アンプブロックＡｍ1〜ＡｍNはインバータアンプとして機能する。
したがって、信号入力端子ｔ1〜ｔnからパラレル電気信号ＳＰ1〜ＳＰNが入力段アンプブロックＡｍ1〜ＡｍNに入力されると、パラレル電気信号ＳＰ1〜ＳＰNは、入力段アンプブロックＡｍ1〜ＡｍNで反転増幅されてから、サンプリング開始トランジスタＴｒ11〜ＴｒN1の入力端子（ドレイン端子）に入力される。
なお、上記例では、アンプ電源電圧Ｖ＋の電位を正電位、アンプ電源電圧Ｖ−の電位を負電位にしているが、アンプ電源電圧Ｖ＋及びアンプ電源電圧Ｖ−を共に正電位とし、アンプ電源電圧Ｖ＋の電圧値に対して、アンプ電源電圧Ｖ−の電圧値を下げるように、電源電圧値を設定してもよい。
つまり、入力段アンプブロックＡｍ1〜ＡｍNがインバータアンプとして機能するように、入力段トランジスタＴｒ12〜ＴｒN2に印加するアンプ電源電圧Ｖ＋及びアンプ電源電圧Ｖ−の電圧値を設定すればよい。
サンプリング停止トランジスタＴｒ13〜ＴｒN3は、その出力端子（ソース端子）が入力段トランジスタＴｒ12〜ＴｒN2の出力端子（ソース端子）に接続され、その入力端子（ドレイン端子）が入力段トランジスタＴｒ12〜ＴｒN2の入力端子（ドレイン端子）に接続されている。
このため、サンプリング停止トランジスタＴｒ13〜ＴｒN3では、その出力端子（ソース端子）に、負荷抵抗ＲＬ1〜ＲＬNを介してアンプ電源電圧Ｖ＋が印加され、その入力端子（ドレイン端子）に、アンプ電源電圧Ｖ−が印加される。
光電変換部ＯＥ1〜ＯＥNは、光電変換素子であるＭＳＭ−ＰＤ Ｍ1〜ＭNと、充電用キャパシタＣ1〜ＣNと、並列抵抗Ｒ11〜ＲN1，Ｒ12〜ＲN2と、バイアス抵抗Ｒ13〜ＲN3により構成されている。
ＭＳＭ−ＰＤ Ｍ1〜ＭNの一方の端子（図１では右側の端子）は、サンプリング開始トランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）に接続されている。このＭＳＭ−ＰＤ Ｍ1〜ＭNには、一定の時間間隔τをあけて光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。光トリガパルスＰ1〜ＰNの半値幅は、時間間隔τよりも十分に狭くなっている。
ＭＳＭ−ＰＤ Ｍ1〜ＭNの他方の端子（図１では左側の端子）は、充電用キャパシタＣ1〜ＣNの一方の端子（図１では上側の端子）に接続されている。
並列抵抗Ｒ11〜ＲN1，Ｒ12〜ＲN2は、ＭＳＭ−ＰＤ Ｍ1〜ＭNの一方の端子（図１では右側の端子）及びサンプリング開始トランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）に接続されている。
バイアス抵抗Ｒ13〜ＲN3は、ＭＳＭ−ＰＤ Ｍ1〜ＭNの他方の端子（図１では左側の端子）及び充電用キャパシタＣ1〜ＣNの一方の端子（図１では上側の端子）に接続されている。
充電用キャパシタＣ1〜ＣNは、その一方の端子（図１では上側の端子）がＭＳＭ−ＰＤ Ｍ1〜ＭNの他方の端子（図１では左側の端子）に接続され、その他方の端子（図１では下側の端子）が接地電位に接続されている。
並列抵抗Ｒ11〜ＲN1，Ｒ12〜ＲN2には負のバイアス電圧ＶNLが入力され、バイアス抵抗Ｒ13〜ＲN3には正のバイアス電圧ＶNHが入力されている。
並列抵抗Ｒ11〜ＲN1，Ｒ12〜ＲN2に入力される負のバイアス電圧ＶNLは、サンプリング開始トランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）に印加され、サンプリング開始トランジスタＴｒ11〜ＴｒN1をノーマリオフにする電圧値に設定されている。
バイアス抵抗Ｒ13〜ＲN3に入力される正のバイアス電圧ＶNHは、充電用キャパシタＣ1〜ＣNに印加され、充電用キャパシタＣ1〜ＣNに電荷が充電される。この場合、充電用キャパシタＣ1〜ＣNの一方の端子（図１では上側の端子）側が正となり、他方の端子（図１では下側の端子）側が負となる状態で、充電用キャパシタＣ1〜ＣNに電荷が充電される。
光トリガ型トランジスタ回路１０−１〜１０−ＮのＭＳＭ−ＰＤ Ｍ1〜ＭNの一方の端子（図１では右側の端子）は、当該光トリガ型トランジスタ回路１０−１〜１０−Ｎのサンプリング開始トランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）に接続されると共に、当該光トリガ型トランジスタ回路１０−１〜１０−Ｎに対して並び順が一つ下位の光トリガ型トランジスタ回路１０−１〜１０−Ｎのサンプリング停止トランジスタＴｒ13〜ＴｒN3の制御端子に接続されている。
ＭＳＭ−ＰＤ Ｍ1〜ＭNの一方の端子（図１では右側の端子）が、
・当該光トリガ型トランジスタ回路１０−１〜１０−Ｎのサンプリング開始トランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）に接続されると共に、
・当該光トリガ型トランジスタ回路１０−１〜１０−Ｎに対して並び順が一つ下位の光トリガ型トランジスタ回路１０−１〜１０−Ｎのサンプリング停止トランジスタＴｒ13〜ＴｒN3の制御端子に接続されている、
という状態を更に説明すると、次の通りである。
即ち、例えば、
・第１チャンネルのＭＳＭ−ＰＤ Ｍ1の一方の端子は、第１チャンネルのサンプリン開始トランジスタＴｒ11の制御端子に接続されると共に、並び順が一つ下位の第Ｎチャンネルのサンプリング停止トランジスタＴｒN3の制御端子に接続され、
・第２チャンネルのＭＳＭ−ＰＤ Ｍ2の一方の端子は、第２チャンネルのサンプリン開始トランジスタＴｒ21の制御端子に接続されると共に、並び順が一つ下位の第１チャンネルのサンプリング停止トランジスタＴｒ13の制御端子に接続され、
・第ｋチャンネルのＭＳＭ−ＰＤ Ｍkの一方の端子は、第ｋチャンネルのサンプリン開始トランジスタＴｒk1の制御端子に接続されると共に、並び順が一つ下位の第（ｋ−１）チャンネルのサンプリング停止トランジスタＴｒ(k-1)3の制御端子に接続され、
・第ＮチャンネルのＭＳＭ−ＰＤ ＭNの一方の端子は、第Ｎチャンネルのサンプリン開始トランジスタＴｒN1の制御端子に接続されると共に、並び順が一つ下位の第（Ｎ―１）チャンネルのサンプリング停止トランジスタＴｒ(N-1)3の制御端子に接続されている。
このような接続により、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１０−１〜１０−Ｎによる、ループ状の接続が形成されるのである。
このようなループ状の接続が形成されるため、並列抵抗Ｒ11〜ＲN1，Ｒ12〜ＲN2は、先に述べたように、ＭＳＭ−ＰＤ Ｍ1〜ＭNの一方の端子（図１では右側の端子）及びサンプリング開始トランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）に接続される他、更に、並び順が一つ下位のサンプリング停止トランジスタＴｒ13〜ＴｒN3の制御端子（ゲート端子）にも接続される。
そして、並列抵抗Ｒ11〜ＲN1，Ｒ12〜ＲN2に入力される負のバイアス電圧ＶNLは、先に述べたように、サンプリング開始トランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）に印加され、サンプリング開始トランジスタＴｒ11〜ＴｒN1をノーマリオフにする電圧値に設定される他、更に、並び順が一つ下位のサンプリング停止トランジスタＴｒ13〜ＴｒN3の制御端子（ゲート端子）にも印加され、サンプリング停止トランジスタＴｒ13〜ＴｒN3をノーマリオフにする電圧値に設定されている。
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎの光電変換部ＯＥ1〜ＯＥNのＭＳＭ−ＰＤ Ｍ1〜ＭNには、予め決めた一定の時間間隔τをあけて、チャンネルの順番に沿い、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
なお、時間間隔τは、光トリガ型シリアルパラレル変換回路１０から出力されるシリアル電気信号ＳＳ（詳細は後述）のユニットインターバルに相当するものである。
光トリガパルスＰ1〜ＰNの照射状態を具体的に説明すると、
・第１チャンネルの光トリガ型トランジスタ回路１０−１のＭＳＭ−ＰＤ Ｍ1に光トリガパルスＰ1が入射されてから、時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１０−２のＭＳＭ−ＰＤ Ｍ2に光トリガパルスＰ2が入射され、
・第２チャンネルの光トリガ型トランジスタ回路１０−２のＭＳＭ−ＰＤ Ｍ2に光トリガパルスＰ2が入射されてから、時間間隔τが経過した時点で、第３チャンネルの光トリガ型トランジスタ回路１０−３のＭＳＭ−ＰＤ Ｍ3に光トリガパルスＰ3が入射され、
・以降は同様に、時間間隔τごとに、並び順がより上位の光トリガ型トランジスタ回路の光電変換部に光トリガパルスが順次入射され、
・第Ｎチャンネルの光トリガ型トランジスタ回路１０−ＮのＭＳＭ−ＰＤ ＭNに光トリガパルスＰNが入射されてから、時間間隔τが経過した時点で、第１チャンネルの光トリガ型トランジスタ回路１０−１のＭＳＭ−ＰＤ Ｍ1に光トリガパルスＰ1が入射されていく、
という具合に、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎの信号入力端子ｔ1〜ｔNには、それぞれ個別に、パラレル電気信号ＳＰ1〜ＳＰNが入力される。
次に、上記構成となっている光トリガ型パラレルシリアル変換回路１０により、パラレルシリアル変換をする動作を説明する。
先ず、第１チャンネルの光トリガ型トランジスタ回路１０−１により、パラレル電気信号ＳＰ1を切り出してサンプリングすることにより、１ビット分のシリアル電気信号ＳＳ1を出力する動作を説明する。
第１チャンネルの光トリガ型トランジスタ回路１０−１のＭＳＭ−ＰＤ Ｍ1に光トリガパルスＰ1が入射されていないときには、光電変換部ＯＥ1から負のバイアス電圧ＶNLが制御端子に入力されているサンプリング開始トランジスタＴｒ11と、光電変換部ＯＥ2から負のバイアス電圧ＶNLが制御端子に入力されているサンプリング停止トランジスタＴｒ13は、共にノーマリオフになっている。
また正のバイアス電圧ＶNHにより、充電用キャパシタＣ1に電荷が充電される。
第１チャンネルの信号入力端子ｔ1にパラレル電気信号ＳＰ1が入力されると、このパラレル電気信号ＳＰ1は、入力段アンプブロックＡｍ1の入力段トランジスタＴｒ12により反転増幅され、反転増幅されたパラレル電気信号ＳＰ1が、サンプリング開始トランジスタＴｒ11の入力端子に入力される。
このとき、サンプリング開始トランジスタＴｒ11はノーマリオフ状態になっており、この状態では、反転増幅されたパラレル電気信号ＳＰ1は、サンプリング開始トランジスタＴｒ11を通過することができない。
第１チャンネルのＭＳＭ−ＰＤ Ｍ1に光トリガパルスＰ1が入射されると、ＭＳＭ−ＰＤ Ｍ1は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ1に蓄積されていた電荷はＭＳＭ−ＰＤ Ｍ1を通って高速に放電され、並列抵抗Ｒ11，Ｒ12に流れるため、ＭＳＭ−ＰＤ Ｍ1の一方の端子（図１では右側の端子）から正の電気パルスが発生する。
ＭＳＭ−ＰＤ Ｍ1の一方の端子（図１では右側の端子）から発生した正の電気パルスは、サンプリング開始トランジスタＴｒ11の制御端子に入力される。そうすると、サンプリング開始トランジスタＴｒ11はノーマリオフ状態からオン状態になる。
このため、サンプリング開始トランジスタＴｒ11の入力端子に入力されていた、反転増幅されたパラレル電気信号ＳＰ1が、オン状態になった第１のトランジスタＴｒ11を通って、伝送線路Ｌに向かって流れ始める。つまり、パラレル電気信号ＳＰ1のサンプリングが開始される。
第１チャンネルのＭＳＭ−ＰＤ Ｍ1に光トリガパルスＰ1が入射された時点から時間間隔τが経過した時点で、第２チャンネルのＭＳＭ−ＰＤ Ｍ2に光トリガパルスＰ2が入射される。
第２チャンネルのＭＳＭ−ＰＤ Ｍ2に光トリガパルスＰ2が入射されると、ＭＳＭ−ＰＤ Ｍ2は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ2に蓄積されていた電荷はＭＳＭ−ＰＤ Ｍ2を通って高速に放電され、並列抵抗Ｒ21，Ｒ22に流れるため、ＭＳＭ−ＰＤ Ｍ2の一方の端子（図１では右側の端子）から正の電気パルスが発生する。
第２チャンネルのＭＳＭ−ＰＤ Ｍ2の一方の端子（図１では右側の端子）から発生した正の電気パルスは、第１チャンネルのサンプリング停止トランジスタＴｒ13の制御端子に入力される。そうすると、第１チャンネルのサンプリング停止トランジスタＴｒ13はノーマリオフ状態からオン状態になる。
このようにして、サンプリング停止トランジスタＴｒ13がノーマリオフ状態からオン状態になると、オン状態になったサンプリング停止トランジスタＴｒ13を介して、入力段トランジスタＴｒ12の出力端子（入力段アンプブロックＡｍ１の出力端子）が、電源電圧Ｖ−に短絡する。換言すると、入力段トランジスタＴｒ12の出力端子と入力端子は、オン状態になったサンプリング停止トランジスタＴｒ13を介して短絡される。
これにより、入力段トランジスタＴｒ12による信号増幅動作が停止され、入力段トランジスタＴｒ12の出力端子（入力段アンプブロックＡｍ１の出力端子）の出力信号レベルがゼロレベルになり、結果的に、サンプリング開始トランジスタＴｒ11の入力端子へのパラレル電気信号ＳＰ1の入力がなくなる。
これにより、パラレル電気信号ＳＰ1のサンプリングが停止する。
このように、第１チャンネルのＭＳＭ−ＰＤ Ｍ1に光トリガパルスＰ1が入射された時点から、第２チャンネルのＭＳＭ−ＰＤ Ｍ2に光トリガパルスＰ2が入射された時点までの期間（つまり時間間隔τ）において、第１チャンネルの光トリガ型トランジスタ回路１０−１では、反転増幅されたパラレル電気信号ＳＰ1が、サンプリング開始トランジスタＴｒ11を通って伝送線路Ｌに向かって電気信号が流れ、この電気信号が１ビット分のシリアル電気信号ＳＳ1として、伝送線路Ｌに出力される。つまりパラレル電気信号ＳＰ1が切り出されて、１ビット分のシリアル電気信号ＳＳ1が伝送線路Ｌに出力される。
以降は、時間間隔τごとに、第１チャンネルの光トリガ型トランジスタ回路１０−１での動作と同じ動作が、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−２〜１０−Ｎで行われる。
このため、時間間隔τごとに、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−２〜１０−Ｎから伝送線路Ｌに、１ビット分のシリアル電気信号ＳＳ2〜ＳＳNが出力される。
このようにして出力された各シリアル電気信号ＳＳ1〜ＳＳNが時間順に並んで、Ｎビットのシリアル電気信号ＳＳとなり、伝送線路Ｌを伝播する。これによりＮ対１のパラレルシリアル変換動作が行われる。
第Ｎチャンネルの光トリガ型トランジスタ回路１０−Ｎから伝送線路Ｌに、シリアル電気信号ＳＳNが出力された後は、再び、上記と同じ動作が第１チャンネルから第Ｎチャンネルで次々と繰り返されて、Ｎ対１のパラレルシリアル変換動作が順次行われていく。
このようにして、低速な複数のパラレル電気信号ＳＰ1〜ＳＰNを高速なシリアル電気信号ＳＳに変換することができる。
上述したように、本実施例では、信号入力端子ｔ1〜ｔNから伝送線路Ｌに向かう電気信号は、一旦、入力段アンプブロックＡｍ1〜ＡｍNにおいて増幅された後、増幅に寄与しないサンプリング開始トランジスタＴｒ11〜ＴｒN1を通過するのみとなっている。
このように、入力段アンプブロックＡｍ1〜ＡｍNから伝送線路Ｌまでの間において、信号が通過するトランジスタの数が１つのみになるため、出力されるシリアル電気信号ＳＳ1〜ＳＳNの振幅の減少を抑制することができる。
ちなみに、図４，図５に示す従来技術では、サンプリングを行うトランジスタ（増幅に寄与しないトランジスタ）は２つ直列につながったものとなっている。このため従来技術では、サンプリングを行う２つのトランジスタを信号が通過することによる信号振幅の減少が多かった。
本実施例では、このような問題を解決することができる。
ここで、図２（ａ），（ｂ）を参照して、第１チャンネルの光トリガトランジスタ回路１０−１においてパラレルシリアル変換動作を行ったときの、光トリガ型パラレルシリアル変換回路１０の各位置での信号状態を説明する。
図２（ａ）は、Ｌ（ローレベル）のパラレル電気信号ＳＰ1が信号入力端子ｔ1に入力されたときの信号状態を示し、図２（ｂ）は、Ｈ（ハイレベル）のパラレル電気信号ＳＰ1が信号入力端子ｔ1に入力されたときの信号状態を示す。
図２（ａ），（ｂ）において、時点αは、第１チャンネルのＭＳＭ−ＰＤ Ｍ1に光トリガパルスＰ1が入射された時点を、時点βは、第２チャンネルのＭＳＭ−ＰＤ Ｍ2に光トリガパルスＰ2が入射された時点を表す。
更に、図２（ａ），（ｂ）において、期間Ｔ１は時点αよりも前の期間、期間Ｔ２は時点αから時点βまでの期間、期間Ｔ３は時点βよりも後の期間を示す。
また、図１及び図２において、
・信号入力端子ｔ１の電位（入力段トランジスタＴｒ12の入力端子の電位）を、Ｖ１、
・サンプリング停止トランジスタＴｒ13の制御端子の電位を、Ｖ２、
・入力段トランジスタＴｒ12の出力端子の電位（サンプリング開始トランジスタＴｒ11の入力端子の電位）を、Ｖ３、
・サンプリング開始トランジスタＴｒ11の制御端子の電位を、Ｖ４、
・伝送線路Ｌの電位（サンプリング開始トランジスタＴｒ11の出力端子の電位）を、Ｖ５とする。
先ず、図２（ａ）を参照して、Ｌ（ローレベル）のパラレル電気信号ＳＰ1が信号入力端子ｔ1に入力されたときの信号状態を説明する。
期間Ｔ１において、Ｌ（ローレベル）のパラレル電気信号ＳＰ1が信号入力端子ｔ1に入力されると、電位Ｖ１はＬとなる。パラレル電気信号ＳＰ1が入力段トランジスタＴｒ１２で反転増幅されることにより、電位Ｖ３はＨとなる。
期間Ｔ１においては、サンプリング停止トランジスタＴｒ13の制御端子に負のバイアス電圧ＶNLが入力されるため、電位Ｖ２はＬとなり、サンプリング開始トランジスタＴｒ11
の制御端子に負のバイアス電圧ＶNLが入力されるため、電位Ｖ４はＬとなる。
期間Ｔ１において、サンプリング開始トランジスタＴｒ１１はノーマリオフ状態になっているため、電位Ｖ５はＬとなる。
時点αにおいて、光トリガパルスＰ1がＭＳＭ−ＰＤ Ｍ1に入射されて正の電気パルスが発生するため、期間Ｔ２において電位Ｖ４が急上昇する。これにより、サンプリング開始トランジスタＴｒ11がオン状態になる。
サンプリング開始トランジスタＴｒ11がオン状態になることにより、反転増幅された（電位Ｖ３がＨとなっている）パラレル電気信号ＳＰ1が、入力段トランジスタＴｒ12を通過して、伝送線路Ｌに流れる。これにより、電位Ｖ５がＨとなる。
時点βにおいて、光トリガパルスＰ2がＭＳＭ−ＰＤ Ｍ2に入射されて正の電気パルスが発生するため、期間Ｔ３において電位Ｖ２が急上昇する。これにより、サンプリング停止トランジスタＴｒ13がオン状態になる。
サンプリング停止トランジスタＴｒ13がオン状態になることにより、入力段トランジスタＴｒ12の信号増幅動作が停止されてサンプリングが停止される。これにより、期間Ｔ３において、電位Ｖ３が急下降する。電位Ｖ３が急下降するため、伝送線路Ｌの電位Ｖ５がＬになる。
次に、図２（ｂ）を参照して、Ｈ（ハイレベル）のパラレル電気信号ＳＰ1が信号入力端子ｔ1に入力されたときの信号状態を説明する。
期間Ｔ１において、Ｈ（ハイレベル）のパラレル電気信号ＳＰ1が信号入力端子ｔ1に入力されると、電位Ｖ１はＨとなる。パラレル電気信号ＳＰ1が入力段トランジスタＴｒ１２で反転増幅されることにより、電位Ｖ３はＬとなる。
期間Ｔ１においては、サンプリング停止トランジスタＴｒ13の制御端子に負のバイアス電圧ＶNLが入力されるため、電位Ｖ２はＬとなり、サンプリング開始トランジスタＴｒ11
の制御端子に負のバイアス電圧ＶNLが入力されるため、電位Ｖ４はＬとなる。
期間Ｔ１において、サンプリング開始トランジスタＴｒ１１はノーマリオフ状態になっているため、電位Ｖ５はＬとなる。
時点αにおいて、光トリガパルスＰ1がＭＳＭ−ＰＤ Ｍ1に入射されて正の電気パルスが発生するため、期間Ｔ２において電位Ｖ４が急上昇する。これにより、サンプリング開始トランジスタＴｒ11がオン状態になる。
サンプリング開始トランジスタＴｒ11がオン状態になることにより、反転増幅された（電位Ｖ３がＬとなっている）パラレル電気信号ＳＰ1が、入力段トランジスタＴｒ12を通過して、伝送線路Ｌに流れる。これにより、電位Ｖ５がＬのままとなる。
時点βにおいて、光トリガパルスＰ2がＭＳＭ−ＰＤ Ｍ2に入射されて正の電気パルスが発生するため、期間Ｔ３において電位Ｖ２が急上昇する。これにより、サンプリング停止トランジスタＴｒ13がオン状態になる。
サンプリング停止トランジスタＴｒ13がオン状態になることにより、入力段トランジスタＴｒ12の信号増幅動作が停止されてサンプリングが停止される。これにより、期間Ｔ３において、電位Ｖ３はＬ状態を維持する。電位Ｖ３がＬであるため、伝送線路Ｌの電位ＶはＬのままとなる。
〔実施例２〕
図１に示す光トリガ型パラレルシリアル変換回路１０を差動入力型としたものが、図３に示す実施例２に係る光トリガ型パラレルシリアル変換回路１０Ａである。
この光トリガ型パラレルシリアル変換回路１０Ａには、ＬＶＤＳ（Low Voltage Differential Signaling：小振幅差動信号方式）で用いているような差動信号となっている、パラレル電気信号ＳＰ1-1，ＳＰ1-2〜ＳＰN-1，ＳＰN-2が入力される。
このため、各チャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎには、信号入力端子ｔ1-1，ｔ1-2〜ｔN-1，ｔN-2や、終端抵抗ｒ1-1，ｒ1-2〜ｒN-1，ｒN-2等により構成された、差動信号入力用の終端回路が備えられている。
各終端回路は、各チャンネルの入力段トランジスタＴｒ12〜ＴｒN2のドレイン端子に接続されている。
他の部分の構成は、実施例１と同様である。
実施例２の光トリガ型パラレルシリアル変換回路１０Ａは、実施例１の光トリガ型パラレルシリアル変換回路１０と同様に、入力段アンプブロックＡｍ1〜ＡｍNを含んでいるため、ＬＶＤＳを始めとする比較的電圧振幅の小さい差動入力信号規格による入力信号であっても十分動作可能な構成となっている。
また、実施例２の光トリガ型パラレルシリアル変換回路１０Ａは、実施例１の光トリガ型パラレルシリアル変換回路１０と同様に、入力段アンプブロックＡｍ1〜ＡｍNから伝送線路Ｌまでの間において、信号が通過するトランジスタの数が１つのみになるため、出力されるシリアル電気信号ＳＳ1〜ＳＳNの振幅の減少を抑制することができる。
〔変形例〕
本発明は、上記の実施例１，２に限るものでは無く、次のような変形例も含むものである。
即ち、上記実施例では、光電変換器としてＭＳＭ−ＰＤを用いた例を示したが、pinフォトダイオードやアバランシェフォトダイオードなど、他の光電変換器を用いても同様の効果を得ることができる。
また、上記実施例では、トランジスタとしてN型ディプリーションモードHEMTを用いた例を示したが、ＣＭＯＳ（Complementary ＭＯＳ）トランジスタや、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）等のバイポーラトランジスタなど、他のトランジスタを用いても同様の効果を得ることができる。
また、上記実施例では、負荷として単純な抵抗を使用したが、トランジスタなどのアクティブ素子による負荷を用いても同様の効果を得ることができる。
更に、上記実施例では、光電変換器とトランジスタをモノリシックに集積している例を挙げたが、これはモノリシック集積でない実施形態でも同様の効果を得ることができる。
１０、１０Ａ 光トリガ型パラレルシリアル変換回路
１０−１、１０−２、１０−ｋ、１０−Ｎ 光トリガ型トランジスタ回路
Ｔｒ11、Ｔｒ21、Ｔｒk1、ＴｒN1 サンプリング開始トランジスタ
Ｔｒ12、Ｔｒ22、Ｔｒk2、ＴｒN2 入力段トランジスタ
Ｔｒ13、Ｔｒ23、Ｔｒk3、ＴｒN3 サンプリング停止トランジスタ
Ａｍ1、Ａｍ2、Ａｍk、ＡｍN 入力段アンプブロック
ＲＬ1、ＲＬ2、ＲＬk、ＲＬN 負荷抵抗
ＯＥ1、ＯＥ2、ＯＥk、ＯＥN 光電変換部
Ｍ1、Ｍ2、ＭK、ＭN ＭＳＭ−ＰＤ
Ｒ11、Ｒ21、ＲK1、ＲN1、Ｒ12、Ｒ22、ＲK2、ＲN2 並列抵抗
Ｒ13、Ｒ23、ＲK3、ＲN3 バイアス抵抗
ｔ1、ｔ2、ｔk、ｔN、ｔ1-1、ｔ1-2、ｔ2-1、ｔ2-2、ｔk-1、ｔk-2、ｔN-1、ｔN-2 信号入力端子
Ｃ1、Ｃ2、ＣK、ＣN 充電用キャパシタ
Ｌ 伝送線路
Ｐ1、Ｐ2、Ｐk、ＰN 光トリガパルス
ＳＰ1、ＳＰ2、ＳＰk、ＳＰN、ＳＰ1-1、ＳＰ1-2、ＳＰ2-1、ＳＰ2-2、ＳＰk-1、ＳＰk-2、ＳＰN-1、ＳＰN-2 パラレル電気信号
ＳＳ1、ＳＳ2、ＳＳk、ＳＳN １ビット分のシリアル電気信号
ＳＳ Ｎビットのシリアル電気信号
上記課題を解決する本発明は、
伝送線路と、
第１チャンネルから第Ｎチャンネルまで順に並んで前記伝送線路に並列に接続されており、第１チャンネルから第Ｎチャンネルに対して予め決めた一定の時間間隔をあけてチャンネルの順番に沿い光トリガパルスが順次且つ周回的に照射されるＮ個の光トリガ型トランジスタ回路を備えており、
前記光トリガ型トランジスタ回路は、それぞれ、
出力端子が前記伝送線路に接続されたサンプリング開始トランジスタと、
制御端子にパラレル電気信号が入力されると共に出力端子が前記サンプリング開始トランジスタの入力端子に接続されている入力段トランジスタを有しており、前記入力段トランジスタがインバータアンプとして機能するように前記入力段トランジスタの入力端子及び出力端子にアンプ電源電圧が印加されている入力段アンプブロックと、
出力端子が前記入力段トランジスタの出力端子に接続されると共に、入力端子が前記入力段トランジスタの入力端子に接続されたサンプリング停止トランジスタと、
前記光トリガパルスが照射されたときに一方の端子から正の電気パルスを発生する光電変換素子と、一方の端子が前記光電変換素子の他方の端子に接続されている充電用キャパシタと、前記サンプリング開始トランジスタの制御端子及び前記サンプリング停止トランジスタの制御端子に負のバイアス電圧を印加して前記サンプリング開始トランジスタ及び前記サンプリング停止トランジスタをノーマリオフ状態にする並列抵抗と、前記充電用キャパシタの一方の端子に接続されて正のバイアス電圧を印加するバイアス抵抗を有する光電変換部とを備え、
前記光電変換素子の一方の端子は、当該光トリガ型トランジスタ回路の前記サンプリング開始トランジスタの制御端子に接続されると共に、当該光トリガ型トランジスタ回路に対して並び順が一つ下位の光トリガ型トランジスタ回路の前記サンプリング停止トランジスタの制御端子に接続されていることを特徴とする。

Claims (4)

  1. 伝送線路と、
    第１チャンネルから第Ｎチャンネルまで順に並んで前記伝送線路に並列に接続されており、第１チャンネルから第Ｎチャンネルに対して予め決めた一定の時間間隔をあけてチャンネルの順番に沿い光トリガパルスが順次且つ周回的に照射されるＮ個の光トリガ型トランジスタ回路を備えており、
    前記光トリガ型トランジスタ回路は、それぞれ、
    出力端子が前記伝送線路に接続されたサンプリング開始トランジスタと、
    入力端子にパラレル電気信号が入力されると共に出力端子が前記サンプリング開始トランジスタの入力端子に接続されている入力段トランジスタを有しており、前記入力段トランジスタがインバータアンプとして機能するように前記入力段トランジスタの入力端子及び出力端子にアンプ電源電圧が印加されている入力段アンプブロックと、
    出力端子が前記入力段トランジスタの出力端子に接続されると共に、入力端子が前記入力段トランジスタの入力端子に接続されたサンプリング停止トランジスタと、
    前記光トリガパルスが照射されたときに一方の端子から正の電気パルスを発生する光電変換素子と、一方の端子が前記光電変換素子の他方の端子に接続されている充電用キャパシタと、前記サンプリング開始トランジスタの制御端子及び前記サンプリング停止トランジスタの制御端子に負のバイアス電圧を印加して前記サンプリング開始トランジスタ及び前記サンプリング停止トランジスタをノーマリオフ状態にする並列抵抗と、前記充電用キャパシタの一方の端子に接続されて正のバイアス電圧を印加するバイアス抵抗を有する光電変換部とを備え、
    前記光電変換素子の一方の端子は、当該光トリガ型トランジスタ回路の前記サンプリング開始トランジスタの制御端子に接続されると共に、当該光トリガ型トランジスタ回路に対して並び順が一つ下位の光トリガ型トランジスタ回路の前記サンプリング停止トランジスタの制御端子に接続されていることを特徴とする光トリガ型パラレルシリアル変換回路。
  2. 請求項１において、
    前記入力段トランジスタの入力端子には、差動信号入力用の終端回路が接続されていることを特徴とする光トリガ型パラレルシリアル変換回路。
  3. 請求項１または請求項２において、
    前記光電変換素子は、ＭＳＭ−ＰＤまたはpinフォトダイオードまたはアバランシェフォトダイオードのいずれかであることを特徴とする光トリガ型パラレルシリアル変換回路。
  4. 請求項１ないし請求項３のいずれか一項において、
    前記サンプリング開始トランジスタ、前記入力段トランジスタ及び前記サンプリング停止トランジスタは、ＨＥＭＴまたはＣＭＯＳトランジスタまたはＨＢＴのいずれかであることを特徴とする光トリガ型パラレルシリアル変換回路。
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