JP2017194579A - 光電子集積回路の実装方法 - Google Patents

Abstract

【課題】部品点数の削減、実装工数の削減およびサイズの縮小を実現する。【解決手段】光トリガパルスに応じて動作する複数の光トリガ型トランジスタ回路が配置されたＯＥＩＣ１０８を、石英系平面光波回路１０３上にフリップチップ実装する。石英系平面光波回路１０３は、光トリガパルスが伝搬する多芯リボンファイバ１０２の出力端と結合された複数の光導波路１０４と、各光導波路１０４を伝搬する光トリガパルスを、ＯＥＩＣ１０８の対応する光トリガ型トランジスタ回路の受光素子の方向に出射させる光出射部１０５と、ＯＥＩＣ１０８の各光トリガ型トランジスタ回路とバンプ１０７を介して電気的に接続される金属配線１０６とを備える。【選択図】 図１

Description

本発明は、光トリガパルスに応じて動作する光トリガ型の光電子集積回路、より詳しくは分布定数的な回路構成を持つ光電子集積回路の基板への実装方法に関するものである。

近年、インターネットを中心とするパケットベースのネットワークの隆盛により、光通信の大容量化と柔軟性・拡張性の向上が求められている。また、グローバルなＩＰネットワークとは別にデータセンター内ネットワークに関しても、低消費電力で大容量なパケットスイッチネットワークの実現が求められている。このため、帯域利用効率、柔軟性および拡張性の面に優れる、光パケットを用いたネットワーク（光パケットスイッチネットワーク）の実現が必要とされている。

このような光パケットスイッチネットワークの実現のためには、非同期任意長のバースト光パケット信号の生成が不可欠である。そのためには、光パケットスイッチネットワークのノードである光パケットルータ内のランダムアクセスメモリ（ＲＡＭ）から出力される低速な（＜１Ｇｂｐｓ）パラレル信号を光ファイバで用いられる高速な（＞１０Ｇｂｐｓ）シリアル信号に変換するという動作をバースト信号に対して行わなければならない。一般的なパラレルシリアル変換回路では、内部で用いられるクロック再生のためにこのようなバースト信号に対応することが困難であるとともに、多くの場合、パラレルシリアル変換回路自体が大規模なものとなるため大きな消費電力が必要になるという問題がある。

これらの問題を解決するため、充放電型ＭＳＭ−ＰＤ（Metal-Semiconductor-Metal Photo Detector）（例えば、非特許文献１参照）を利用した光トリガ型サンプリング回路が提案されている（例えば、特許文献１、非特許文献２参照）。さらに、この光トリガ型サンプリング回路を発展させ、差動トリガを用いて光パワー変動耐性を高めることを実現した光トリガ型サンプリングを応用したＯＣＴＡ（Optically Clocked Transistor Array：光クロックトランジスタアレイ）技術をベースとしたパラレルシリアル変換回路（例えば、特許文献２、非特許文献３参照）も提案されている。この差動トリガ方式パラレルシリアル変換回路の回路図を図４に示す。

図４に示した差動トリガ方式パラレルシリアル変換回路では、光電変換器としてＭＳＭ−ＰＤ４０１−１，４０２−１を用い、またトランジスタとしてＨＥＭＴ（High Electron Mobility Transistor）４０１−３，４０１−４，４０２−３，４０２−４を用いている。

基本的な原理としては、第１チャンネルブロック４０１では、ＭＳＭ−ＰＤ４０１−１で生成されるパルスが有する急峻な立ち上がりを利用して、第１チャンネル信号入力端子４０１−５から入力されるパラレル信号を矩形に切り出し、１ビット分のシリアル信号を生成した上で、このシリアル信号を信号出力ライン４１１に出力することで、第１チャンネル分のパラレルシリアル変換を実現している。

このような動作が１ユニットインターバル（ただし、シリアル信号出力のユニットインターバル。以降「ユニットインターバル」という表現は全てシリアル信号出力のデータレートを基準とする）ずつ時間的にずれて第２チャンネルブロック４０２、第３チャンネルブロック４０３と続いていき、第Ｎチャンネルブロック４０Ｎまで同様の動作が行われ、最終的にまた第１チャンネルブロック４０１に動作が続いていくというループの動作で、連続的なパラレルシリアル変換動作が実現する。

以下、パラレルシリアル変換のより具体的な過程について第１チャンネルブロック４０１を中心に述べる。まず、差動トリガ方式パラレルシリアル変換回路では、電位Ｖ_NH，Ｖ_MSMが正にバイアスされ、電位Ｖ_NLが負にバイアスされている。したがって、ＭＳＭ−ＰＤ４０１−１の一方の電極Ａには抵抗４０１−８を介して正の電位が印加され、ＭＳＭ−ＰＤ４０１−１の他方の電極ＢおよびＨＥＭＴ４０１−３のゲートには抵抗４０１−９，４０１−１０により負の電位が印加され、ＨＥＭＴ４０１−４のゲートには抵抗４０２−７により正の電位が印加されるので、光トリガパルスがない状態ではＨＥＭＴ４０１−３はオフ状態、ＨＥＭＴ４０１−４はオン状態となっている。

ここで、ＭＳＭ−ＰＤ４０１−１に光トリガパルス４０１−６が照射されると、ＭＳＭ−ＰＤ４０１−１の一方の電極Ａには負のパルスが発生し、他方の電極Ｂには正のパルスが発生する。ＨＥＭＴ４０１−３はオフ状態にあるが、このＭＳＭ−ＰＤ４０１−１の電極Ｂで生成される正のパルスによりＨＥＭＴ４０１−３はオンとなる。ＨＥＭＴ４０１−４はオン状態のままである。したがって、ＨＥＭＴ４０１−３とＨＥＭＴ４０１−４の両方がオンとなるため、第１チャンネル信号入力端子４０１−５の信号が信号出力ライン４１１に流れ始める。

光トリガパルス４０１−６の１ユニットインターバル後に、光トリガパルス４０２−６を第２チャンネルブロック４０２のＭＳＭ−ＰＤ４０２−１に照射する。これにより、ＭＳＭ−ＰＤ４０１−１と同様、ＭＳＭ−ＰＤ４０２−１の一方の電極Ａには負のパルスが発生し、他方の電極Ｂには正のパルスが発生する。ＭＳＭ−ＰＤ４０２−１の電極Ａから生成された負のパルスはキャパシタ４０２−２を通ってレベル変換されるとともに、ＨＥＭＴ４０１−４をオフにする。このように１ユニットインターバルだけずれた光トリガパルス４０２−６の照射により、光トリガパルス４０１−６の照射から光トリガパルス４０２−６の照射までの１ユニットインターバルの間だけ、第１チャンネル信号入力端子４０１−５の信号を信号出力ライン４１１に切り出して出力することができる。

この光トリガパルス照射は次の第３チャンネルブロック４０３で１ユニットインターバルの時間分ずれて同じように起こり、１ユニットインターバルの間だけ、第２チャンネル信号入力端子４０２−５の信号が信号出力ライン４１１に出力される。このような動作が繰り返されて、各チャンネル信号入力端子の信号が１ユニットインターバルごとに切り出され、パラレルシリアル変換が実現される。

図４に示した差動トリガ方式パラレルシリアル変換回路を差動入力型にした構成を図５に示す。第１チャンネルブロック５０１は、ＭＳＭ−ＰＤ５０１−１と、キャパシタ５０１−２と、ＨＥＭＴ５０１−３，５０１−４，５０１−１１と、抵抗５０１−７〜５０１−１０，５０１−１２〜５０１−１４とを備えている。第２チャンネルブロック５０２は、ＭＳＭ−ＰＤ５０２−１と、キャパシタ５０２−２と、ＨＥＭＴ５０２−３，５０２−４，５０２−１１と、抵抗５０２−７〜５０２−１０，５０２−１２〜５０２−１４とを備えている。他のチャンネルブロックについても同様である。

図５に示した構成では、ＨＥＭＴ５０１−１１と抵抗５０１−１２〜５０１−１４とからなる回路が第１チャンネル差動信号入力端子５０１−５に入力される信号を単相信号に変換してＨＥＭＴ５０１−４に入力する。同様に、ＨＥＭＴ５０２−１１と抵抗５０２−１２〜５０２−１４とからなる回路が第２チャンネル差動信号入力端子５０２−５に入力される信号を単相信号に変換してＨＥＭＴ５０２−４に入力する。その他の構成の動作は図４に示した差動トリガ方式パラレルシリアル変換回路と同様である。

図４、図５に示した差動トリガ方式パラレルシリアル変換回路では、上記のとおり１ユニットインターバルだけずれた光トリガパルスの照射を第１チャンネルブロック、第２チャンネルブロック、第３チャンネルブロック、・・・・、第Ｎチャンネルブロックに対して順番に行い、第Ｎチャンネルブロックに光トリガパルスが与えられた後、１ユニットインターバル後に光トリガパルスが再び第１チャンネルブロックに与えられる、というループの動作が行われる。

図４、図５に示したような差動トリガ方式パラレルシリアル変換回路を１チップに集積したＯＥＩＣ（Opto-Electronic Ｉntegrated Circuit：光電子集積回路）には、複数のＭＳＭ−ＰＤと複数の光軸を持つ光学系との光学的接続が不可欠である。例えば図６の例では、多芯リボンファイバ３０２を伝搬する光トリガパルス３０１を光ヘッド３０３からＯＥＩＣ３０６に向けて照射するようにしている。ＯＥＩＣ３０６と外部との電気的な接続は、セラミック基板３０５上の配線３０８とＯＥＩＣ３０６上の電極パッド（不図示）とを接続するワイヤ３０４によって実現される。

ＯＥＩＣ３０６は、１０Ｇｂｐｓ以上の速度の信号を扱うと同時に複数の光トリガパルスを受光するためのチップサイズが必要となるため、必然的に分布定数回路として設計される。したがって、ほとんどの場合、ＯＥＩＣ３０６は、チップ上に伝送線路を備える必要があり、集積化・微細化が困難であった。

特に図４、図５に示したような差動トリガ方式パラレルシリアル変換回路を１チップに集積したＯＥＩＣ３０６では、第１チャンネルブロックと第２チャンネルブロック間、第２チャンネルブロックと第３チャンネルブロック間で高速電気信号の受け渡しがあり、同様に第１チャンネルブロックと第Ｎチャンネルブロック間においても高速電気信号の受け渡しがあるため、信号の受け渡しがあるチャンネルブロック同士が集中定数的に取り扱えるほど近づく必要があり、このような近接配置を実現するためには、第１チャンネルブロックと第Ｎチャンネルブロックを近づけられるよう、各チャンネルブロックをループ状に配置する必要がある。

したがって、光ヘッド３０３側においても、ＯＥＩＣ３０６上の各チャンネルブロックへの光トリガパルスの出射端をループ状に配置する必要があり、例えば１６チャンネル（Ｎ＝１６）の形態では小型で低廉な１×１６の光ヘッドを使うことができず、２×８の比較的大きく高価な光ヘッドが必要であった。

特開２００４−８８６６０号公報 特開２０１２−００４６１７号公報

高畑清人、他４名、「スリー・ポイント・スリー・ピコセカンズ・エレクトリカル・パルス・ジェネレイション・フロム・ア・ディスチャージ・ベイスド・メタル・セミコンダクター・メタル・フォトディテクター（3.3 ps electrical pulse generation from a discharge-based metal-semiconductor-metal photodetector）」、エレクトロニクス・レターズ（Electronics Letters）、アイトリプルイー（IEEE）、２００５年１月、第４１巻、第１号、ｐｐ．３８−４０ リョウヘイ・ウラタ（R.Urata）、他４名、「アン・オプティカリィ・クロックト・トランジスター・アレイ・フォー・ハイスピード・アシンクロニャス・ラベル・スワッピング・フォーティギガビットパーセンコンズ・アンド・ビヨンド（An Optically Clocked Transistor Array for High-Speed Asynchronous Label Swapping: 40 Gb/s and Beyond）」、ジャーナル・オブ・ライトウェーブ・テクノロジー（JOURNAL OF LIGHTWAVE TECHNOLOGY）、アイトリプルイー（IEEE）、２００８年３月、第２６巻、第６号、ｐｐ．６９２−７０３ 石川裕士、他５名、「ア・ノーベル・オプティカリィ・クロックト・トランジスター・アレイ・ユージング・ディファレンシャル・オペレイション・フォー・パラレル・トゥ・シリアル・コンバージョン（A novel optically clocked transistor array using differential operation, for parallel-to-serial conversion）」、イーシーオーシー２０１０（ＥＣＯＣ ２０１０）

図６に示したように、光トリガ型トランジスタ回路（チャンネルブロック）が形成されたＯＥＩＣのセラミック基板への実装方法では、ＯＥＩＣを基板上に搭載する機械的接続と、ＯＥＩＣ上に光ヘッドを配置する光学的接続と、ＯＥＩＣとセラミック基板の配線をワイヤを介して接続する電気的接続とをそれぞれ別々に行う必要があったため、実装工数、部品コストおよびサイズが増大するという問題があった。

本発明は、上記課題を解決するためになされたもので、部品点数の削減、実装工数の削減およびサイズの縮小を実現することができるＯＥＩＣの実装方法を提供することを目的とする。

本発明の光電子集積回路の実装方法は、光トリガパルスに応じて動作する複数の光トリガ型トランジスタ回路が配置された光電子集積回路を、平面光波回路上にフリップチップ実装する工程を含み、前記平面光波回路は、前記光トリガパルスが伝搬する多芯リボンファイバの出力端と結合された複数の光導波路と、各光導波路を伝搬する光トリガパルスを、前記光電子集積回路の対応する光トリガ型トランジスタ回路の受光素子の方向に出射させる光出射部と、前記光電子集積回路の各光トリガ型トランジスタ回路とバンプを介して電気的に接続される配線とを備えることを特徴とするものである。
また、本発明の光電子集積回路の実装方法の１構成例において、前記平面光波回路の配線は、前記光電子集積回路の複数の光トリガ型トランジスタ回路の出力信号を伝播させる伝送線路を含み、前記光電子集積回路は、前記複数の光トリガ型トランジスタ回路が平面視２次元状に配置された分布定数回路であり、各光トリガ型トランジスタ回路がバンプを介して前記伝送線路に並列に接続されることを特徴とするものである。

また、本発明の光電子集積回路の実装方法の１構成例において、前記光電子集積回路の複数の光トリガ型トランジスタ回路は、各々の受光素子に所定のユニットインターバルずつ時間的にずらして照射される前記光トリガパルスに応じて動作し、前記平面光波回路から入力されるパラレル信号をシリアル信号に変換して前記平面光波回路に出力するパラレルシリアル変換回路を構成することを特徴とするものである。
また、本発明の光電子集積回路の実装方法の１構成例において、前記光電子集積回路の複数の光トリガ型トランジスタ回路の各々の受光素子は、ＭＳＭ−ＰＤである。
また、本発明の光電子集積回路の実装方法の１構成例において、前記平面光波回路の光出射部は、前記光電子集積回路上に平面視２次元状に配置された複数の光トリガ型トランジスタ回路に対応して、前記平面光波回路上に平面視２次元状に配置された複数の全反射ミラーまたは複数のブラッグカプラーからなる。

本発明によれば、平面光波回路上に光電子集積回路をフリップチップ実装することにより、平面光波回路と光電子集積回路との機械的接続、光学的接続および電気的接続を同時に実現することができる。その結果、本発明では、部品点数の削減、実装工数の削減、および光電子集積回路を搭載するモジュールのサイズの縮小を実現することができる。

また、本発明では、分布定数回路である光電子集積回路から伝送線路を排し、平面光波回路に伝送線路を形成することにより、光電子集積回路チップのサイズを縮小させることができる。

また、本発明では、光電子集積回路の複数の光トリガ型トランジスタ回路の各々の受光素子としてＭＳＭ−ＰＤを採用することにより、通常のｐｉｎ−ＰＤ等よりも単位面積当たりの寄生容量の小さな受光素子を実現できるため、受光素子のサイズを大きくすることが可能となり、フリップチップ実装時の作製トレランスを大きくすることができる。

本発明の実施の形態に係る光電子集積回路の実装方法を説明する断面図である。 本発明の実施の形態に係る光電子集積回路の実装方法を説明する分解斜視図である。 本発明の実施の形態に係る石英系平面光波回路の光出射部の構成の１例を示す断面図である。 従来の差動トリガ方式パラレルシリアル変換回路の構成を示す回路図である。 従来の差動入力型の差動トリガ方式パラレルシリアル変換回路の構成を示す回路図である。 従来の光電子集積回路と光学系との光学的接続を説明する図である。

以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態に係るＯＥＩＣの実装方法を説明する断面図、図２はＯＥＩＣの実装方法を説明する分解斜視図である。本実施の形態の実装方法は、石英系平面光波回路１０３の上にバンプ１０７を介してＯＥＩＣ１０８をフリップチップ実装することを特徴とする。

本実施の形態では、ＯＣＴＡの技術をベースとする、光トリガ型の分布定数回路であるＯＥＩＣ１０８として、１６チャンネルの光トリガ型トランジスタ回路を有する素子を用いている。光トリガ型トランジスタ回路の例としては、図４、図５で説明したチャンネルブロック４０１〜４０Ｎ，５０１〜５０Ｎがある（本実施の形態ではＮ＝１６）。光トリガパルス１０１に応じて動作するチャンネルブロック４０１〜４０Ｎ（または５０１〜５０Ｎ）は、ＯＥＩＣ１０８上に平面視２次元状に配置される。これらチャンネルブロックは、全体として差動トリガ方式パラレルシリアル変換回路を構成する。

石英系平面光波回路１０３の内部には、多芯リボンファイバ１０２（本実施の形態の例では１６芯）の出力端と結合された複数（１６個）の光導波路１０４と、これら光導波路１０４を伝搬する光トリガパルス１０１を、ＯＥＩＣ１０８の対応するチャンネルブロックの受光素子の方向に出射させる光出射部１０５とが形成されている。

図３は光出射部１０５の構成の１例を示す断面図である。光出射部１０５は、ＯＥＩＣ１０８上に平面視２次元状に配置された複数のチャンネルブロックに対応して、石英系平面光波回路１０３上に平面視２次元状に配置された複数（１６個）の全反射ミラー１０５０からなる。各全反射ミラー１０５０は、光導波路１０４からの光の出射方向（図３左右方向）に対して一定の角度で傾いた反射面を有するものである。この反射面には、Ａｕ等からなる反射膜が形成される。ただし、反射膜の形成は必須の構成要件ではない。

図４、図５で説明したとおり、ＯＥＩＣ１０８に搭載された各チャンネルブロック４０１〜４０Ｎ（または５０１〜５０Ｎ）には、光トリガパルス１０１を１ユニットインターバルずつ時間的にずらして照射する必要があり、個々のチャンネルブロックに対しては１６ユニットインターバル周期で光トリガパルス１０１を照射する必要がある。したがって、第１６チャンネルブロックのＭＳＭ−ＰＤに光トリガパルス１０１が照射されてから１ユニットインターバル後には第１チャンネルブロックのＭＳＭ−ＰＤに光トリガパルス１０１が照射される構成となっている。

このように第１チャンネルブロックから第１６チャンネルブロックまで順々に時間をずらして光トリガパルス１０１を照射するためには、１ユニットインターバルずつ順次増大する光遅延量を有する１６本の光遅延線（不図示）を設けるようにすればよい。これらの光遅延線を多芯リボンファイバ１０２の対応する光ファイバ芯線の入力端に１本ずつ接続すれば、第２チャンネルブロックに照射される光トリガパルスは第１チャンネルブロックに照射される光トリガパルスに対して１ユニットインターバルの遅延があり、第３チャンネルブロックに照射される光トリガパルスは第１チャンネルブロックに照射される光トリガパルスに対して２ユニットインターバルの遅延があり、第１６チャンネルブロックに照射される光トリガパルスは第１チャンネルブロックに照射される光トリガパルスに対して１５ユニットインターバルの遅延がある、というように各チャンネルブロックに照射される光トリガパルスを時間的にずらすことができる。

一方、石英系平面光波回路１０３の表面には、スピンコート等でポリマー層１１２が形成され、このポリマー層１１２の上に金属配線１０６が形成されている。また、金属配線の一部は上記の伝送線路１１１を構成している。

ＯＥＩＣ１０８を石英系平面光波回路１０３上に実装する際には、石英系平面光波回路１０３の表面（金属配線１０６および伝送線路１１１が形成された面であり、かつ光トリガパルス１０１の出射面）とＯＥＩＣ１０８の光受光面とが向き合うようにして、石英系平面光波回路１０３上に、例えばＡｕからなるバンプ１０７を介してＯＥＩＣ１０８をフリップチップ実装すればよい。

多芯リボンファイバ１０２を通じて１６個の光導波路１０４に入射した光トリガパルス１０１の各々は、それぞれ光導波路１０４を伝搬し、これら光導波路１０４の出射端に形成された全反射ミラー１０５０に到達する。全反射ミラー１０５０に到達した光トリガパルス１０１は、９０度進行方向を変えられ、出射光１０９としてＯＥＩＣ１０８の対応するチャンネルブロックの受光部に照射される。各チャンネルブロック４０１〜４０Ｎ（または５０１〜５０Ｎ）の受光素子であるＭＳＭ−ＰＤ４０１−１，４０２−１（または５０１−１，５０２−１）には、１ユニットインターバルずつ時間をずらして光トリガパルス１０１が照射されることは上記で説明したとおりである。

また、本実施の形態では、石英系平面光波回路１０３上に形成された伝送線路１１１が、図４、図５の信号出力ライン４１１（または５１１）を構成する。石英系平面光波回路１０３上にＯＥＩＣ１０８をフリップチップ実装することにより、各チャンネルブロック４０１〜４０Ｎ（または５０１〜５０Ｎ）の出力、すなわちＨＥＭＴ４０１−３，４０２−３（またはＨＥＭＴ５０１−３，５０２−３）のドレインがバンプ１０７を介して伝送線路１１１と接続されるようになっている。

また、各チャンネルブロック４０１〜４０Ｎ（または５０１〜５０Ｎ）の信号入力端子４０１−５，４０２−５（または５０１−５，５０２−５）は、バンプ１０７を介して石英系平面光波回路１０３上の金属配線１０６と接続される。同様に、電位Ｖ_NH，Ｖ_MSM，Ｖ_NLおよび接地電位もバンプ１０７を介して石英系平面光波回路１０３上の金属配線１０６から供給されるようになっている。

以上のように、本実施の形態では、石英系平面光波回路上にＯＥＩＣをフリップチップ実装することにより、石英系平面光波回路とＯＥＩＣとの機械的接続、光学的接続および電気的接続を同時に実現することができる。その結果、本実施の形態では、従来のようにＯＥＩＣを基板上に搭載する機械的接続と、ＯＥＩＣ上に光ヘッドを配置する光学的接続と、ＯＥＩＣと基板の配線をワイヤを介して接続する電気的接続とを別々に行う必要がなくなるので、部品点数の削減、実装工数の削減、およびＯＥＩＣを搭載するモジュールのサイズの縮小を実現することができる。

なお、本実施の形態では、ＯＥＩＣ１０８に形成される光トリガ型トランジスタ回路が１６チャンネル（１６個）の例で説明したが、他のチャンネル数の構成でも本実施の形態と同じ効果が得られることは言うまでもない。
また、本実施の形態では、光出射部１０５として複数の全反射ミラーを用いる例で説明したが、全反射ミラーの代わりに、ブラッグカプラーを採用する構成でも本実施の形態と同じ効果を得ることができる。

本発明は、光トリガ型の分布定数回路である光電子集積回路に適用することができる。

１０１…光トリガパルス、１０２…多芯リボンファイバ、１０３…石英系平面光波回路、１０４…光導波路、１０５…光出射部、１０６…金属配線、１０７…バンプ、１０８…光電子集積回路、１０９…出射光、１１１…伝送線路、１１２…ポリマー層、４０１〜４０Ｎ，５０１〜５０Ｎ…チャンネルブロック、４０１−１，４０２−１，５０１−１，５０２−１…ＭＳＭ−ＰＤ、１０５０…全反射ミラー。

本発明の光電子集積回路の実装方法は、光トリガパルスに応じて動作する複数の光トリガ型トランジスタ回路が配置された光電子集積回路を、平面光波回路上にフリップチップ実装する工程を含み、前記平面光波回路は、前記光トリガパルスが伝搬する多芯リボンファイバの出力端と結合された複数の光導波路と、各光導波路を伝搬する光トリガパルスを、前記光電子集積回路の対応する光トリガ型トランジスタ回路の受光素子の方向に出射させる光出射部と、前記光電子集積回路の各光トリガ型トランジスタ回路とバンプを介して電気的に接続される配線とを備え、前記平面光波回路の配線は、前記光電子集積回路の複数の光トリガ型トランジスタ回路の出力信号を伝播させる伝送線路を含み、前記光電子集積回路の前記複数の光トリガ型トランジスタ回路は、平面視２次元状に配置され、前記伝送線路の上に形成された前記バンプを介して前記伝送線路に並列に接続されて分布定数回路を構成することを特徴とするものである。

Claims (5)

1. 光トリガパルスに応じて動作する複数の光トリガ型トランジスタ回路が配置された光電子集積回路を、平面光波回路上にフリップチップ実装する工程を含み、
   前記平面光波回路は、
   前記光トリガパルスが伝搬する多芯リボンファイバの出力端と結合された複数の光導波路と、
   各光導波路を伝搬する光トリガパルスを、前記光電子集積回路の対応する光トリガ型トランジスタ回路の受光素子の方向に出射させる光出射部と、
   前記光電子集積回路の各光トリガ型トランジスタ回路とバンプを介して電気的に接続される配線とを備えることを特徴とする光電子集積回路の実装方法。
2. 請求項１記載の光電子集積回路の実装方法において、
   前記平面光波回路の配線は、前記光電子集積回路の複数の光トリガ型トランジスタ回路の出力信号を伝播させる伝送線路を含み、
   前記光電子集積回路は、前記複数の光トリガ型トランジスタ回路が平面視２次元状に配置された分布定数回路であり、各光トリガ型トランジスタ回路がバンプを介して前記伝送線路に並列に接続されることを特徴とする光電子集積回路の実装方法。
3. 請求項１または２記載の光電子集積回路の実装方法において、
   前記光電子集積回路の複数の光トリガ型トランジスタ回路は、各々の受光素子に所定のユニットインターバルずつ時間的にずらして照射される前記光トリガパルスに応じて動作し、前記平面光波回路から入力されるパラレル信号をシリアル信号に変換して前記平面光波回路に出力するパラレルシリアル変換回路を構成することを特徴とする光電子集積回路の実装方法。
4. 請求項１乃至３のいずれか１項に記載の光電子集積回路の実装方法において、
   前記光電子集積回路の複数の光トリガ型トランジスタ回路の各々の受光素子は、ＭＳＭ−ＰＤであることを特徴とする光電子集積回路の実装方法。
5. 請求項１乃至４のいずれか１項に記載の光電子集積回路の実装方法において、
   前記平面光波回路の光出射部は、前記光電子集積回路上に平面視２次元状に配置された複数の光トリガ型トランジスタ回路に対応して、前記平面光波回路上に平面視２次元状に配置された複数の全反射ミラーまたは複数のブラッグカプラーからなることを特徴とする光電子集積回路の実装方法。