JP6023256B1 - Ｍｓｍ−ｐｄおよび光電子集積回路 - Google Patents

Abstract

【課題】ＭＳＭ−ＰＤに光を照射する光学系のアライメント調整を容易にする。【解決手段】ＭＳＭ−ＰＤ２０１−１は、半導体層の上に形成されたバイアス印加および光電流出力用の電極Ａ，Ｂと、半導体層の上に形成された光軸アライメント用の電極Ｌ，Ｄ，Ｕ，Ｒとを備える。【選択図】 図２

Description

本発明は、光パケットスイッチネットワークなどに使用される半導体受光素子であるＭＳＭ−ＰＤ、およびＭＳＭ−ＰＤを実装した光電子集積回路に関するものである。

近年、インターネットを中心とするパケットベースのネットワークの隆盛により、光通信の大容量化と柔軟性・拡張性の向上が求められている。また、グローバルなＩＰネットワークとは別にデータセンター内ネットワークに関しても、低消費電力で大容量なパケットスイッチネットワークの実現が求められている。このため、帯域利用効率、柔軟性および拡張性の面に優れる、光パケットを用いたネットワーク（光パケットスイッチネットワーク）の実現が必要とされている。

このような光パケットスイッチネットワークの実現のためには、非同期任意長のバースト光パケット信号の生成が不可欠である。そのためには、光パケットスイッチネットワークのノードである光パケットルータ内のランダムアクセスメモリ（ＲＡＭ）から出力される低速な（＜１Ｇｂｐｓ）パラレル信号を光ファイバで用いられる高速な（＞１０Ｇｂｐｓ）シリアル信号に変換するという動作をバースト信号に対して行わなければならない。一般的なパラレルシリアル変換回路では、内部で用いられるクロック再生のためにこのようなバースト信号に対応することが困難であるとともに、多くの場合、パラレルシリアル変換回路自体が大規模なものとなるため大きな消費電力が必要になるという問題がある。

これらの問題を解決するため、複数の充放電型ＭＳＭ−ＰＤ（Metal-Semiconductor-Metal Photo Detector）（例えば、非特許文献１参照）をＯＥＩＣ（Opto-Electronic Ｉntegrated Circuit）上に集積することで作製できる光トリガ型サンプリング回路が提案されている（例えば、特許文献１、非特許文献２参照）。

さらに、この光トリガ型サンプリング回路を発展させ、同様のＯＥＩＣ技術により作製される差動トリガを用いて光パワー変動耐性を高めることを実現した光トリガ型サンプリングを応用したパラレルシリアル変換回路（例えば、特許文献２、非特許文献３参照）も提案されている。この差動トリガ方式パラレルシリアル変換回路の回路図を図９に示し、差動トリガ方式パラレルシリアル変換回路で使用されるＭＳＭ−ＰＤの模式図を図１０に示す。図１０におけるＳＰはＭＳＭ−ＰＤに照射される光トリガパルスのスポットサイズを示している。

図９に示した差動トリガ方式パラレルシリアル変換回路では、光電変換器としてＭＳＭ−ＰＤ４０１−１，４０２−１を用い、またトランジスタとしてＨＥＭＴ（High Electron Mobility Transistor）４０１−３，４０１−４，４０２−３，４０２−４を用いており、実際のデバイスとしてはＩｎＰ基板上のモノリシックＯＥＩＣとして実現される。

基本的な原理としては、第１チャンネルブロック４０１では、ＭＳＭ−ＰＤ４０１−１で生成されるパルスが有する急峻な立ち上がりを利用して、第１チャンネル信号入力端子４０１−５から入力されるパラレル信号を矩形に切り出し、１ビット分のシリアル信号を生成した上で、このシリアル信号を信号出力ライン４１１に出力することで、第１チャンネル分のパラレルシリアル変換を実現している。このような動作が１ユニットインターバル（ただし、シリアル信号出力のユニットインターバル。以降「ユニットインターバル」という表現は全てシリアル信号出力のデータレートを基準とする）ずつ時間的にずれて第２チャンネルブロック４０２、第３チャンネルブロック４０３と続いていき、第Ｎチャンネルブロック４０Ｎまで同様の動作が行われ、最終的にまた第１チャンネルブロック４０１に動作が続いていくというループの動作で、連続的なパラレルシリアル変換動作が実現する。

以下、パラレルシリアル変換のより具体的な過程について第１チャンネルブロック４０１を中心に述べる。まず、差動トリガ方式パラレルシリアル変換回路では、電位Ｖ_NH，Ｖ_MSMが正にバイアスされ、電位Ｖ_NLが負にバイアスされている。したがって、ＭＳＭ−ＰＤ４０１−１の一方の電極Ａには抵抗４０１−８を介して正の電位が印加され、ＭＳＭ−ＰＤ４０１−１の他方の電極ＢおよびＨＥＭＴ４０１−３のゲートには抵抗４０１−９，４０１−１０により負の電位が印加され、ＨＥＭＴ４０１−４のゲートには抵抗４０２−７により正の電位が印加されるので、光トリガパルスがない状態ではＨＥＭＴ４０１−３はオフ状態、ＨＥＭＴ４０１−４はオン状態となっている。

ここで、ＭＳＭ−ＰＤ４０１−１に光トリガパルス４０１−６が照射されると、ＭＳＭ−ＰＤ４０１−１の一方の電極Ａには負のパルスが発生し、他方の電極Ｂには正のパルスが発生する。ＨＥＭＴ４０１−３はオフ状態にあるが、このＭＳＭ−ＰＤ４０１−１の電極Ｂで生成される正のパルスによりＨＥＭＴ４０１−３はオンとなる。ＨＥＭＴ４０１−４はオン状態のままである。したがって、ＨＥＭＴ４０１−３とＨＥＭＴ４０１−４の両方がオンとなるため、第１チャンネル信号入力端子４０１−５の信号が信号出力ライン４１１に流れ始める。

光トリガパルス４０１−６の１ユニットインターバル後に、光トリガパルス４０２−６を第２チャンネルブロック４０２のＭＳＭ−ＰＤ４０２−１に照射する。これにより、ＭＳＭ−ＰＤ４０１−１と同様、ＭＳＭ−ＰＤ４０２−１の一方の電極Ａには負のパルスが発生し、他方の電極Ｂには正のパルスが発生する。ＭＳＭ−ＰＤ４０２−１の電極Ａから生成された負のパルスはキャパシタ４０２−２を通ってレベル変換されるとともに、ＨＥＭＴ４０１−４をオフにする。このように１ユニットインターバルだけずれた光トリガパルス４０２−６の照射により、光トリガパルス４０１−６の照射から光トリガパルス４０２−６の照射までの１ユニットインターバルの間だけ、第１チャンネル信号入力端子４０１−５の信号を信号出力ライン４１１に切り出して出力することができる。

この光トリガパルス照射は次の第３チャンネルブロック４０３で１ユニットインターバルの時間分ずれて同じように起こり、１ユニットインターバルの間だけ、第２チャンネル信号入力端子４０２−５の信号が信号出力ライン４１１に出力される。このような動作が繰り返されて、各チャンネル信号入力端子の信号が１ユニットインターバルごとに切り出され、パラレルシリアル変換が実現される。

以上のような類の光トリガパルスによるトリガリングによって作動するＯＥＩＣには、複数のＭＳＭ−ＰＤと複数の光軸を持つ光学系（通常は光ファイバアレイ）との光学的接続が不可欠であり、そのアライメントが重要である。
特に、図９に示したような差動トリガ方式パラレルシリアル変換回路では、一般的な設計ではＭＳＭ−ＰＤの配置が２次元的（例えば、１×１６のような一列でなく、２×８のような二列の配置）にならざるを得ない。

ＭＳＭ−ＰＤの配置が２次元的になる理由は、上記の動作原理からも明らかなとおり、第１チャンネルブロック４０１と第２チャンネルブロック４０２のＭＳＭ−ＰＤ同士や、第２チャンネルブロック４０２と第３チャンネルブロック４０３のＭＳＭ−ＰＤ同士が集中定数的に振る舞える距離で隣接する必要があるのと同様、第Ｎチャンネルブロック４０Ｎと第１チャンネルブロック４０１のＭＳＭ−ＰＤ同士も集中定数的に振る舞える距離で隣接する必要があり、このような隣接配置を同時に実現するためには、第Ｎチャンネルブロック４０Ｎと第１チャンネルブロック４０１を近づけられるよう、各ＭＳＭ−ＰＤをループ状に配置することが必要だからである。光学系の持つ作製誤差も考慮すると、このような２次元的なＭＳＭ−ＰＤの配置ではアライメント調整が比較的困難になる。

特開２００４−８８６６０号公報 特開２０１２−００４６１７号公報

高畑清人、他４名、「スリー・ポイント・スリー・ピコセカンズ・エレクトリカル・パルス・ジェネレイション・フロム・ア・ディスチャージ・ベイスド・メタル・セミコンダクター・メタル・フォトディテクター（3.3 ps electrical pulse generation from a discharge-based metal-semiconductor-metal photodetector）」、エレクトロニクス・レターズ（Electronics Letters）、アイトリプルイー（IEEE）、２００５年１月、第４１巻、第１号、ｐｐ．３８−４０ リョウヘイ・ウラタ（R.Urata）、他４名、「アン・オプティカリィ・クロックト・トランジスター・アレイ・フォー・ハイスピード・アシンクロニャス・ラベル・スワッピング・フォーティギガビットパーセンコンズ・アンド・ビヨンド（An Optically Clocked Transistor Array for High-Speed Asynchronous Label Swapping: 40 Gb/s and Beyond）」、ジャーナル・オブ・ライトウェーブ・テクノロジー（JOURNAL OF LIGHTWAVE TECHNOLOGY）、アイトリプルイー（IEEE）、２００８年３月、第２６巻、第６号、ｐｐ．６９２−７０３ 石川裕士、他５名、「ア・ノーベル・オプティカリィ・クロックト・トランジスター・アレイ・ユージング・ディファレンシャル・オペレイション・フォー・パラレル・トゥ・シリアル・コンバージョン（A novel optically clocked transistor array using differential operation, for parallel-to-serial conversion）」、イーシーオーシー２０１０（ＥＣＯＣ ２０１０）

以上のように、従来のＭＳＭ−ＰＤを集積したＯＥＩＣでは、光学系のアライメント調整の困難さが問題となっていた。特に２次元的なＭＳＭ−ＰＤ配列を持つ差動トリガ方式パラレルシリアル変換回路のＯＥＩＣでは、アライメント調整が困難であった。

本発明は、上記課題を解決するためになされたもので、ＭＳＭ−ＰＤに光を照射する光学系のアライメント調整を容易にすることが可能なＭＳＭ−ＰＤおよび光電子集積回路を提供することを目的とする。

本発明のＭＳＭ−ＰＤは、半導体層と、この半導体層の上に形成された少なくとも２つのバイアス印加および光電流出力用の第１の電極と、前記半導体層の上に形成された少なくとも１つの光軸アライメント用の第２の電極とを備え、前記半導体層に照射される光に応じて、前記第１の電極に電流が流れると共に前記第２の電極に電流が流れることを特徴とするものである。
また、本発明のＭＳＭ−ＰＤの１構成例において、前記第２の電極は、前記第１の電極の周囲の半導体層上に形成されることを特徴とするものである。
また、本発明のＭＳＭ−ＰＤの１構成例において、前記第２の電極は、前記第１の電極の周囲四方の半導体層上に４つ形成されることを特徴とするものである。
また、本発明のＭＳＭ−ＰＤの１構成例において、前記第１、第２の電極は、半導体基板上に設けられた前記半導体層である、同一の光吸収層の上に形成されることを特徴とするものである。
また、本発明のＭＳＭ−ＰＤの１構成例において、前記半導体層は、III−Ｖ族化合物半導体からなることを特徴とするものである。
また、本発明のＭＳＭ−ＰＤの１構成例において、前記半導体層は、半導体超格子構造を含むことを特徴とするものである。
また、本発明の光電子集積回路は、ＭＳＭ−ＰＤを同一の半導体基板上に複数個集積したことを特徴とするものである。

本発明によれば、ＭＳＭ−ＰＤに通常の第１の電極とは別に光軸アライメント用の第２の電極を少なくとも１つ設けることにより、第２の電極に流れる電流を測定することが可能となり、ＭＳＭ−ＰＤに光を照射する光学系の光軸のずれに関する情報をアライメント調整の作業者に提供することができ、光学系のアライメント調整を容易にすることができる。

また、本発明では、第１の電極の周囲の半導体層上に第２の電極を形成することにより、ＭＳＭ−ＰＤに光を照射する光学系の光軸のずれに関する詳細な情報を得ることができる。

また、本発明では、第１の電極の周囲四方の半導体層上に第２の電極を４つ形成することにより、ＭＳＭ−ＰＤに光を照射する光学系の光軸のずれに関する更なる詳細な情報を得ることができる。

また、本発明では、第１、第２の電極で光吸収層を共通化することにより、光吸収層を別々に設ける必要がなくなるので、第２の電極の追加によるＭＳＭ−ＰＤのサイズの増大を抑えることができる。

また、本発明では、半導体層としてIII−Ｖ族化合物半導体を用いることにより、ＭＳＭ−ＰＤを搭載する光電子集積回路の多様な光・電子デバイスとのモノリシック集積を実現することができる。

また、本発明では、半導体層に半導体超格子構造を設けることにより、ＭＳＭ−ＰＤの暗電流の低減を実現することができる。

また、本発明では、同一の半導体基板上に集積される複数個のＭＳＭ−ＰＤの各々について第２の電極を追加することにより、各ＭＳＭ−ＰＤに光を照射する光学系の光軸のずれに関する情報をＭＳＭ−ＰＤごとに得ることができ、複数個のＭＳＭ−ＰＤを集積した光電子集積回路に対する光学系のアライメント調整を容易にすることができる。その結果、本発明では、光電子集積回路と光学系との結合を容易にすることができる。

本発明の第１の実施の形態に係る差動トリガ方式パラレルシリアル変換回路の構成を示す回路図である。 本発明の第１の実施の形態に係るＭＳＭ−ＰＤの模式図である。 本発明の第１の実施の形態に係るＭＳＭ−ＰＤの断面図である。 本発明の第１の実施の形態に係る光電子集積回路の斜視図である。 本発明の第１の実施の形態における光軸アライメント用の電極の電流測定方法を説明する図である。 本発明の第２の実施の形態に係る差動トリガ方式パラレルシリアル変換回路の構成を示す回路図である。 本発明の第２の実施の形態に係るＭＳＭ−ＰＤの模式図である。 本発明の第２の実施の形態における光軸アライメント用の電極の電流測定方法を説明する図である。 従来の差動トリガ方式パラレルシリアル変換回路の構成を示す回路図である。 図９の差動トリガ方式パラレルシリアル変換回路で使用されるＭＳＭ−ＰＤの模式図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る差動トリガ方式パラレルシリアル変換回路の構成を示す回路図、図２は本実施の形態のＭＳＭ−ＰＤの模式図、図３は本実施の形態のＭＳＭ−ＰＤの断面図である。本実施の形態では、ＭＳＭ−ＰＤとＨＥＭＴをＩｎＰ半導体基板上にモノリシックに集積化して作製した、差動トリガ方式パラレルシリアル変換回路として機能するＯＥＩＣ（光電子集積回路）を例に挙げて説明する。

従来と同様に、第１チャンネルブロック２０１と第２チャンネルブロック２０２とが隣接して配置され、第２チャンネルブロック２０２と第３チャンネルブロック２０３とが隣接して配置され、第Ｎチャンネルブロック２０Ｎ（Ｎは２以上の整数で、本実施の形態ではＮ≧４）と第１チャンネルブロック２０１とが隣接して配置される、というように各チャンネルブロックが２次元的に配置される。

第１チャンネルブロック２０１は、ＭＳＭ−ＰＤ２０１−１と、キャパシタ２０１−２と、ＨＥＭＴ２０１−３，２０１−４と、抵抗２０１−７〜２０１−１０とを備えている。第２チャンネルブロック２０２は、ＭＳＭ−ＰＤ２０２−１と、キャパシタ２０２−２と、ＨＥＭＴ２０２−３，２０２−４と、抵抗２０２−７〜２０２−１０とを備えている。他のチャンネルブロックについても同様である。

差動トリガ方式パラレルシリアル変換回路の動作について簡単に説明する。図９に示した従来の回路と同様に、各チャンネルブロック２０１〜２０Ｎでは、電位Ｖ_NH，Ｖ_MSMが正にバイアスされ、電位Ｖ_NLが負にバイアスされている。したがって、光トリガパルスがない状態ではＨＥＭＴ２０１−３，２０２−３はオフ状態、ＨＥＭＴ２０１−４，２０２−４はオン状態となっている。

第１チャンネルブロック２０１のＭＳＭ−ＰＤ２０１−１に光トリガパルス２０１−６が照射されると、ＭＳＭ−ＰＤ２０１−１の電極Ａに負のパルスが発生し、電極Ｂに正のパルスが発生する。これにより、ＨＥＭＴ２０１−３とＨＥＭＴ２０１−４の両方がオンとなるため、第１チャンネル信号入力端子２０１−５の信号が信号出力ライン２１１に流れる。

光トリガパルス２０１−６の照射から１ユニットインターバル後に、第２チャンネルブロック２０２のＭＳＭ−ＰＤ２０２−１に光トリガパルス２０２−６が照射されると、ＭＳＭ−ＰＤ２０２−１の電極Ａに負のパルスが発生し、電極Ｂに正のパルスが発生する。これにより、ＨＥＭＴ２０２−３とＨＥＭＴ２０２−４の両方がオンとなるため、第２チャンネル信号入力端子２０２−５の信号が信号出力ライン２１１に流れる。同時に、ＭＳＭ−ＰＤ２０２−１の電極Ａから生成された負のパルスはＨＥＭＴ２０１−４をオフにするので、第１チャンネル信号入力端子２０１−５から信号出力ライン２１１への信号出力が停止する。

このように１ユニットインターバルだけずれた光トリガパルスの照射を各チャンネルブロック２０１〜２０Ｎに対して順番に行うことを繰り返すことにより、各チャンネル信号入力端子の信号が１ユニットインターバルごとに切り出され、パラレルシリアル変換が実現される。

次に、本実施の形態の特徴について説明する。本実施の形態では、図２、図３に示すように、第１チャンネルブロック２０１のＭＳＭ−ＰＤ２０１−１に、従来と同様にバイアス印加および光電流出力用の電極Ａ，Ｂを設けると共に、電極Ａ，Ｂの周囲４方向に光軸アライメント用の４つの電極Ｌ，Ｄ，Ｕ，Ｒを設けている。

具体的には、ＭＳＭ−ＰＤ２０１−１は、ｉ−ＩｎＰ基板１の上に形成されたｉ−ＩｎＡｌＡｓ層２と、ｉ−ＩｎＡｌＡｓ層２の上に形成されたｉ−ＩｎＧａＡｓからなる光吸収層３と、光吸収層３の上に形成されたＩｎＧａＡｓ／ＩｎＡｌＡｓからなる半導体超格子構造４と、半導体超格子構造４の上に形成された、ショットキー接続を可能とするｉ−ＩｎＡｌＡｓ層５とを有する。そして、ｉ−ＩｎＡｌＡｓ層５とショットキー接合を形成するＡｌからなる電極Ａ，Ｂがｉ−ＩｎＡｌＡｓ層５の上に形成されている。さらに、電極Ａ，Ｂの周囲のｉ−ＩｎＡｌＡｓ層５上に、ｉ−ＩｎＡｌＡｓ層５とショットキー接合を形成するＡｌからなる電極Ｌ，Ｄ，Ｕ，Ｒが形成されている。

光軸アライメント用の電極Ｌ，Ｄ，Ｕ，Ｒを設けた効果を、図２を用いて説明する。図２におけるＳＰはＭＳＭ−ＰＤ２０１−１に照射される光トリガパルスのスポットサイズを示している。図示しない光ファイバアレイのＭＳＭ−ＰＤ２０１−１に対応する光ファイバからＭＳＭ−ＰＤ２０１−１に照射される光トリガパルスのスポットがＭＳＭ−ＰＤ２０１−１の中央部から電極Ｕの方（図２の奥側）にずれたときは、電極Ｕに流れる電流が増大する。

光トリガパルスのスポットがＭＳＭ−ＰＤ２０１−１の中央部から電極Ｄの方（図２の手前側）にずれたときは、電極Ｄに流れる電流が増大する。光トリガパルスのスポットがＭＳＭ−ＰＤ２０１−１の中央部から電極Ｒの方（図２の右側）にずれたときは、電極Ｒに流れる電流が増大する。光トリガパルスのスポットがＭＳＭ−ＰＤ２０１−１の中央部から電極Ｌの方（図２の左側）にずれたときは、電極Ｌに流れる電流が増大する。また、光トリガパルスを供給する光ファイバアレイに光軸方向のずれが生じた場合（すなわち、フォーカスが合わなくなった場合）は、光トリガパルスのスポットサイズが変化するので、電極Ｌ，Ｄ，Ｕ，Ｒ端子の全ての電流が増加するか、あるいは減少することになる。

図２、図３では、第１チャンネルブロック２０１のＭＳＭ−ＰＤ２０１−１の構成を示しているが、他のチャンネルブロック２０２〜２０ＮのＭＳＭ−ＰＤの構成も同じにしてよい。すなわち、図４に示すように本実施の形態のＯＥＩＣ１０１上に形成されているＭＳＭ−ＰＤ２０１−１〜ＭＳＭ−ＰＤ２０１−Ｎのうち少なくとも１つのＭＳＭ−ＰＤ、あるいは一部の複数のＭＳＭ−ＰＤ、あるいは全てのＭＳＭ−ＰＤを図２、図３に示した構成とすることで、通常の電極Ａ，Ｂに流れる電流をモニタする場合よりも詳しいアライメント状態に関する情報や光学系そのもののズレに関する情報を得ることができる。

より具体的には、図５に示すように抵抗Ｒ_left，Ｒ_down，Ｒ_up，Ｒ_rightを介してＭＳＭ−ＰＤの電極Ｌ，Ｄ，Ｕ，Ｒに電圧Ｖ_left，Ｖ_down，Ｖ_up，Ｖ_rightを印加し、電極Ｌ，Ｄ，Ｕ，Ｒに流れる電流を外部の電流計Ｍ_left，Ｍ_down，Ｍ_up，Ｍ_rightで測定する。このような測定を電極Ｌ，Ｄ，Ｕ，Ｒを設けたＭＳＭ−ＰＤごとに行えばよい。こうして、電極Ｌ，Ｄ，Ｕ，Ｒに流れる電流の測定結果から、ＭＳＭ−ＰＤに光を照射する光学系の光軸のずれに関する情報を得ることができ、光学系のアライメント調整を容易にすることができる。

また、電極Ｌ，Ｄ，Ｕ，Ｒに流れる電流をトランスインピーダンスアンプに通しＡＤコンバータを介して電流のデジタル値をコンピュータに送信し、コンピュータがこの電流のデジタル値を基に光学系のアライメント調整を自動的に行ったり、電極Ｌ，Ｄ，Ｕ，ＲをＯＥＩＣから引き出さずにＯＥＩＣ上のＨＥＭＴを用いた制御回路により、光学系のずれを判定したりすることも可能である。

また、本実施の形態では、従来から周知のＭＳＭ−ＰＤに新規に追加の電極Ｌ，Ｄ，Ｕ，Ｒを形成するだけで済むので、大変簡便である。ＭＳＭ−ＰＤは寄生容量がｐｉｎ−ＰＤ等よりも小さいので、追加の電極Ｌ，Ｄ，Ｕ，Ｒを形成したとしても、新たに付加される寄生容量は十分に小さいことが期待できる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図６は本発明の第２の実施の形態に係る差動トリガ方式パラレルシリアル変換回路の構成を示す回路図、図７は本実施の形態のＭＳＭ−ＰＤの模式図である。本実施の形態は、第１の実施の形態と同様にＭＳＭ−ＰＤとＨＥＭＴをＩｎＰ半導体基板上にモノリシックに集積化して作製した、差動トリガ方式パラレルシリアル変換回路として機能するＯＥＩＣの例を示すものである。

第１チャンネルブロック３０１は、ＭＳＭ−ＰＤ３０１−１と、キャパシタ３０１−２と、ＨＥＭＴ３０１−３，３０１−４と、抵抗３０１−７〜３０１−１０とを備えている。第２チャンネルブロック３０２は、ＭＳＭ−ＰＤ３０２−１と、キャパシタ３０２−２と、ＨＥＭＴ３０２−３，３０２−４と、抵抗３０２−７〜３０２−１０とを備えている。他のチャンネルブロックについても同様である。

差動トリガ方式パラレルシリアル変換回路としての動作は第１の実施の形態と同様であるので、説明は省略する。
次に、本実施の形態の特徴について説明する。本実施の形態では、図７に示すように、第１チャンネルブロック３０１のＭＳＭ−ＰＤ３０１−１に、従来と同様にバイアス印加および光電流出力用の電極Ａ，Ｂを設けると共に、電極Ａ，Ｂの周囲４方向に光軸アライメント用の２つの電極ＬＤ，ＵＲを設けている。ＭＳＭ−ＰＤ３０１−１の断面構造は図３と同様であり、電極Ａ，Ｂの周囲のｉ−ＩｎＡｌＡｓ層５上に、ｉ−ＩｎＡｌＡｓ層５とショットキー接合を形成するＡｌからなる電極ＬＤ，ＵＲを形成すればよい。

第１の実施の形態と異なるのは、第１の実施の形態では、ＭＳＭ−ＰＤの受光面（ｉ−ＩｎＡｌＡｓ層５の表面）の電極Ａ，Ｂの周囲４方向に１つずつ電極Ｌ，Ｄ，Ｕ，Ｒを配置しているのに対し、本実施の形態では、電極Ａ，Ｂの周囲４方向のうち２方向（図７の手前側と左側）に電極ＬＤを配置し、残りの２方向（図７の奥側と右側）に電極ＵＲを配置している点である。

このような電極ＬＤ，ＵＲの配置により、図示しない光ファイバアレイのＭＳＭ−ＰＤ３０１−１に対応する光ファイバからＭＳＭ−ＰＤ３０１−１に照射される光トリガパルスのスポットがＭＳＭ−ＰＤ３０１−１の中央部から手前側または左側にずれたときは、電極ＬＤに流れる電流が増大し、光トリガパルスのスポットがＭＳＭ−ＰＤ３０１−１の中央部から奥側または右側にずれたときは、電極ＵＲに流れる電流が増大する。

電流を測定するためには、例えば図８に示すように抵抗Ｒ_LD，Ｒ_URを介してＭＳＭ−ＰＤ３０１−１の電極ＬＤ，ＵＲに電圧Ｖ_LD，Ｖ_URを印加し、電極ＬＤ，ＵＲに流れる電流を外部の電流計Ｍ_LD，Ｍ_URで測定すればよい。

光学系のアライメント調整を行う際には、図７のＸ方向とＹ方向（ＭＳＭ−ＰＤ３０１−１の受光面と平行な２方向）で独立の駆動機構（マイクロメーターや圧電素子等）を用いて光学系またはＯＥＩＣのどちらかを動かすことが一般的である。したがって、本実施の形態のように電極ＬＤ，ＵＲを２つだけ追加する場合であっても、十分にアライメント調整の簡便化が可能である。

図７では、第１の実施の形態と同様に、第１チャンネルブロック３０１のＭＳＭ−ＰＤ３０１−１の構成を示しているが、他のチャンネルブロック３０２〜３０ＮのＭＳＭ−ＰＤの構成も同じにしてよい。すなわち、各チャンネルブロック３０１〜３０ＮのＭＳＭ−ＰＤのうち少なくとも１つのＭＳＭ−ＰＤ、あるいは一部の複数のＭＳＭ−ＰＤ、あるいは全てのＭＳＭ−ＰＤを図７に示した構成とすればよい。

なお、第１、第２の実施の形態では、ＯＥＩＣの例として差動トリガ方式パラレルシリアル変換回路を例に挙げて説明しているが、これに限るものではなく、ＭＳＭ−ＰＤが形成されているＯＥＩＣであれば本発明を適用可能である。

本発明は、ＭＳＭ−ＰＤを用いた光通信システムに適用することができる。

１…ｉ−ＩｎＰ基板、２…ｉ−ＩｎＡｌＡｓ層、３…光吸収層、４…半導体超格子構造、５…ｉ−ＩｎＡｌＡｓ層、Ａ，Ｂ，Ｄ，Ｌ，Ｕ，Ｒ，ＬＤ，ＵＲ…電極、１０１…光電子集積回路、２０１〜２０Ｎ，３０１〜３０Ｎ…チャンネルブロック、２０１−１，２０２−１，３０１−１，３０２−１…ＭＳＭ−ＰＤ、２０１−２，２０２−２，３０１−２，３０２−２…キャパシタ、２０１−３，２０１−４，２０２−３，２０２−４，３０１−３，３０１−４，３０２−３，３０２−４…ＨＥＭＴ、２０１−６，２０２−６，３０１−６，３０２−６…光トリガパルス、２０１−７〜２０１−１０，２０２−７〜２０２−１０，３０１−７〜３０１−１０，３０２−７〜３０２−１０…抵抗。

Claims (7)

1. 半導体層と、
   この半導体層の上に形成された少なくとも２つのバイアス印加および光電流出力用の第１の電極と、
   前記半導体層の上に形成された少なくとも１つの光軸アライメント用の第２の電極とを備え、
   前記半導体層に照射される光に応じて、前記第１の電極に電流が流れると共に前記第２の電極に電流が流れることを特徴とするＭＳＭ−ＰＤ。
2. 請求項１記載のＭＳＭ−ＰＤにおいて、
   前記第２の電極は、前記第１の電極の周囲の半導体層上に形成されることを特徴とするＭＳＭ−ＰＤ。
3. 請求項１記載のＭＳＭ−ＰＤにおいて、
   前記第２の電極は、前記第１の電極の周囲四方の半導体層上に４つ形成されることを特徴とするＭＳＭ−ＰＤ。
4. 請求項１乃至３のいずれか１項に記載のＭＳＭ−ＰＤにおいて、
   前記第１、第２の電極は、半導体基板上に設けられた前記半導体層である、同一の光吸収層の上に形成されることを特徴とするＭＳＭ−ＰＤ。
5. 請求項１乃至４のいずれか１項に記載のＭＳＭ−ＰＤにおいて、
   前記半導体層は、III−Ｖ族化合物半導体からなることを特徴とするＭＳＭ−ＰＤ。
6. 請求項１乃至５のいずれか１項に記載のＭＳＭ−ＰＤにおいて、
   前記半導体層は、半導体超格子構造を含むことを特徴とするＭＳＭ−ＰＤ。
7. 請求項１乃至６のいずれか１項に記載のＭＳＭ−ＰＤを同一の半導体基板上に複数個集積したことを特徴とする光電子集積回路。