JP5466584B2 - 光トリガ型パラレル−シリアル変換回路 - Google Patents

Description

本発明は、光トリガ型パラレル−シリアル変換回路に関する。

近年、インターネットに代表されるデータ通信の爆発的増加に伴い、光通信の高速化と大容量化の要求が高まっている。さらに、今後の光通信ネットワークは、様々なネットワークサービスに対応可能な柔軟性、及びサービスの種類とユーザーの増大に対応可能な拡張性が必要となってくる。

上記の課題に対して、光パケットを用いた通信は、細かなデータ粒度により、最も帯域利用効率、柔軟性、拡張性が高いネットワークを実現することができる。光パケット通信の実現には幾つかの機能が必要であるが、まず、もとの信号である非同期バースト光パケットの生成が必要である。

このパケット生成動作においては、もとのパケットデータが保持されているメモリー媒体は、シリコン系Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＡＭ）が主流であるが、シリコンＲＡＭ自身のインターフェイス速度は１Ｇｂｐｓあたりの制限があるので、メモリー媒体から直接パケット信号を出力するのは困難である。

そこで、パケット信号の生成には、データを複数の低速なパラレル電気信号としてメモリー媒体から出力し、高速電子回路技術を用いた電気クロック信号発生器と電気パラレル−シリアル変換器により、パラレル電気信号を高速なシリアル電気信号に変換することが考えられている。そして、その後の電光変換により、光パケット信号が生成される。

しかし、このように複数の低速な信号を高速の信号に変換する場合、低速な電気信号を順次倍の速度に逓倍する（すなわち、数１００ＭＨｚ→・・・→２０ＧＨｚ→４０ＧＨｚとする）必要があるため、かなりの段数が必要となり、また、それぞれの段におけるクロック生成が必要となる。さらに、それぞれの段に対する入力パラレル信号の位相ずれの問題がある。

これに対して、位相制御を行うＳｅｒｄｅｓ−Ｆｒａｍｅｒ Ｉｎｔｅｒｆａｃｅ（ＳＦＩ）の規格などあるが、この制御を実行する電子回路技術は非常に複雑であり、デバイス数（Ｆｌｉｐ−Ｆｌｏｐ）も多くなることから、デバイス全体の消費電力が大きくなってしまう。さらに、本制御方式はそれぞれのパラレル信号に対してクロック再生を行っているが、非同期バースト的に入力する信号に対しては、瞬時にクロックを抽出することができない。

これらの問題を解決する方法として、光クロック型トランジスタアレイ（ＯＣＴＡ）光電子回路が開発され、電光パラレル−シリアル変換器を実現されている（下記非特許文献１参照）。

図７は、従来の光クロック型トランジスタアレイ（ＯＣＴＡ）の構成を示した模式図である。なお、図７において、（Ｍ）はＭＳＭ−ＰＤ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ Ｐｈｏｔｏ Ｄｅｔｅｃｔｏｒ）、（Ｖ_M）はＭＳＭ−ＰＤバイアス電圧、（Ｒ_M）は入力抵抗、（Ｃ_M）は充電用キャパシタ、（Ｔｒ）はトランジスタ、（Ｐ）は光パルス、（Ｖ_b）はバイアス電圧、（Ｒ_b）は並列抵抗、（Ｓ_ON）はＯＮ信号、（ＳＰ）は入力パラレル電気信号、（ＳＳ）は出力シリアル電気信号を示す。

図７に示すように、従来のＯＣＴＡは、Ｎ個の光トリガ型トランジスタ回路１〜Ｎが一つの伝送線路１０に並列に取り付けられており、それぞれの光トリガ型トランジスタ回路１〜Ｎは、主にトランジスタ（Ｔｒ₁〜Ｔｒ_N）とトランジスタ（Ｔｒ₁〜Ｔｒ_N）のゲート端子に取り付けられたＭＳＭ−ＰＤ（Ｍ₁〜Ｍ_N）から構成されている。

パケットデータは、ＣＭＯＳメモリーから入力パラレル電気信号（ＳＰ₁〜ＳＰ_N）として出力され、それぞれがトランジスタ（Ｔｒ₁〜Ｔｒ_N）のドレイン端子に供給される。トランジスタ（Ｔｒ₁〜Ｔｒ_N）のゲート端子には、バイアス電圧（Ｖ_b）を与えることでノーマリオフの状態に設定されており、入力パラレル電気信号（ＳＰ₁〜ＳＰ_N）は、伝送線路１０に流れ込まないようになっている。

次に、ＭＳＭ−ＰＤ（Ｍ₁〜Ｍ_N）に光パルス（Ｐ₁〜Ｐ_N）を照射すると、そこで発生した電気パルスがゲート電圧の閾値を超えるまで上昇し、トランジスタ（Ｔｒ₁〜Ｔｒ_N）をＯＮとするため、電気パルスが消滅する間（すなわち、トランジスタ（Ｔｒ₁〜Ｔｒ_N）がＯＮである間）は、入力パラレル電気信号（ＳＰ₁〜ＳＰ_N）が伝送線路１０上に出力される。この時、入力された入力パラレル電気信号（ＳＰ₁〜ＳＰ_N）が“１”の場合は電気パルスが伝送線路１０上を伝播し、“０”の場合は出力されないこととなる。

したがって、Ｎ個のＭＳＭ−ＰＤ（Ｍ₁〜Ｍ_N）に、一定の時間差τを与えて光パルス（Ｐ₁〜Ｐ_N）を順次照射することにより、ＣＭＯＳメモリから出力されたＮ個の入力パラレル電気信号（ＳＰ₁〜ＳＰ_N）と同じデータを有する出力シリアル電気信号（ＳＳ）へ変換されることとなる。

出力された出力シリアル電気信号（ＳＳ）は、光変調器等を用いて電気−光変換することにより、シリアル光信号に変換される。さらに、各光トリガ型トランジスタ回路１〜Ｎにおける光パルス（Ｐ₁〜Ｐ_N）の照射、及び入力パラレル電気信号（ＳＰ₁〜ＳＰ_N）のビット入力を一定の周期（Ｔ＝Ｎｘτ）で繰り返すことにより、任意長のバースト光パケットを生成することができる。

通常、ＭＳＭ−ＰＤ（Ｍ₁〜Ｍ_N）を動作させる場合、一方の電極に直流電圧を印加して光パルス（Ｐ₁〜Ｐ_N）を照射することにより、電気パルスを発生させるが、この場合、正孔移動度が極めて遅いため、電気パルスの立ち上がりは急峻なものの、極めて遅いテールが発生し、光トリガ型トランジスタ回路１〜Ｎの高速な開閉を実現することができなくなってしまう。

従来のＯＣＴＡでは、ＭＳＭ−ＰＤ（Ｍ₁〜Ｍ_N）とＭＳＭ−ＰＤバイアス電圧（Ｖ_M）印加用端子との間に、大きな入力抵抗（Ｒ_M）とキャパシタ（Ｃ_M）を挿入することにより、この問題を克服している（下記非特許文献２参照）。

従来のＯＣＴＡの動作原理は以下のとおりである。
まず、ＭＳＭ−ＰＤバイアス電圧（Ｖ_M）が印加されると、大きな入力抵抗（Ｒ_M）を介してゆっくりとキャパシタ（Ｃ_M）に電荷が充電される。次に、ＭＳＭ−ＰＤ（Ｍ₁〜Ｍ_N）に光パルス（Ｐ₁〜Ｐ_N）が照射されると、光伝導効果によりＭＳＭ−ＰＤ（Ｍ₁〜Ｍ_N）の抵抗が急激に減少するため、キャパシタ（Ｃ_M）に蓄積されていた電荷はＭＳＭ−ＰＤ（Ｍ₁〜Ｍ_N）を通って高速に放電され、並列抵抗（Ｒ_b）に流れるため、電気パルスが発生する。

この時の応答速度は、「キャパシタ（Ｃ_M）×並列抵抗（Ｒ_b）」のＣＲ時定数で決まるため、遅い正孔の影響を受けることなく極めて高速な電気パルスを発生することができるようになり、極めて単純、かつ低消費電力な回路でパラレル−シリアル変換動作を実現することができる。

しかし、従来のＯＣＴＡには、未だ、以下のような問題が残っている。
第１に、より高速化を実現するためには、キャパシタ（Ｃ_M）及び抵抗（Ｒ_b）を小さく設定する必要があるため、ＭＳＭ−ＰＤ（Ｍ₁〜Ｍ_N）の出力電気パルスの振幅が小さくなり、伝送線路１０上の出力電気パルスの振幅が小さくなってしまう。

第２に、応答速度を回路パラメータに依存しているため、デバイス作製時の誤差により、特性がばらついてしまう。
第３に、各光トリガ型トランジスタ回路１〜Ｎに対する繰り返し速度（１／Ｔ）が制限されてしまうことにより、より高速なパケット信号の生成が困難となる。

第４に、伝送線路１０から出力される出力シリアル電気信号（ＳＳ）は、光信号に変換する前に、一定の振幅の電気信号に整形するために、コンパレータ等の閾値素子を通す必要があるが、ＭＳＭ−ＰＤ（Ｍ₁〜Ｍ_N）に照射する光パルス（Ｐ₁〜Ｐ_N）のエネルギーが変動した場合には、出力電気パルスの振幅が同様に変動するため、コンパレータの閾値を超える部分のパルス幅が大きく変動し、出力シリアル電気信号（ＳＳ）の品質が劣化してしまう。

Ｒｙｏｈｅｉ Ｕｒａｔａ、外４名、"Ａｎ Ｏｐｔｉｃａｌｌｙ Ｃｌｏｃｋｅｄ Ｔｒａｎｓｉｓｔｏｒ Ａｒｒａｙ ＦＯＲ Ｈｉｇｈ-Ｓｐｅｅｄ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｌａｂｅｌ Ｓｗａｐｐｉｎｇ： ４０ Ｇｂ／ｓ ＡＮＤ Ｂｅｙｏｎｄ"、ＩＥＥＥ、ＪＯＵＲＮＡＬ ＯＦ ＬＩＧＨＴＷＡＶＥ ＴＥＣＨＮＯＬＯＧＹ、ＶＯＬ．２６、ＮＯ．６、２００８年３月１５日、ｐ．６９２−７０３ Ｋ．Ｔａｋａｈａｔａ、外４名、"３．３ｐｓ ｅｌｅｃｔｒｉｃａｌ ｐｕｌｓｅ ｇｅｎｅｒａｔｉｏｎ ｆｒｏｍ ａ ｄｉｓｃｈａｒｇｅ−Ｂａｓｅｄ ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒｍｅｔａｌ ｐｈｏｔｏｄｅｔｅｃｔｏｒ"、Ｅｌｅｃｔｒｏｎｉｃｓ ＬＥＴＴＥＲＳ、ＩＥＥＥ、ＶＯＬ．４１、Ｎｏ．１、２００５年１月６日、ｐ．３８，３９

上述したように、低速なシリコン系のＣＭＯＳメモリから、高速な非同期任意長光パケット信号を生成するには、インターフェイスとしてパラレル−シリアル変換器が必要である。しかし、従来のＩｎＰやＧａＡｓ系高速電子回路を用いると、極めて消費電力が大きくなる上、非同期バーストパケットへの対応が困難となる。また、これらの問題を解決するために、光トリガ型トランジスタアレイを用いた超低消費電力パラレル−シリアル変換器を開発されているものの、上述したいくつかの問題が残されていた。

以上のことから、本発明は、回路パラメータのばらつき（すなわち、作製誤差）や、光パルスエネルギーの変動に影響されにくい一定なパルス幅を有するシリアル電気パルスを伝送線路上に出力すること、及びその動作のさらなる高速化を実現する光トリガ型パラレル−シリアル変換回路を提供することを目的とする。

上記の課題を解決するための第１の発明に係る光トリガ型パラレル−シリアル変換回路は、
出力シリアル電気信号を伝播させる伝送線路と、
前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するＮビットの出力シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に出力するＮ個の光トリガ型トランジスタ回路と
を備え、
前記光トリガ型トランジスタ回路は、
前記伝送線路にソース端子が接続され、初期状態がＯＦＦ状態に設定されたトランジスタと、
前記トランジスタのゲート端子に接続され、パラレル−シリアル変換用の光パルスを受光して、該トランジスタをＯＮ状態にするための電気パルスを発生するための光電変換器と、
を備え、
Ｎビットの出力シリアル電気信号に変換するためのＮ個の入力パラレル電気信号は、Ｎ個の前記光トリガ型トランジスタ回路にそれぞれ入力され、
隣接する前記光トリガ型トランジスタ回路内の前記光電変換器には、所定の時間差を設けた前記光パルスが順次照射され、
ｋ番目（ここで、ｋ＝１〜Ｎ−１）の前記光トリガ型トランジスタ回路内の前記光電変換器にｋ番目の前記光パルスが照射されると、該光トリガ型トランジスタ回路内の前記トランジスタがＯＮとなり、ｋ番目の前記入力パラレル電気信号が該トランジスタを介して前記伝送線路に出力され、
ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器にｋ＋１番目の前記光パルスが照射されると、該光電変換器の出力がk番目の前記光トリガ型トランジスタ回路にフィードバックされ、前記伝送線路に流れ出ていたｋ番目の前記入力パラレル電気信号の情報を持った電気パルスを消滅させ、該伝送線路を伝搬する出力シリアル電気信号の各ビットのパルス幅を、前記ｋ番目とｋ＋１番目の光パルスの時間差により決定する
ことを特徴とする。

上記の課題を解決するための第２の発明に係る光トリガ型パラレル−シリアル変換回路は、
出力シリアル電気信号を伝播させる伝送線路と、
前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するＮビットの出力シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に出力するＮ個の光トリガ型トランジスタ回路と
を備え、
前記光トリガ型トランジスタ回路は、
前記伝送線路にソース端子が接続された第１のトランジスタと、
前記第１のトランジスタのゲート端子に接続され、パラレル−シリアル変換用の光パルスを受光して、該第１のトランジスタをＯＮ状態にするための正の電気パルスを発生するための光電変換器と、
前記第１のトランジスタのゲート端子に接続され、該第１のトランジスタの初期状態をＯＦＦにするためのゲート電圧にバイアス電圧を与えるための並列抵抗と、
前記第１のトランジスタのゲート端子にドレインが接続され、前記ゲート電圧をＯＦＦ状態にするための第２のトランジスタと、
前記第２のトランジスタのゲート端子に接続され、該第２のトランジスタのゲート電圧のレベルを調整するためのレベルシフタと
を備え、
ｋ番目（ここで、ｋ＝１〜Ｎ−１）の前記光トリガ型トランジスタ回路内の前記レベルシフタの入力は、ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器の出力と接続されており、
Ｎ番目の前記光トリガ型トランジスタ回路内の前記レベルシフタの入力は、第Ｎ＋１番目の前記光電変換器と接続されており、
Ｎビットの出力シリアル電気信号に変換するためのＮ個の入力パラレル電気信号は、Ｎ個の前記光トリガ型トランジスタ回路内の前記第１のトランジスタのドレイン端子にそれぞれ入力され、
ｋ番目の前記光トリガ型トランジスタ回路内の前記光電変換器にｋ番目の前記パルスが照射されると、該光電変換器から出力電気パルスが生成され、
前記第１のトランジスタのゲート端子に入力されることにより該第１のトランジスタがＯＮとなり、前記ｋ番目の入力パラレル電気信号が前記第１のトランジスタを介して前記伝送線路に出力され、
次に、前記ｋ＋１番目の光トリガ型トランジスタ回路内の前記光電変換器に、出力シリアル電気信号のビット間隔に相当する時間差を設けてｋ＋１番目の前記光パルスが照射されると、該光電変換器から出力電気パルスが生成され、該電気パルスの一部は、ｋ番目の前記光トリガ型トランジスタ回路内の前記レベルシフタを通過して前記第２のトランジスタのゲート端子に入力されることにより、該第２のトランジスタがＯＮとなり、前記第１のトランジスタはゲート電圧が消滅するためにＯＦＦとなり、前記伝送線路に流れ出ていたｋ番目の入力パラレル電気信号は出力されなくなるとともに、
ｋ＋１番目の前記光パルスによって発生した電気パルスの一部は、前記第１のトランジスタのゲート端子に入力されることにより該第１のトランジスタがＯＮとなり、ｋ＋１番目の入力パラレル電気信号が前記第１のトランジスタを介して前記伝送線路に出力され、
最後に、Ｎ＋１番目の前記光電変換器にＮ＋１番目の前記光パルスが照射されると、発生した電気パルスはＮ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタをＯＮに切り替え、同様に前記伝送線路に流れ出ていたＮ番目の入力パラレル電気信号は出力されなくなり、
このように、ビット間隔に相当する時間差を設けたＮ＋１個の前記光パルスを、ｋ＝１番目からＮ＋１番目までＮ＋１個の前記光電変換器に順次照射することにより、Ｎ個の入力パラレル電気信号と同じ情報を有するＮビットの出力シリアル電気信号を前記伝送線路に出力する
ことを特徴とする光トリガ型パラレルーシリアル変換回路。

上記の課題を解決するための第３の発明に係る光トリガ型パラレル−シリアル変換回路は、第２の発明に係る光トリガ型パラレル−シリアル変換回路において、
前記光電変換器は、
前記光パルスを受光し、電気パルスを発生するためのＭＳＭ−ＰＤと、
前記ＭＳＭ−ＰＤの入力に接続され、該ＭＳＭ−ＰＤのバイアス電圧を与えるための入力抵抗と充電用キャパシタと
により構成され、
前記レベルシフタは、
前記第２のトランジスタのゲート端子にカソード端子が接続されたレベル変換ダイオードと、
前記第２のトランジスタのゲート端子に接続され、ゲート端子の初期電圧を設定するための抵抗と
を備える
ことを特徴とする。

上記の課題を解決するための第４の発明に係る光トリガ型パラレル−シリアル変換回路は、
出力シリアル電気信号を伝播させる伝送線路と、
前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するＮビットの出力シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に出力するＮ個の光トリガ型トランジスタ回路と
を備え、
前記光トリガ型トランジスタ回路は、
前記伝送線路にソース端子が接続された第１のトランジスタと、
前記第１のトランジスタのゲート端子に接続され、パラレル−シリアル変換用の光パルスを受光して、正及び負の電気パルスを正及び負の電気パルス出力端子のそれぞれから出力するための光電変換器と、
前記第１のトランジスタのゲート端子に接続され、該第１のトランジスタの初期状態をＯＦＦにするためのゲート端子にバイアス電圧を与えるための並列抵抗と、
前記第１のトランジスタのドレイン端子にソース端子が接続され、初期状態をＯＮ状態に設定された第２のトランジスタと
を備え、
ｋ番目（ここで、ｋ＝１〜Ｎ−１）の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのゲート端子は、ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器の負の電気パルス出力端子と接続されており、
Ｎ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのゲート端子は、第Ｎ＋１番目の前記光電変換器の負の電気パルス出力端子と接続されており、
Ｎビットの出力シリアル電気信号に変換するためのＮ個の入力パラレル電気信号は、Ｎ個の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのドレイン端子にそれぞれ入力され、
ｋ番目の前記光トリガ型トランジスタ回路内の前記光電変換器にｋ番目の前記光パルスが照射されると、該光電変換器の正及び負の電気パルス出力端子から正及び負の出力電気パルスがそれぞれ出力され、前記正の電気パルスが前記第１のトランジスタのゲート端子に入力されることにより該第１のトランジスタがＯＮとなり、ｋ番目の入力パラレル電気信号が前記第１のトランジスタと前記第２のトランジスタの両方を介して前記伝送線路に出力され、
次に、ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器に、出力シリアル電気信号のビット間隔に相当する時間差を設けてｋ＋１番目の前記光パルスが照射されると、該光電変換器の正及び負の電気パルス出力端子から正及び負の出力電気パルスがそれぞれ出力され、
前記負の電気パルスは、ｋ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのゲート端子に入力されることにより、該第２のトランジスタがＯＦＦとなり、前記伝送線路に流れ出ていたｋ番目の入力パラレル電気信号は出力されなくなるとともに、
ｋ＋１番目の前記光パルスによって発生した正の電気パルスは、前記第１のトランジスタのゲート端子に入力されることにより該第１のトランジスタがＯＮとなり、ｋ＋１番目の入力パラレル電気信号が前記第１のトランジスタと第２トランジスタの両方を介して前記伝送線路に出力され、
最後に、Ｎ＋１番目の前記光電変換器にＮ＋１番目の前記光パルスが照射されると、発生した負の電気パルスはＮ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタをＯＦＦに切り替え、同様に前記伝送線路に流れ出ていたＮ番目の入力パラレル電気信号は出力されなくなり、
このように、ビット間隔に相当する時間差を設けたＮ＋１個の前記光パルスを、ｋ＝１番目からＮ＋１番目までのＮ＋１個の前記光電変換器に順次照射することにより、Ｎ個の入力パラレル電気信号と同じ情報を有するＮビットの出力シリアル電気信号を前記伝送線路に出力する
ことを特徴とする。

上記の課題を解決するための第５の発明に係る光トリガ型パラレル−シリアル変換回路は、第４の発明に係る光トリガ型パラレル−シリアル変換回路において、
前記光電変換器は、
前記光パルスを受光し、正及び負の電気パルスを正及び負の電気パルス出力端子のそれぞれから出力するためのＭＳＭ−ＰＤと、
前記ＭＳＭ−ＰＤの入力に接続され、該ＭＳＭ−ＰＤに正のバイアス電圧を与えるための入力抵抗と、
隣接した前記第２のトランジスタのゲート端子と該ＭＳＭ―ＰＤのバイアス端子との間に接続され、直流成分を除去し、負の電気パルスのみを通過させるためのキャパシタと、
隣接した前記第２のトランジスタの初期状態をＯＮに設定するためのゲート電圧を与えるための入力抵抗と
により構成される
ことを特徴とする。

上記の課題を解決するための第６の発明に係る光トリガ型パラレル−シリアル変換回路は、
出力シリアル電気信号を伝播させる伝送線路と、
前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するＮビットの出力シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に出力するＮ個の光トリガ型トランジスタ回路と
を備え、
前記光トリガ型トランジスタ回路は、
前記伝送線路にソース端子が接続されたトランジスタと、
前記トランジスタのゲート端子に接続され、パラレル−シリアル変換用の光パルスを受光して、正及び負の電気パルスを正及び負の電気パルス出力端子のそれぞれから出力するための光電変換器と、
前記トランジスタのゲート端子に接続され、該トランジスタの初期状態をＯＦＦにするためのゲート端子にバイアス電圧を与えるための並列抵抗と
を備え、
ｋ番目（ここで、ｋ＝１〜Ｎ−１）の前記光トリガ型トランジスタ回路内の前記トランジスタのゲート端子は、ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器の負の電気パルス出力端子と接続されており、
Ｎ番目の前記光トリガ型トランジスタ回路内の前記トランジスタのゲート端子は、第Ｎ＋１番目の前記光電変換器の負の電気パルス出力端子と接続されており、
Ｎビットの出力シリアル電気信号に変換するためのＮ個の入力パラレル電気信号は、Ｎ個の前記光トリガ型トランジスタ回路内の前記トランジスタのドレイン端子にそれぞれ入力され、
ｋ番目の前記光トリガ型トランジスタ回路内の前記光電変換器にｋ番目の前記光パルスが照射されると、該光電変換器の正及び負の電気パルス出力端子から正及び負の出力電気パルスがそれぞれ出力され、前記正の電気パルスが前記トランジスタのゲート端子に入力されることにより該トランジスタがＯＮとなり、ｋ番目の入力パラレル電気信号が前記トランジスタを介して前記伝送線路に出力され、
次に、ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器に、出力シリアル電気信号のビット間隔に相当する時間差を設けてｋ＋１番目の前記光パルスが照射されると、該光電変換器の正及び負の電気パルス出力端子から正及び負の出力電気パルスがそれぞれ出力され、
前記負の電気パルスは、ｋ番目の前記光トリガ型トランジスタ回路内の前記トランジスタのゲート端子に入力されることにより、該トランジスタがＯＦＦとなり、前記伝送線路に流れ出ていたｋ番目の入力パラレル電気信号は出力されなくなるとともに、
ｋ＋１番目の前記光パルスによって発生した正の電気パルスは、前記トランジスタのゲート端子に入力されることにより該トランジスタがＯＮとなり、ｋ＋１番目の入力パラレル電気信号が前記トランジスタを介して前記伝送線路に出力され、
最後に、Ｎ＋１番目の前記光電変換器にＮ＋１番目の前記光パルスが照射されると、発生した負の電気パルスはＮ番目の前記光トリガ型トランジスタ回路内の前記トランジスタをＯＦＦに切り替え、同様に前記伝送線路に流れ出ていたＮ番目の入力パラレル電気信号は出力されなくなり、
このように、ビット間隔に相当する時間差を設けたＮ＋１個の前記光パルスを、ｋ＝１番目からＮ＋１番目までのＮ＋１個の前記光電変換器に順次照射することにより、Ｎ個の入力パラレル電気信号と同じ情報を有するＮビットの出力シリアル電気信号を前記伝送線路に出力する
ことを特徴とする。

上記の課題を解決するための第７の発明に係る光トリガ型パラレル−シリアル変換回路は、第２，３の発明に係る光トリガ型パラレル−シリアル変換回路において、
１番目の前記光トリガ型トランジスタ回路内の前記光電変換器の出力の一部がＮ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのゲート端子に接続され、
Ｎｘビット間隔の周期を有するＮ個の入力パラレル電気信号が、Ｎ個の前記光トリガ型トランジスタ回路にそれぞれ入力され、
それぞれの前記光電変換器又は前記ＭＳＭ−ＰＤは、Ｎｘビット間隔の周期を有する前記光パルスの光パルス列が照射されることにより、
Ｎビットの出力シリアル電気信号が連続的に繰り返し前記伝送線路に出力される
ことを特徴とする。

上記の課題を解決するための第８の発明に係る光トリガ型パラレル−シリアル変換回路は、第４、５の発明に係る光トリガ型パラレル−シリアル変換回路において、
１番目の前記光トリガ型トランジスタ回路内の前記光電変換器の出力の一部である負の出力がＮ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのゲート端子に接続され、
Ｎｘビット間隔の周期を有するＮ個の入力パラレル電気信号が、Ｎ個の前記光トリガ型トランジスタ回路にそれぞれ入力され、
それぞれの前記光電変換器又は前記ＭＳＭ−ＰＤは、Ｎｘビット間隔の周期を有する前記光パルスの光パルス列が照射されることにより、
Ｎビットの出力シリアル電気信号が連続的に繰り返し前記伝送線路に出力される
ことを特徴とする。

本発明によれば、回路パラメータのばらつき（すなわち、作製誤差）や、光パルスエネルギーの変動に影響されにくい一定なパルス幅を有するシリアル電気パルスを伝送線路上に出力すること、及びその動作のさらなる高速化を実現する光トリガ型パラレル−シリアル変換回路を提供することができる。

本発明の第１の実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。 本発明の第２の実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。 本発明の第３の実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。 本発明の第４の実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。 本発明の第５の実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。 本発明の第６の実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。 従来の光クロック型トランジスタアレイ（ＯＣＴＡ）の構成を示した模式図である。

以下、本発明に係る光トリガ型パラレル−シリアル変換回路を実施するための形態について説明する。
上述したように、図７に示す従来の光クロック型トランジスタアレイ（ＯＣＴＡ）では、伝送線路に出力されるシリアル電気信号の各ビットの電気パルスは、照射する光パルスのタイミングで高速に立ち上がる一方、立ち下がりは、回路パラメータ及び光パルス強度に依存して立ち下る。

そのため、上述したように、その後のコンパレータ回路での閾値を越えるタイミングは一定であるが、閾値を下回るタイミングが変動するため、パルス幅の変動が発生する。この問題を解決するための基本的な考え方は、立ち上がり及び立ち下りのタイミングを両方共に、光パルスによって与えることである。

最も容易な方法は、それぞれの光トリガ型トランジスタ回路の中に、トランジスタをＯＦＦするための電気パルスを発生するもう一つ別のＭＳＭ−ＰＤを導入することである。この方法では、これら２つのＭＳＭ−ＰＤに照射する２つの光パルスの時間差を変えることで、伝送線路上に出力される電気パルスの幅を自由に設定することができる。しかし、Ｎビットのシリアル電気パルスを発生するためには、２Ｎ個のＰＤが必要となり、サイズ及び消費電力の面で劣化する。

本発明に係る光トリガ型パラレル−シリアル変換回路においては、それぞれの光トリガ型トランジスタ回路の中に２個のＭＳＭ−ＰＤを用いるのではなく、隣接した光トリガ型トランジスタ回路内のＭＳＭ−ＰＤから発生した電気パルスを有効に活用することを考える。このとき、大きく分けて２つの方法が考えられる。

第１の方法は、ｋ番目の光トリガ型トランジスタ回路内のＭＳＭ−ＰＤでトランジスタをＯＮにした後、ｋ＋１番目の光トリガ型トランジスタ回路内のＭＳＭ−ＰＤの出力の一部をｋ番目の光トリガ型トランジスタ回路内にフィードバックして、トランジスタをＯＦＦにする方法である。

第２の方法は、ＭＳＭ−ＰＤから出力される負の電気パルスを隣接した光トリガ型トランジスタ回路にフィードバックする方法である。基本的に、ＰＤからは正のパルスと負のパルスの両方が同時にＰＤの両側から別々に発生するが、通常はどちらか一方のみが利用され、片方の電気パルスは捨てられることになる。

第２の方法では、第１の方法のようにＭＳＭ−ＰＤからの電気パルスを分岐する必要がなく、これまで捨てていた負の電気パルスを有効に活用して動作させることができる。このように、第１と第２の方法により、ｋ番目の光トリガ型トランジスタ回路から伝送線路上に出力される電気パルスの幅は、ｋ番目とｋ＋１番目のＭＳＭ−ＰＤに照射される光パルスの時間差によって決定されることになる。最後のＮ番目の光トリガ型トランジスタ回路をＯＦＦにするためには、Ｎ＋１番目のＭＳＭ−ＰＤが必要となるが、２Ｎ個のＰＤを用いるよりは、サイズ及び消費電力の点で有利である。

更に長いパケットを生成するためには、Ｎビットの電気パルスを伝送線路上に繰り返し出力する必要がある。この場合は、Ｎ番目の光トリガ型トランジスタ回路が１番目の光トリガ型トランジスタ回路と隣接するように、例えば、伝送線路の周囲を囲むように配置することを考える。これにより、Ｎ番目の光トリガ型トランジスタ回路をＯＦＦにするためのフィードバック用の電気パルスは、１番目のＭＳＭ−ＰＤから供給可能となり、Ｎ＋１番目のＭＳＭ−ＰＤを用いることなく、連続した電気パルス列（Ｎビットの整数倍）を発生させることができる。

以下、本発明に係る光トリガ型パラレル−シリアル変換回路の第１の実施例について、図面を参照しながら説明する。なお、本実施例は請求項２に係る光トリガ型パラレル−シリアル変換回路に対応する。

図１は、本実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。なお、図１において、（ＯＥ）は光電変換器、（Ｔｒ）はトランジスタ、（Ｌ）はレベルシフタ、（Ｐ）は光パルス、（Ｖ_b）はバイアス電圧、（Ｒ_b）は並列抵抗、（Ｖ_off）はバイアス電位、（Ｓ_ON）はＯＮ信号、（Ｓ_OFF）はＯＦＦ信号、（ＳＰ）は入力パラレル電気信号、（ＳＳ）は出力シリアル電気信号を示す。

図１に示すように、本実施例に係る光トリガ型パラレル−シリアル変換回路においては、Ｎ個の低速な入力パラレル電気信号（ＳＰ₁〜ＳＰ_N）を、伝送線路１０上に並列に取り付けられたＮ個の光トリガ型トランジスタ回路１〜Ｎに入力し、生成するＮビットの出力シリアル電気信号（ＳＳ）のビット間隔τに相当する時間差を設けた光パルス（Ｐ₁〜Ｐ_N+1）を光電変換器（ＯＥ₁〜ＯＥ_N+1）に順次照射する。

光電変換器（ＯＥ₁〜ＯＥ_N+1）を構成する受光素子は、ＭＳＭ−ＰＤやＰＩＮ−ＰＤ等の様々なタイプのＰＤが考えられる。また、初期条件としては、全ての光トリガ型トランジスタ回路１〜Ｎ内の第１のトランジスタ（Ｔｒ_1,1〜Ｔｒ_N,1）及び第２のトランジスタ（Ｔｒ_1,2〜Ｔｒ_N,2）は、ノーマリオフ状態に設定する。

最初に、１番目の光トリガ型トランジスタ回路１の光電変換器（ＯＥ₁）に光パルス（Ｐ₁）が照射されると、そこから発生した電気パルスは第１のトランジスタ（Ｔｒ_1,1）のゲート電圧を上昇させ、ドレイン・ソース間をＯＮにするため、入力パラレル電気信号（ＳＰ₁）が「１」である場合には、伝送線路１０に電気パルスが生成される。

次に、時間差τが経過した後に、２番目の光トリガ型トランジスタ回路２内の光電変換器（ＯＥ₂）に光パルス（Ｐ₂）が照射されると、そこから発生した電気パルスは二つに分岐され、一方は同じ２番目の光トリガ型トランジスタ回路２内の第１のトランジスタ（Ｔｒ_2,1）をＯＮにすることにより、入力パラレル電気信号（ＳＰ₂）の情報を持った電気パルスを伝送線路１０に出力させると共に、他方は１番目の光トリガ型トランジスタ回路１内のレベルシフタ（Ｌ₁）により直流成分が調整された後、その中の第２のトランジスタ（Ｔｒ_1,2）も同様にＯＮにする。

この時、１番目の光トリガ型トランジスタ回路１内の第１のトランジスタ（Ｔｒ_1,1）のゲート電圧がバイアス電位（Ｖ_off）に引き込まれ、第１のトランジスタ（Ｔｒ_1,1）をＯＦＦにするため、伝送線路１０に流れ出ていた入力パラレル電気信号（ＳＰ₁）の電気パルスはＯＦＦとなる。

この後も同様に、ｋ番目（ここで、ｋ＝１〜Ｎ−１）の光パルス（Ｐ_k）を光電変換器（ＯＥ_k）に照射すると、第１のトランジスタ（Ｔｒ_k,1）がＯＮとなるため、入力パラレル電気信号（ＳＰ_k）の情報を持った電気パルスが伝送線路１０に流れ出し、ｋ＋１番目の光パルス（Ｐ_k+1）を光電変換器（ＯＥ_k+1）に照射すると、ｋ番目の光トリガ型トランジスタ回路ｋ内の第２のトランジスタ（Ｔｒ_k,2）がＯＮになることにより第１のトランジスタ（Ｔｒ_k,1）がＯＦＦとなるため、伝送線路１０に流れ出ていた入力パラレル電気信号（ＳＰ_k）の情報を持った電気パルスが消滅することとなる。

したがって、伝送線路１０に伝搬する出力シリアル電気信号（ＳＳ）の各ビットのパルス幅は、照射する光パルス（Ｐ₁〜Ｐ_N+1）の間隔によって決定される。なお、最後のＮ番目の光トランジスタ回路ＮをＯＦＦにするための電気パルスは、別途取り付けられた光電変換器（ＯＥ_N+1）によって供給される。

以下、本発明に係る光トリガ型パラレル−シリアル変換回路の第２の実施例について、図面を参照しながら説明する。なお、本実施例は請求項３に係る光トリガ型パラレル−シリアル変換回路に対応する。

図２は、本実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。なお、図２における３つの光トリガ型トランジスタ回路（ｋ−１、ｋ、ｋ＋１）は、図１における１〜ＮのＮ個の光トリガ型トランジスタ回路の中から隣接した３個の光トリガ型トランジスタ回路を具体的に構成したものであり、ｋは２〜Ｎ−１の値をとる。

また、図２において、（Ｍ）はＭＳＭ−ＰＤ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ Ｐｈｏｔｏ Ｄｅｔｅｃｔｏｒ）、（Ｖ_M）はＭＳＭ−ＰＤバイアス電圧、（Ｒ_M）は入力抵抗、（Ｃ_M）は充電用キャパシタ、（Ｔｒ）はトランジスタ、（Ｄ）はレベル変換ダイオード、（Ｐ）は光パルス、（Ｖ_b）はバイアス電圧、（Ｒ_b）は並列抵抗、（Ｖ_off）はバイアス電位、（Ｖ_b2）は第２のバイアス電圧、（Ｒ_b2）は第２の並列抵抗、（Ｓ_ON）はＯＮ信号、（Ｓ_OFF）はＯＦＦ信号、（ＳＰ）は入力パラレル電気信号、（ＳＳ）は出力シリアル電気信号を示す。

図２に示すように、本実施例に係る光トリガ型パラレル−シリアル変換回路は、第１の実施例に係る光トリガ型パラレル−シリアル変換回路とパラレル−シリアル変換の原理は同様であるが、第１の実施例に係る光トリガ型パラレル−シリアル変換回路における光電変換器（ＯＥ₁〜ＯＥ_N+1）を、ＭＳＭ−ＰＤ（Ｍ）、入力抵抗（Ｒ_M）及び充電用キャパシタ（Ｃ_M）により構成することとした。

また、ＭＳＭ−ＰＤ（Ｍ_k-1〜Ｍ_k+1）からの電気パルスの発生原理は、図７に示した従来の光クロック型トランジスタアレイ（ＯＣＴＡ）と同様であるが、従来は高速な立下りを得るために、並列抵抗（Ｒ_b）の値を大きく取れなかった（すなわち、電気パルス振幅が大きく取れなかった）。

これに対し、本実施例に係る光トリガ型パラレル−シリアル変換回路においては、出力シリアル電気信号（ＳＳ）のパルス幅（特に、立下りのタイミング）は、ＭＳＭ−ＰＤ（Ｍ_k-1〜Ｍ_k+1）からの電気パルス幅に依存しないため、並列抵抗（Ｒ_b）の値を大きく取ることができ、出力電気パルスの振幅を大きくすることができる。また、出力シリアル電気信号（ＳＳ）にそれほどの高速性が要求されない場合には、入力抵抗（Ｒ_M）及び充電用キャパシタ（Ｃ_M）は取り去ることもできる。

さらに、第１の実施例に係る光トリガ型パラレル−シリアル変換回路におけるレベルシフタ（Ｌ₁〜Ｌ_N）は、レベル変換用ダイオード（Ｄ）及びバイアス用抵抗（Ｒ_b2）により構成し、第２のバイアス電圧（Ｖ_b2）を調整することにより直流成分の調整を可能としている。

なお、本実施例においては、レベル変換ダイオード（Ｄ_k-1〜Ｄ_k+1）を用いたが、レベル変換ダイオード（Ｄ_k-1〜Ｄ_k+1）の代わりに、直列に挿入したキャパシタにより、一旦直流成分を除去した後に、バイアス電圧（Ｖ_b2）でレベル調整することもできる。

以下、本発明に係る光トリガ型パラレル−シリアル変換回路の第３の実施例について、図面を参照しながら説明する。なお、本実施例は請求項４に係る光トリガ型パラレル−シリアル変換回路に対応する。

図３は、本実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。なお、図３において、（ＯＥ）は光電変換器、（Ｔｒ）はトランジスタ、（Ｐ）は光パルス、（Ｖ_b）はバイアス電圧、（Ｒ_b）は並列抵抗、（Ｓ_ON）はＯＮ信号、（Ｓ_OFF）はＯＦＦ信号、（ＳＰ）は入力パラレル電気信号、（ＳＳ）は出力シリアル電気信号を示す。

図３に示すように、本実施例に係る光トリガ型パラレル−シリアル変換回路は、第１の実施例に係る光トリガ型パラレル−シリアル変換回路と同様に、生成する出力シリアル電気信号（ＳＳ）のビット間隔τに相当する時間差を設けた光パルス（Ｐ₁〜Ｐ_N+1）を、光電変換器（ＯＥ₁〜ＯＥ_N+1）に順次照射する。光電変換器（ＯＥ₁〜ＯＥ_N+1）を構成する受光素子は、ＭＳＭ−ＰＤやＰＩＮ−ＰＤ等の様々なタイプのＰＤが考えられる。

全ての光トリガ型トランジスタ回路１〜Ｎ内の第１のトランジスタ（Ｔｒ_k,1）（ここで、ｋ＝１〜Ｎ）と、第２のトランジスタ（Ｔｒ_k,2）（ここで、ｋ＝１〜Ｎ）は直列に接続されており、初期条件としては、第１のトランジスタ（Ｔｒ_k,1）はノーマリＯＦＦの状態に、第２のトランジスタ（Ｔｒ_k,2）はノーマリＯＮの状態に設定する。さらに、入力パラレル電気信号（ＳＰ₁〜ＳＰ_N）は、第２のトランジスタ（Ｔｒ_k,2）のドレイン端子から入力される。

最初に、１番目の光トリガ型トランジスタ回路１の光電変換器（ＯＥ₁）に光パルス（Ｐ₁）が照射されると、そこから発生した電気パルスは第１のトランジスタ（Ｔｒ_1,1）のゲート電圧を上昇させ、ドレイン・ソース間をＯＮにするため、入力パラレル電気信号（ＳＰ₁）が「１」である場合には、第２のトランジスタ（Ｔｒ_1,2）及び第１のトランジスタ（Ｔｒ_1,1）を介して伝送線路１０に電気パルスが生成される。

次に、時間差τが経過した後に、２番目の光トリガ型トランジスタ回路２内の光電変換器（ＯＥ₂）に光パルス（Ｐ₂）が照射されると、正と負の二つの電気パルスが両側から生成される。発生した正の電気パルスは、同じ２番目の光トリガ型トランジスタ回路２内の第１のトランジスタ（Ｔｒ_2,1）をＯＮにすることにより、入力パラレル電気信号（Ｐ₂）の情報を持った電気パルスを伝送線路１０に出力させると共に、負の電気パルスは１番目の光トリガ型トランジスタ回路１内の第２のトランジスタ（Ｔｒ_1,2）を逆にＯＦＦにするため、伝送線路１０に流れ出ていた入力パラレル電気信号（ＳＰ₁）の電気信号はＯＦＦとなる。

この後も同様に、ｋ番目（ここで、ｋ＝１〜Ｎ−１）の光パルス（Ｐ_k）を光電変換器（ＯＥ_k）に照射すると、発生した正の電気パルスが第１のトランジスタ（Ｔｒ_k,1）をＯＮとするため、入力パラレル電気信号（ＳＰ_k）の情報を持った電気パルスが伝送線路１０に流れ出し、ｋ＋１番目の光パルス（Ｐ_k+1）を光電変換器（ＯＥ_k+1）に照射すると、発生した負の電気パルスがｋ番目の光トリガ型トランジスタ回路ｋ内の第２のトランジスタ（Ｔｒ_k,2）をＯＦＦにすることにより、伝送線路１０に流れ出ていた入力パラレル電気信号（ＳＰ_k）の情報を持った電気パルスが消滅することとなる。

このように、光電変換器（ＯＥ_k，ＯＥ_k+1）から発生する正と負の電気パルスの両者を利用することにより、伝送線路１０に伝搬する出力シリアル電気信号（ＳＳ）の各ビットのパルス幅は、照射する光パルス（Ｐ₁〜Ｐ_N+1）の間隔によって決定される。なお、最後のＮ番目の光トランジスタ回路ＮをＯＦＦにするための電気パルスは、別途取り付けられた光電変換器（ＯＥ_N+1）によって供給される。

以下、本発明に係る光トリガ型パラレル−シリアル変換回路の第４の実施例について、図面を参照しながら説明する。なお、本実施例は請求項５に係る光トリガ型パラレル−シリアル変換回路に対応する。

図４は、本実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。なお、図４における３つの光トリガ型トランジスタ回路（ｋ−１、ｋ、ｋ＋１）は、図３における１〜ＮのＮ個の光トリガ型トランジスタ回路の中から隣接した３個の光トリガ型トランジスタ回路を具体的に構成したものであり、ｋは２〜Ｎ−１の値をとる。

また、図４において、（Ｍ）はＭＳＭ−ＰＤ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ Ｐｈｏｔｏ Ｄｅｔｅｃｔｏｒ）、（Ｖ_M）はＭＳＭ−ＰＤバイアス電圧、（Ｒ_M）は入力抵抗、（Ｃ_b）はキャパシタ、（Ｔｒ）はトランジスタ、（Ｐ）は光パルス、（Ｖ_b）はバイアス電圧、（Ｒ_b）は並列抵抗、（Ｖ_b2）は第２のバイアス電圧、（Ｒ_b2）は第２の並列抵抗、（Ｓ_ON）はＯＮ信号、（Ｓ_OFF）はＯＦＦ信号、（ＳＰ）は入力パラレル電気信号、（ＳＳ）は出力シリアル電気信号を示す。

図４に示すように、本実施例に係る光トリガ型パラレル−シリアル変換回路は、第３の実施例に係る光トリガ型パラレル−シリアル変換回路とパラレル−シリアル変換の原理は同様であるが、第３の実施例に係る光トリガ型パラレル−シリアル変換回路における光電変換器（ＯＥ₁〜ＯＥ_N+1）を、ＭＳＭ−ＰＤ（Ｍ）、バイアス抵抗（Ｒ_M）、キャパシタ（Ｃ_b）及びバイアス抵抗（Ｒ_b2）により構成することとした。

そして、ＭＳＭ−ＰＤ（Ｍ_k-1〜Ｍ_k+1）にバイアス抵抗（Ｒ_M）を介して正のバイアス電位（Ｖ_M）を印加した状態で光パルス（Ｐ_k-1〜Ｐ_k+1）が照射されると、右側に正の電気パルスと左側に負の電気パルスが発生する。

負の電気パルスは、キャパシタ（Ｃ_b）を介して交流成分のみが通過し、第２のバイアス電圧（Ｖ_b2）によってバイアスされる。このとき、第２のトランジスタ（Ｔｒ_k,2）がＯＮとなるように閾値以上に第２のバイアス電圧（Ｖ_b2）は設定される。

入力パラレル電気信号（ＳＰ_k）は、ｋ番目のＭＳＭ−ＰＤ（Ｍ_k）から発生した正の電気パルスが第１のトランジスタ（Ｔｒ_k,1）をＯＮにするタイミングで伝送線路１０に流れ出し、ｋ＋1番目のＭＳＭ−ＰＤ（Ｍ_k+1）から発生した負の電気パルスが第２のトランジスタ（Ｔｒ_k,2）をＯＦＦにするタイミングで立ち下がることとなる。

以下、本発明に係る光トリガ型パラレル−シリアル変換回路の第５の実施例について、図面を参照しながら説明する。なお、本実施例は請求項６に係る光トリガ型パラレル−シリアル変換回路に対応する。
本実施例に係る光トリガ型パラレル−シリアル変換回路は、第４の実施例に係る光トリガ型パラレル−シリアル変換回路と同様に、負の電気パルスを利用する別の形態を有する。

図５は、本実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。なお、図５における３つの光トリガ型トランジスタ回路（ｋ−１、ｋ、ｋ＋１）は、図２および図４と同様に、１〜ＮのＮ個の光トリガ型トランジスタ回路の中から隣接した３個の光トリガ型トランジスタ回路を具体的に構成したものであり、ｋは２〜Ｎ−１の値をとる。

また、図５において、（Ｍ）はＭＳＭ−ＰＤ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ Ｐｈｏｔｏ Ｄｅｔｅｃｔｏｒ）、（Ｖ_M）はＭＳＭ−ＰＤバイアス電圧、（Ｒ_M）は入力抵抗、（Ｃ_b）はキャパシタ、（Ｔｒ）はトランジスタ、（Ｐ）は光パルス、（Ｖ_b）はバイアス電圧、（Ｒ_b）は並列抵抗、（Ｓ_ON）はＯＮ信号、（Ｓ_OFF）はＯＦＦ信号、（ＳＰ）は入力パラレル電気信号、（ＳＳ）は出力シリアル電気信号を示す。

図５に示すように、本実施例に係る光トリガ型パラレル−シリアル変換回路においては、ｋ番目のＭＳＭ−ＰＤ（Ｍ_k）から発生した正の電気パルスでトランジスタ（Ｔｒ_k）をＯＮにし、時間差τが経過した後に、ｋ＋１番目のＭＳＭ−ＰＤ（Ｍ_k+1）から発生した負の電気パルスをトランジスタ（Ｔｒ_k）のゲートに合流させることにより、このトランジスタ（Ｔｒ_k）を再びＯＦＦにする。

そして、ｋ−１〜ｋ＋１番目のＭＳＭ−ＰＤ（Ｍ_k-1〜Ｍ_k+1）に時間差τを与えて光パルス（Ｐ_k-1〜Ｐ_k+1）を順次照射し、差動型動作で各トランジスタ（Ｔｒ_k-1〜Ｔｒ_k+1）を開閉することにより、Ｎ個の入力パラレル電気信号（ＳＰ₁〜ＳＰ_N）はＮビットの出力シリアル電気信号（ＳＳ）として伝送線路１０に出力されることとなる。

上述したように、第１から第５の実施例に係る光トリガ型パラレル−シリアル変換回路において、伝送線路１０に出力される出力シリアル信号（ＳＳ）の各ビット幅は、隣接するＭＳＭ−ＰＤ（Ｍ_k-1〜Ｍ_k+1）から発生する２つの電気パルスのタイミングによって決定される。このため、照射される光パルス（Ｐ_k-1〜Ｐ_k+1）の強度の変動耐性を向上させることができる。

さらに、照射する光パルス（Ｐ_k-1〜Ｐ_k+1）の間隔τを変更することにより、一定の出力振幅を維持したまま出力シリアル電気信号（ＳＳ）の高速化を実現することか可能である。このため、一つの回路で広い範囲のビット速度に容易に対応することができ、従来大きな問題点となっていた出力振幅と速度のトレードオフ関係から解放される。

以下、本発明に係る光トリガ型パラレル−シリアル変換回路の第６の実施例について、図面を参照しながら説明する。なお、本実施例は請求項７，８に係る光トリガ型パラレル−シリアル変換回路に対応する。

図６は、本実施例に係る光トリガ型パラレル−シリアル変換回路の構成を示した模式図である。
第１〜４の実施例に係る光トリガ型パラレル−シリアル変換回路では、ビット数Ｎが大きい場合の対応が困難である。このため、図６に示すように、本実施例に係る光トリガ型パラレル−シリアル変換回路においては、Ｎ個の光トリガ型トランジスタ回路１〜Ｎを伝送線路の周囲に周回状に配置し、１番目の光電変換器（ＯＥ１）からの電気パルス（すなわち、図１，２においては分岐した正の電気パルス、図３，４においては負の電気パルス）をＮ番目の光トリガ型トランジスタ回路Ｎ内の第２のトランジスタ（Ｔｒ_N,2）に入力させる。

なお、本実施例に係る光トリガ型パラレル−シリアル変換回路の構成については、第４の実施例に係る光トリガ型パラレル−シリアル変換回路の構成を基にして説明したが、他の実施例に係る光トリガ型パラレル−シリアル変換回路であっても同様に実現することができる。

これにより、全光トリガ型トランジスタ回路１〜Ｎは周回的に接続されることとなる。入力パラレル電気信号（ＳＰ₁〜ＳＰ_N）として、Ｎｘτの周期の電気信号を入力し、さらに、各ＭＳＭ−ＰＤ（Ｍ₁〜Ｍ_N）にもＮｘτの周期の光パルス列（Ｐ_L）を照射させることにより、連続的に低速な入力パラレル電気信号（ＳＰ₁〜ＳＰ_N）から高速な出力シリアル電気信号（ＳＳ）へ変換することができる。

以上説明したように、本発明に係る光トリガ型パラレル−シリアル変換回路は、ＭＳＭ−ＰＤとトランジスタ回路を用いた極めて簡便な構成により、入力パラレル電気信号の高速シリアル変換を実現することができる。
また、本発明に係る光トリガ型パラレル−シリアル変換回路は、ほとんどの部分が高インピーダンス回路により設計されているため、消費電力を極めて小さくすることができる。
さらに、本発明に係る光トリガ型パラレル−シリアル変換回路は、差動型動作の導入により、出力シリアル信号の各ビット幅は隣接するＭＳＭ−ＰＤへ照射する光パルスの時間差にのみ対応することができる。

したがって、本発明に係る光トリガ型パラレル−シリアル変換回路は、作製した回路のパラメータのばらつき（すなわち、作製誤差）や照射する光パルス強度の変動に対し、極めて大きな耐性を有することとなる。
また、従来、所望の動作速度に対応した最適な設計及び作製が必要であったが、本発明に係る光トリガ型パラレル−シリアル変換回路によれば、同一の素子を用いて、光パルス照射の間隔τを減らすだけで高速化を図ることできる。
さらに、本発明に係る光トリガ型パラレル−シリアル変換回路を適用したパラレルーシリアル変換器をＣＭＯＳメモリーとのインターフェイスに用いることにより、高品質な非同期バースト光パケット信号の生成を実現することができる。

本発明は、例えば、電子回路から出力される並列電気信号を高速非同期バーストシリアル光信号に変換するパラレル−シリアル変換器において利用することが可能である。

１ １番目の光トリガ型トランジスタ回路
２ ２番目の光トリガ型トランジスタ回路
３ ３番目の光トリガ型トランジスタ回路
ｋ−１ ｋ−１番目の光トリガ型トランジスタ回路
ｋ ｋ番目の光トリガ型トランジスタ回路
ｋ＋１ ｋ＋１番目の光トリガ型トランジスタ回路
Ｎ−２ Ｎ−２番目の光トリガ型トランジスタ回路
Ｎ−１ Ｎ−１番目の光トリガ型トランジスタ回路
Ｎ Ｎ番目の光トリガ型トランジスタ回路
１０ 伝送線路

Claims (8)

1. 出力シリアル電気信号を伝播させる伝送線路と、
   前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するＮビットの出力シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に出力するＮ個の光トリガ型トランジスタ回路と
   を備え、
   前記光トリガ型トランジスタ回路は、
   前記伝送線路にソース端子が接続され、初期状態がＯＦＦ状態に設定されたトランジスタと、
   前記トランジスタのゲート端子に接続され、パラレル−シリアル変換用の光パルスを受光して、該トランジスタをＯＮ状態にするための電気パルスを発生するための光電変換器と、
   を備え、
   Ｎビットの出力シリアル電気信号に変換するためのＮ個の入力パラレル電気信号は、Ｎ個の前記光トリガ型トランジスタ回路にそれぞれ入力され、
   隣接する前記光トリガ型トランジスタ回路内の前記光電変換器には、所定の時間差を設けた前記光パルスが順次照射され、
   ｋ番目（ここで、ｋ＝１〜Ｎ−１）の前記光トリガ型トランジスタ回路内の前記光電変換器にｋ番目の前記光パルスが照射されると、該光トリガ型トランジスタ回路内の前記トランジスタがＯＮとなり、ｋ番目の前記入力パラレル電気信号が該トランジスタを介して前記伝送線路に出力され、
   ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器にｋ＋１番目の前記光パルスが照射されると、該光電変換器の出力がk番目の前記光トリガ型トランジスタ回路にフィードバックされ、前記伝送線路に流れ出ていたｋ番目の前記入力パラレル電気信号の情報を持った電気パルスを消滅させ、該伝送線路を伝搬する出力シリアル電気信号の各ビットのパルス幅を、前記ｋ番目とｋ＋１番目の光パルスの時間差により決定する
   ことを特徴とする光トリガ型パラレルーシリアル変換回路。
2. 出力シリアル電気信号を伝播させる伝送線路と、
   前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するＮビットの出力シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に出力するＮ個の光トリガ型トランジスタ回路と
   を備え、
   前記光トリガ型トランジスタ回路は、
   前記伝送線路にソース端子が接続された第１のトランジスタと、
   前記第１のトランジスタのゲート端子に接続され、パラレル−シリアル変換用の光パルスを受光して、該第１のトランジスタをＯＮ状態にするための正の電気パルスを発生するための光電変換器と、
   前記第１のトランジスタのゲート端子に接続され、該第１のトランジスタの初期状態をＯＦＦにするためのゲート電圧にバイアス電圧を与えるための並列抵抗と、
   前記第１のトランジスタのゲート端子にドレインが接続され、前記ゲート電圧をＯＦＦ状態にするための第２のトランジスタと、
   前記第２のトランジスタのゲート端子に接続され、該第２のトランジスタのゲート電圧のレベルを調整するためのレベルシフタと
   を備え、
   ｋ番目（ここで、ｋ＝１〜Ｎ−１）の前記光トリガ型トランジスタ回路内の前記レベルシフタの入力は、ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器の出力と接続されており、
   Ｎ番目の前記光トリガ型トランジスタ回路内の前記レベルシフタの入力は、第Ｎ＋１番目の前記光電変換器と接続されており、
   Ｎビットの出力シリアル電気信号に変換するためのＮ個の入力パラレル電気信号は、Ｎ個の前記光トリガ型トランジスタ回路内の前記第１のトランジスタのドレイン端子にそれぞれ入力され、
   ｋ番目の前記光トリガ型トランジスタ回路内の前記光電変換器にｋ番目の前記パルスが照射されると、該光電変換器から出力電気パルスが生成され、
   前記第１のトランジスタのゲート端子に入力されることにより該第１のトランジスタがＯＮとなり、前記ｋ番目の入力パラレル電気信号が前記第１のトランジスタを介して前記伝送線路に出力され、
   次に、前記ｋ＋１番目の光トリガ型トランジスタ回路内の前記光電変換器に、出力シリアル電気信号のビット間隔に相当する時間差を設けてｋ＋１番目の前記光パルスが照射されると、該光電変換器から出力電気パルスが生成され、該電気パルスの一部は、ｋ番目の前記光トリガ型トランジスタ回路内の前記レベルシフタを通過して前記第２のトランジスタのゲート端子に入力されることにより、該第２のトランジスタがＯＮとなり、前記第１のトランジスタはゲート電圧が消滅するためにＯＦＦとなり、前記伝送線路に流れ出ていたｋ番目の入力パラレル電気信号は出力されなくなるとともに、
   ｋ＋１番目の前記光パルスによって発生した電気パルスの一部は、前記第１のトランジスタのゲート端子に入力されることにより該第１のトランジスタがＯＮとなり、ｋ＋１番目の入力パラレル電気信号が前記第１のトランジスタを介して前記伝送線路に出力され、
   最後に、Ｎ＋１番目の前記光電変換器にＮ＋１番目の前記光パルスが照射されると、発生した電気パルスはＮ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタをＯＮに切り替え、同様に前記伝送線路に流れ出ていたＮ番目の入力パラレル電気信号は出力されなくなり、
   このように、ビット間隔に相当する時間差を設けたＮ＋１個の前記光パルスを、ｋ＝１番目からＮ＋１番目までＮ＋１個の前記光電変換器に順次照射することにより、Ｎ個の入力パラレル電気信号と同じ情報を有するＮビットの出力シリアル電気信号を前記伝送線路に出力する
   ことを特徴とする光トリガ型パラレルーシリアル変換回路。
3. 前記光電変換器は、
   前記光パルスを受光し、電気パルスを発生するためのＭＳＭ−ＰＤと、
   前記ＭＳＭ−ＰＤの入力に接続され、該ＭＳＭ−ＰＤのバイアス電圧を与えるための入力抵抗と充電用キャパシタと
   により構成され、
   前記レベルシフタは、
   前記第２のトランジスタのゲート端子にカソード端子が接続されたレベル変換ダイオードと、
   前記第２のトランジスタのゲート端子に接続され、ゲート端子の初期電圧を設定するための抵抗と
   を備える
   ことを特徴とする請求項２に記載の光トリガ型パラレルーシリアル変換回路。
4. 出力シリアル電気信号を伝播させる伝送線路と、
   前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するＮビットの出力シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に出力するＮ個の光トリガ型トランジスタ回路と
   を備え、
   前記光トリガ型トランジスタ回路は、
   前記伝送線路にソース端子が接続された第１のトランジスタと、
   前記第１のトランジスタのゲート端子に接続され、パラレル−シリアル変換用の光パルスを受光して、正及び負の電気パルスを正及び負の電気パルス出力端子のそれぞれから出力するための光電変換器と、
   前記第１のトランジスタのゲート端子に接続され、該第１のトランジスタの初期状態をＯＦＦにするためのゲート端子にバイアス電圧を与えるための並列抵抗と、
   前記第１のトランジスタのドレイン端子にソース端子が接続され、初期状態をＯＮ状態に設定された第２のトランジスタと
   を備え、
   ｋ番目（ここで、ｋ＝１〜Ｎ−１）の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのゲート端子は、ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器の負の電気パルス出力端子と接続されており、
   Ｎ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのゲート端子は、第Ｎ＋１番目の前記光電変換器の負の電気パルス出力端子と接続されており、
   Ｎビットの出力シリアル電気信号に変換するためのＮ個の入力パラレル電気信号は、Ｎ個の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのドレイン端子にそれぞれ入力され、
   ｋ番目の前記光トリガ型トランジスタ回路内の前記光電変換器にｋ番目の前記光パルスが照射されると、該光電変換器の正及び負の電気パルス出力端子から正及び負の出力電気パルスがそれぞれ出力され、前記正の電気パルスが前記第１のトランジスタのゲート端子に入力されることにより該第１のトランジスタがＯＮとなり、ｋ番目の入力パラレル電気信号が前記第１のトランジスタと前記第２のトランジスタの両方を介して前記伝送線路に出力され、
   次に、ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器に、出力シリアル電気信号のビット間隔に相当する時間差を設けてｋ＋１番目の前記光パルスが照射されると、該光電変換器の正及び負の電気パルス出力端子から正及び負の出力電気パルスがそれぞれ出力され、
   前記負の電気パルスは、ｋ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのゲート端子に入力されることにより、該第２のトランジスタがＯＦＦとなり、前記伝送線路に流れ出ていたｋ番目の入力パラレル電気信号は出力されなくなるとともに、
   ｋ＋１番目の前記光パルスによって発生した正の電気パルスは、前記第１のトランジスタのゲート端子に入力されることにより該第１のトランジスタがＯＮとなり、ｋ＋１番目の入力パラレル電気信号が前記第１のトランジスタと第２トランジスタの両方を介して前記伝送線路に出力され、
   最後に、Ｎ＋１番目の前記光電変換器にＮ＋１番目の前記光パルスが照射されると、発生した負の電気パルスはＮ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタをＯＦＦに切り替え、同様に前記伝送線路に流れ出ていたＮ番目の入力パラレル電気信号は出力されなくなり、
   このように、ビット間隔に相当する時間差を設けたＮ＋１個の前記光パルスを、ｋ＝１番目からＮ＋１番目までのＮ＋１個の前記光電変換器に順次照射することにより、Ｎ個の入力パラレル電気信号と同じ情報を有するＮビットの出力シリアル電気信号を前記伝送線路に出力する
   ことを特徴とする光トリガ型パラレルーシリアル変換回路。
5. 前記光電変換器は、
   前記光パルスを受光し、正及び負の電気パルスを正及び負の電気パルス出力端子のそれぞれから出力するためのＭＳＭ−ＰＤと、
   前記ＭＳＭ−ＰＤの入力に接続され、該ＭＳＭ−ＰＤに正のバイアス電圧を与えるための入力抵抗と、
   隣接した前記第２のトランジスタのゲート端子と該ＭＳＭ―ＰＤのバイアス端子との間に接続され、直流成分を除去し、負の電気パルスのみを通過させるためのキャパシタと、
   隣接した前記第２のトランジスタの初期状態をＯＮに設定するためのゲート電圧を与えるための入力抵抗と
   により構成される
   ことを特徴とする請求項４に記載の光トリガ型パラレルーシリアル変換回路。
6. 出力シリアル電気信号を伝播させる伝送線路と、
   前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するＮビットの出力シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に出力するＮ個の光トリガ型トランジスタ回路と
   を備え、
   前記光トリガ型トランジスタ回路は、
   前記伝送線路にソース端子が接続されたトランジスタと、
   前記トランジスタのゲート端子に接続され、パラレル−シリアル変換用の光パルスを受光して、正及び負の電気パルスを正及び負の電気パルス出力端子のそれぞれから出力するための光電変換器と、
   前記トランジスタのゲート端子に接続され、該トランジスタの初期状態をＯＦＦにするためのゲート端子にバイアス電圧を与えるための並列抵抗と
   を備え、
   ｋ番目（ここで、ｋ＝１〜Ｎ−１）の前記光トリガ型トランジスタ回路内の前記トランジスタのゲート端子は、ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器の負の電気パルス出力端子と接続されており、
   Ｎ番目の前記光トリガ型トランジスタ回路内の前記トランジスタのゲート端子は、第Ｎ＋１番目の前記光電変換器の負の電気パルス出力端子と接続されており、
   Ｎビットの出力シリアル電気信号に変換するためのＮ個の入力パラレル電気信号は、Ｎ個の前記光トリガ型トランジスタ回路内の前記トランジスタのドレイン端子にそれぞれ入力され、
   ｋ番目の前記光トリガ型トランジスタ回路内の前記光電変換器にｋ番目の前記光パルスが照射されると、該光電変換器の正及び負の電気パルス出力端子から正及び負の出力電気パルスがそれぞれ出力され、前記正の電気パルスが前記トランジスタのゲート端子に入力されることにより該トランジスタがＯＮとなり、ｋ番目の入力パラレル電気信号が前記トランジスタを介して前記伝送線路に出力され、
   次に、ｋ＋１番目の前記光トリガ型トランジスタ回路内の前記光電変換器に、出力シリアル電気信号のビット間隔に相当する時間差を設けてｋ＋１番目の前記光パルスが照射されると、該光電変換器の正及び負の電気パルス出力端子から正及び負の出力電気パルスがそれぞれ出力され、
   前記負の電気パルスは、ｋ番目の前記光トリガ型トランジスタ回路内の前記トランジスタのゲート端子に入力されることにより、該トランジスタがＯＦＦとなり、前記伝送線路に流れ出ていたｋ番目の入力パラレル電気信号は出力されなくなるとともに、
   ｋ＋１番目の前記光パルスによって発生した正の電気パルスは、前記トランジスタのゲート端子に入力されることにより該トランジスタがＯＮとなり、ｋ＋１番目の入力パラレル電気信号が前記トランジスタを介して前記伝送線路に出力され、
   最後に、Ｎ＋１番目の前記光電変換器にＮ＋１番目の前記光パルスが照射されると、発生した負の電気パルスはＮ番目の前記光トリガ型トランジスタ回路内の前記トランジスタをＯＦＦに切り替え、同様に前記伝送線路に流れ出ていたＮ番目の入力パラレル電気信号は出力されなくなり、
   このように、ビット間隔に相当する時間差を設けたＮ＋１個の前記光パルスを、ｋ＝１番目からＮ＋１番目までのＮ＋１個の前記光電変換器に順次照射することにより、Ｎ個の入力パラレル電気信号と同じ情報を有するＮビットの出力シリアル電気信号を前記伝送線路に出力する
   ことを特徴とする光トリガ型パラレルーシリアル変換回路。
7. １番目の前記光トリガ型トランジスタ回路内の前記光電変換器の出力の一部がＮ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのゲート端子に接続され、
   Ｎｘビット間隔の周期を有するＮ個の入力パラレル電気信号が、Ｎ個の前記光トリガ型トランジスタ回路にそれぞれ入力され、
   それぞれの前記光電変換器又は前記ＭＳＭ−ＰＤは、Ｎｘビット間隔の周期を有する前記光パルスの光パルス列が照射されることにより、
   Ｎビットの出力シリアル電気信号が連続的に繰り返し前記伝送線路に出力される
   ことを特徴とする請求項２又は請求項３に記載の光トリガ型パラレルーシリアル変換回路。
8. １番目の前記光トリガ型トランジスタ回路内の前記光電変換器の出力の一部である負の出力がＮ番目の前記光トリガ型トランジスタ回路内の前記第２のトランジスタのゲート端子に接続され、
   Ｎｘビット間隔の周期を有するＮ個の入力パラレル電気信号が、Ｎ個の前記光トリガ型トランジスタ回路にそれぞれ入力され、
   それぞれの前記光電変換器又は前記ＭＳＭ−ＰＤは、Ｎｘビット間隔の周期を有する前記光パルスの光パルス列が照射されることにより、
   Ｎビットの出力シリアル電気信号が連続的に繰り返し前記伝送線路に出力される
   ことを特徴とする請求項４又は請求項５に記載の光トリガ型パラレルーシリアル変換回路。

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