JP2015039096A - 高速パラレル−シリアル変換器 - Google Patents

Abstract

【課題】ＯＣＴＡ光電子回路を用いたＮＲＺ信号を出力する高速パラレル−シリアル変換器を提供すること。【解決手段】伝送路１１０に並列に取り付けられた光トリガ型トランジスタ回路１００−１〜１００−Ｎは、ＨＥＭＴ１０３−１〜１０３−Ｎ、ＨＥＭＴ１０３−１〜１０３−Ｎのゲート端子に一方の端子が取り付けられ、他方の端子にバイアス電圧（Ｖ---Ｍ）が印加されたＭＳＭ−ＰＤ１０１−１〜１０１−Ｎ、ＨＥＭＴ１０３−１〜１０３−Ｎをノーマリオフの状態にするバイアス電圧（Ｖ---ｂ）を発生させるための並列抵抗１０２ａ−１〜１０２ａ−Ｎ、１０２ｂ−１〜１０２ｂ−Ｎから構成されている。伝送路１１０は、光トリガ型トランジスタ回路１００−１〜１００−Ｎが取り付けられた先で２つの伝送路１３０ａ、１３０ｂに分岐し、キャパシタおよびリアクタンスからなる調整回路１２０を介してコンパレータ１４０に接続されている。【選択図】図１

Description

本発明は、ＮＲＺ信号を出力する高速パラレル−シリアル変換器に関する。

近年、インターネットに代表されるデータ通信の爆発的増加に伴い、光通信の高速化と大容量化の要求が高まっている。さらに、今後の光通信ネットワークは、様々なネットワークサービスに対応可能な柔軟性、及びサービスの種類とユーザーの増大に対応可能な拡張性が必要となってくる。

上記の課題に対して、光パケットを用いた通信は、細かなデータ粒度により、最も帯域利用効率、柔軟性、拡張性が高いネットワークを実現することができる。光パケット通信の実現には幾つかの機能が必要であるが、まず、もとの信号である非同期バースト光パケットの生成が必要である。

このパケット生成動作においては、もとのパケットデータが保持されているメモリー媒体は、シリコン系Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＡＭ）が主流であるが、シリコンＲＡＭ自身のインターフェイス速度は１Ｇｂｐｓあたりの制限があるので、メモリー媒体から直接パケット信号を出力するのは困難である。

そこで、パケット信号の生成には、データを複数の低速なパラレル電気信号としてメモリー媒体から出力し、高速電子回路技術を用いた電気クロック信号発生器と電気パラレル−シリアル変換器により、パラレル電気信号を高速なシリアル電気信号に変換することが考えられている。そして、その後の電光変換により、光パケット信号が生成される。

しかし、このように複数の低速な信号を高速の信号に変換する場合、低速な電気信号を順次倍の速度に逓倍する（すなわち、数１００ＭＨｚ→・・・→２０ＧＨｚ→４０ＧＨｚとする）必要があるため、かなりの段数が必要となり、また、それぞれの段におけるクロック生成が必要となる。さらに、それぞれの段に対する入力パラレル信号の位相ずれの問題がある。

これに対して、位相制御を行うＳｅｒｄｅｓ−Ｆｒａｍｅｒ Ｉｎｔｅｒｆａｃｅ（ＳＦＩ）の規格などあるが、この制御を実行する電子回路技術は非常に複雑であり、デバイス数（Ｆｌｉｐ−Ｆｌｏｐ）も多くなることから、デバイス全体の消費電力が大きくなってしまう。さらに、本制御方式はそれぞれのパラレル信号に対してクロック再生を行っているが、非同期バースト的に入力する信号に対しては、瞬時にクロックを抽出することができない。

これらの問題を解決する方法として、光クロック型トランジスタアレイ（ＯＣＴＡ）光電子回路が開発され、電光パラレル−シリアル変換器を実現されている（非特許文献１参照）。

図４に、従来の光クロック型トランジスタアレイ（ＯＣＴＡ）の構成を示した模式図を示す。なお、図４において、４０１−１〜４０１−ＮはＭＳＭ−ＰＤ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ Ｐｈｏｔｏ Ｄｅｔｅｃｔｏｒ）、（Ｖ_Ｍ）はＭＳＭ−ＰＤバイアス電圧、４０２−１〜４０２−Ｎは入力抵抗、４０３−１〜４０３−Ｎは充電用キャパシタ、４０４−１〜４０４−Ｎは高電子移動度トランジスタ（ＨＥＭＴ）、（Ｐ）は光パルス、（Ｖ_ｂ）はバイアス電圧、４０５−１〜４０５−Ｎは並列抵抗、（Ｓ_ＯＮ）はＯＮ信号、（ＳＰ）は入力パラレル電気信号、（ＳＳ）は出力シリアル電気信号を示す。

図４に示すように、従来のＯＣＴＡは、Ｎ個の光トリガ型トランジスタ回路４００−１〜４００−Ｎが一つの伝送線路４１０に並列に取り付けられており、それぞれの光トリガ型トランジスタ回路４００−１〜４００−Ｎは、主にＨＥＭＴ４０４−１〜４０４−ＮとＨＥＭＴ４０４−１〜４０４−Ｎのゲート端子に取り付けられたＭＳＭ−ＰＤ４０１−１〜４０１−Ｎから構成されている。

パケットデータは、ＣＭＯＳメモリーから入力パラレル電気信号（ＳＰ_１〜ＳＰ_Ｎ）として出力され、それぞれがＨＥＭＴ４０４−１〜４０４−Ｎのドレイン端子に供給される。ＨＥＭＴ４０４−１〜４０４−Ｎのゲート端子には、バイアス電圧（Ｖ_ｂ）を与えることでノーマリオフの状態に設定されており、入力パラレル電気信号（ＳＰ_１〜ＳＰ_Ｎ）は、伝送線路４１０に流れ込まないようになっている。

次に、ＭＳＭ−ＰＤ４０１−１〜４０１−Ｎに光トリガパルス（Ｐ_１〜Ｐ_Ｎ）を照射すると、そこで発生した電気パルスがゲート電圧の閾値を超えるまで上昇し、ＨＥＭＴ４０４−１〜４０４−ＮをＯＮとするため、電気パルスが消滅する間（すなわち、ＨＥＭＴ４０４−１〜４０４−ＮがＯＮである間）は、入力パラレル電気信号（ＳＰ_１〜ＳＰ_Ｎ）が伝送線路４１０上に出力される。この時、入力された入力パラレル電気信号（ＳＰ_１〜ＳＰ_Ｎ）が“１”の場合は電気パルスが伝送線路４１０上を伝播し、“０”の場合は出力されないこととなる。

したがって、Ｎ個のＭＳＭ−ＰＤ４０１−１〜４０１−Ｎに、一定の時間差τを与えて光トリガパルス（Ｐ_１〜Ｐ_Ｎ）を順次照射することにより、ＣＭＯＳメモリーから出力されたＮ個の入力パラレル電気信号（ＳＰ_１〜ＳＰ_Ｎ）と同じデータを有する出力シリアル電気信号（ＳＳ）へ変換されることとなる。

出力された出力シリアル電気信号（ＳＳ）は、光変調器等を用いて電気−光変換することにより、シリアル光信号に変換される。さらに、各光トリガ型トランジスタ回路４００−１〜４００−Ｎにおける光トリガパルス（Ｐ_１〜Ｐ_Ｎ）の照射、及び入力パラレル電気信号（ＳＰ_１〜ＳＰ_Ｎ）のビット入力を一定の周期（Ｔ＝Ｎｘτ）で繰り返すことにより、任意長のバースト光パケットを生成することができる。

Ｒｙｏｈｅｉ Ｕｒａｔａ、外４名、"Ａｎ Ｏｐｔｉｃａｌｌｙ Ｃｌｏｃｋｅｄ Ｔｒａｎｓｉｓｔｏｒ Ａｒｒａｙ ＦＯＲ Ｈｉｇｈ-Ｓｐｅｅｄ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｌａｂｅｌ Ｓｗａｐｐｉｎｇ： ４０ Ｇｂ／ｓ ＡＮＤ Ｂｅｙｏｎｄ"、ＩＥＥＥ、ＪＯＵＲＮＡＬ ＯＦ ＬＩＧＨＴＷＡＶＥ ＴＥＣＨ ＮＯＬＯＧＹ、ＶＯＬ．２６、ＮＯ．６、２００８年３月１５日、ｐ．６９２−７０３

しかしながら、従来のＯＣＴＡにおいて出力可能な電気信号は、Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ（ＲＺ）信号となり、Ｎｏ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ（ＮＲＺ）信号を出力することは出来ないという課題がある。ＮＲＺ信号は、ＲＺ信号に比べ小さな帯域での伝送を可能にするため、実際の光通信において必要となる。

本発明は、このような課題に鑑みてなされたもので、その目的とするところは、ＯＣＴＡ光電子回路を用いたＮＲＺ信号を出力する高速パラレル−シリアル変換器を提供することにある。

上記の課題を解決するために、本発明は、高速パラレル−シリアル変換器であって、バイアス電圧が印加されたＭＳＭ−ＰＤと、ゲート端子にノーマリオフとなるようにバイアス電圧が印加され、光パルスが照射されて前記ＭＳＭ−ＰＤから出力された電気パルスの入力によってオンして、ドレイン端子から入力されたパラレル信号をソース端子から出力するトランジスタとからなる複数の光トリガ型トランジスタ回路と、前記光トリガ型トランジスタ回路が並列接続された第１の領域と、第１の線路と第２の線路に分岐した第２の領域とからなり、前記光トリガ型トランジスタ回路から出力されたパラレル信号からなるシリアル信号を伝送する伝送路であって、前記第１の線路と前記第２の線路とには、出力される前記シリアル信号間に１ビットの遅延が生じる線路長差がある伝送路と、前記第１の線路と第２の線路とからの出力差に応じて２値信号を出力するコンパレータとを備えたことを特徴とする。

請求項２に記載の発明は、請求項１に記載の高速パラレル−シリアル変換器において、前記第１および第２の線路に調整回路が接続されていることを特徴とする。

請求項３に記載の発明は、請求項１又は２に記載の高速パラレル−シリアル変換器において、前記トランジスタは、高電子移動度トランジスタであることを特徴とする。

本発明は、ＯＣＴＡ光電子回路を用いた高速なパラレル−シリアル変換器においてＮＲＺ信号を出力可能にすることができる。

本発明の一実施形態に係る高速パラレル−シリアル変換器の構成を示した模式図である。 （ａ）は横軸に時間をとって各光トリガ型トランジスタ回路から出力される出力信号を重ねて表示した図であり、（ｂ）は各光トリガ型トランジスタ回路から出力される出力信号を積算し、その積算信号（非遅延信号）を１ビット遅延した信号（遅延信号）と重ねて表示した図であり、（ｃ）は（ｂ）の非遅延信号と遅延信号が入力されたコンパレータから出力されるＮＲＺ信号を示す図である。 次ビットの開示時間のずれを示す図である。 従来の光クロック型トランジスタアレイ（ＯＣＴＡ）の構成を示した模式図である。

以下、本発明の実施の形態について、詳細に説明する。

図１に、本発明の一実施形態に係る高速パラレル−シリアル変換器の構成を示した模式図を示す。伝送路１１０に並列に取り付けられた光トリガ型トランジスタ回路１００−１〜１００−Ｎは、ＨＥＭＴ１０３−１〜１０３−Ｎ、ＨＥＭＴ１０３−１〜１０３−Ｎのゲート端子に一方の端子が取り付けられ、他方の端子にバイアス電圧（Ｖ---_Ｍ）が印加されたＭＳＭ−ＰＤ１０１−１〜１０１−Ｎ、ＨＥＭＴ１０３−１〜１０３−Ｎをノーマリオフの状態にするバイアス電圧（Ｖ---_ｂ）を発生させるための並列抵抗１０２ａ−１〜１０２ａ−Ｎ、１０２ｂ−１〜１０２ｂ−Ｎから構成されている。すなわち、本発明の光トリガ型トランジスタ回路１００−１〜１００−Ｎは、従来の光トリガ型トランジスタ回路４００−１〜４００−Ｎから、入力抵抗４０２−１〜４０２−Ｎおよび充電用キャパシタ４０３−１〜４０３−Ｎを省いた構成となっている。

伝送路１１０は、光トリガ型トランジスタ回路１００−１〜１００−Ｎが取り付けられた先で２つの伝送路１３０ａ、１３０ｂに分岐し、キャパシタおよびリアクタンスからなる調整回路１２０を介してコンパレータ１４０に接続されている。ここで伝送路１３０ａ、１３０ｂは、一方のコンパレータ１４０への入力が、他方のコンパレータ１４０への入力に対して１ビット分遅延が生じるように伝送路長が設定されている。図１では、伝送路１３０ｂが、伝送路１３０ａに１ビット遅延線を付加したものに相当する構成となっている。

図２（ａ）に、横軸に時間をとって各光トリガ型トランジスタ回路から出力される出力信号を重ねて表示した図を示す。光トリガ型トランジスタ回路１００−１〜１００−Ｎから出力されたパラレル信号Ｓ_１〜Ｓ_Ｎは、ＭＳＭ−ＰＤ１０１−１〜１０１−Ｎに光トリガパルス（Ｐ_１〜Ｐ_Ｎ）が照射されると急峻な立ち上がりで所定の最大パルス電圧（ΔＶ_{ｉｎｉｔｉａｌ}）まで達した後、緩やかに減衰していく。変換されるシリアル電気信号のビットレートが１００Ｇｂｐｓとする場合、パルス電圧の最大値は例えば４００ｍＶ、パラレル信号Ｓ_１〜Ｓ_Ｎの１ビット期間中の減衰量は数十ｍＶ程度となる。

図２（ｂ）に、各光トリガ型トランジスタ回路から出力される出力信号を積算し、その積算信号（非遅延信号）を１ビット遅延した信号（遅延信号）と重ねて表示した図を示す。パラレル信号Ｓ_１〜Ｓ_Ｎが伝送路１１０に出力されると、伝送路１１０上の電圧はパラレル信号Ｓ_１〜Ｓ_Ｎの積算値ΣＳ_Ｎとなり、図２（ｂ）に示すような信号波形を形成する。この積算信号と、その積算信号を１ビット分遅延させた遅延積算信号とを比較すると、ΣＳ_ｉ＋１とΣＳ_ｉとの電位差は、ビットの開始時間からビットの終了時間までの１ビット期間中、ある一定以上の電位差を維持する。

１ビット期間中、ΣＳ_ｉ＋１とΣＳ_ｉとの電位差がコンパレータ１４０の閾値電圧（ΔＶ_ｍｉｎ）よりも大きければ、コンパレータ１４０もその１ビット期間中、出力をＨｉｇｈに維持する。これは‘１’のビットを変換する場合に相当する。

逆に、１ビット期間中、ΣＳ_ｉ＋１とΣＳ_ｉとのの電位差がコンパレータ１４０の閾値電圧（ΔＶ_ｍｉｎ）よりも小さければ、コンパレータ１４０もその１ビット期間中、出力をＬｏｗに維持する。これは‘０’のビットを変換する場合に相当する。

図２（ｃ）に、図２（ｂ）の非遅延信号と遅延信号が入力されたコンパレータから出力されるＮＲＺ信号を示す。コンパレータ１４０から出力されるシリアル信号は、図２（ｃ）に示すようなＮＲＺ信号となる。

尚、出力されたパラレル信号は緩やかに減衰するため、同一符号の信号の重なりが多くなると非遅延信号と遅延信号の電圧差が小さくなる場合がある。従って、光トリガ型トランジスタ回路１００−１〜１００−Ｎのどれか１つで‘１’のビットを変換する場合の最大パルス電圧（ΔＶ_{ｉｎｉｔｉａｌ}）、１ビット期間における減衰量（ΔＶ_ａｔｔｅ）とし、連続する同値ビット（オール‘１’またはオール‘０’）の数をＭとすると、同一符号の信号を変換可能なビット数Ｍは、式１に示す条件を満たす必要があり、コンパレータ１４０としては、所望のビット数Ｍに対して式１が成り立つ閾値電圧（ΔＶ_ｍｉｎ）を有する必要がある。

しかしながら本発明のメリットは、図２（ａ）のようにパラレル信号Ｓで、 “１”と“０”の状態で、正負で逆の波形を出力できることである。これにより、ΔＶ_atteは“１”と“０”がランダムに発生する場合には、逆符号となるので積算時には相殺することができる。通常の光信号は、マーク率（‘１’のビットの比率）が５０％で、さらにスクランブル符号化等により連続した“１”および“０”は一定以下に制限されるため、ビット数Ｍが増加しても減衰量（ΔＶ_ａｔｔｅ）は時間平均で相殺され、

が一定の大きさに収まり、式１を満足する状態を維持可能になる。但し、同値ビットが連続する場合、出力信号Ｓ_１〜Ｓ_Ｎのそれぞれに含まれる減衰量も積算されるため、ΣＳ_ｉ＋１とΣＳ_ｉとの電位差は徐々に小さくなっていく。そのため、同値ビットが連続するような特殊なフォーマットで、マーク率が５０％から大きく乖離するような光信号の場合に限り、同一符号の信号を変換可能なビット数Ｍはそのマーク率および減衰量に応じて変動する。

また、コンパレータ１４０の入力端には複数のパラレル信号が積算された電圧が印加されるが、上述したように“１”と“０”の信号がランダムに出力される場合には、その値は相殺されるため、連続する同値ビット（オール‘１’またはオール‘０’）の数をＭとすると、コンパレータ１４０の入力端は時間平均で式２の入力電圧を許容できれば良い。

本実施形態ではＭは５〜１０程度で、信号の減衰量は４００ｍＶに対して数十ｍＶであるので、例えば、式２の入力電圧を許容できる、閾値電圧差（ΔＶ_ｍｉｎ）が１００ｍＶ程度の市販のコンパレータでも良い。

図３に、次ビットの開示時間のずれを示す。光トリガ型トランジスタ回路１００−１〜１００−Ｎへの光トリガパルスは、光クロックのコピーとして精度良く遅延制御できるので、低ジッタの光クロックを用いれば、次ビットの開始時間のずれは非常に小さくできる。ここで光トリガパルス間の遅延時間は従来のＰＬＣ技術を用いれば数ｆｓレベルで調整できる。

１００、４００ 光トリガ型トランジスタ回路
１０１、４０１ ＭＳＭ−ＰＤ
１０２、４０５ 並列抵抗
１０３、４０４ 高電子移動度トランジスタ
１１０、１３０、４１０ 伝送路
１２０ 調整回路
１４０ コンパレータ
４０２ 入力抵抗
４０３ 充電用キャパシタ

Claims (3)

1. バイアス電圧が印加されたＭＳＭ−ＰＤと、ゲート端子にノーマリオフとなるようにバイアス電圧が印加され、光パルスが照射されて前記ＭＳＭ−ＰＤから出力された電気パルスの入力によってオンして、ドレイン端子から入力されたパラレル信号をソース端子から出力するトランジスタとからなる複数の光トリガ型トランジスタ回路と、
   前記光トリガ型トランジスタ回路が並列接続された第１の領域と、第１の線路と第２の線路に分岐した第２の領域とからなり、前記光トリガ型トランジスタ回路から出力されたパラレル信号からなるシリアル信号を伝送する伝送路であって、前記第１の線路と前記第２の線路とには、出力される前記シリアル信号間に１ビットの遅延が生じる線路長差がある伝送路と、
   前記第１の線路と第２の線路とからの出力差に応じて２値信号を出力するコンパレータと
   を備えたことを特徴とする高速パラレル−シリアル変換器。
2. 前記第１および第２の線路に調整回路が接続されていることを特徴とする請求項１に記載の高速パラレル−シリアル変換器。
3. 前記トランジスタは、高電子移動度トランジスタであることを特徴とする請求項１又は２に記載の高速パラレル−シリアル変換器。

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