JP6074014B1 - 光クロック発生器 - Google Patents
光クロック発生器 Download PDFInfo
- Publication number
- JP6074014B1 JP6074014B1 JP2015232976A JP2015232976A JP6074014B1 JP 6074014 B1 JP6074014 B1 JP 6074014B1 JP 2015232976 A JP2015232976 A JP 2015232976A JP 2015232976 A JP2015232976 A JP 2015232976A JP 6074014 B1 JP6074014 B1 JP 6074014B1
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- input
- pulse
- msm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Semiconductor Lasers (AREA)
- Optical Communication System (AREA)
Abstract
【課題】光クロック発生器の消費電力および実装サイズを低減する。【解決手段】光クロック発生器は、光パケットを受光して単一の電気パルスを発生する入力回路1と、入力回路1から出力された電気パルスを増幅する中間回路2と、中間回路2で増幅された電気パルスが入力されることで出力端子がオンになる出力回路3と、アノード端子にバイアス電流供給のための電圧が印加され、カソード端子が出力回路3の出力端子に接続されたレーザーダイオード4と、一端がレーザーダイオード4のアノード端子に接続され、他端が接地されたコンデンサ5とを備える。【選択図】 図1
Description
本発明は、高速非同期光パケットを処理するためのパケットバッファリングシステムに好適な光クロック発生器に関するものである。
超高速ビット送信は、非常に高まっているトラフィック要求に対処するために採用される光通信における共通のトレンドである(非特許文献1、非特許文献2参照)。送信されるビットを処理するための最も信頼できる手段は、現在も電気回路が基本となっているが、電力の制約などの物理的理由により、このような電気回路の処理速度は限られている。さらに、送信されるビットの速度が電気回路の動作限度を超える場合、別の解決策を探る必要がある。
別のアプローチは、シリアル−パラレル変換およびパラレル−シリアル変換により、それぞれ電気回路の入力/出力の超高速ビットをビット単位でインターフェース処理することである。超高速ビットのグループに対して1:Nの比率でシリアル−パラレル変換を行った場合、各ビットの時間がN倍に伸びるため、低速の電気回路で処理することが可能になる。電気回路での処理が完了した後は逆の比率でパラレル−シリアル変換を行うことにより、低速ビットを超高速ビットに戻すことができる。
変換処理を要求されていないときはシリアル−パラレル変換器およびパラレル−シリアル変換器をノーマリーオフの状態にしておく必要があるが、超高速ビットの入出力時には応答の遅延無しに変換器が直ちに動作状態に戻る。このようなバーストモード動作をサポートすることは、光パケットスイッチング(OPS:optical packet switching)と呼ばれる光通信の特定の方式では不可欠である。この方式では、送信される情報は超高速ビットで構成される光パケットの形態を取るが、ここでは2つの連続するパケットに挟まれた時間間隔内に信号の送信は行われない。光パケットに含まれている光ラベルは、主にパケットの次のホップを定義するビットのグループである。各OPSネットワークノードは、光ドメイン内でパケットのペイロードを維持しながら、光ラベル内の情報に基づいて光パケットを送信先に転送する。
メモリへのパケットのバッファリングはOPSで不可欠となる。その理由は、パケットの再生、サービス品質のプロビジョニング、およびマルチキャストなどの高度なネットワーク機能を有効にするだけでなく、衝突するパケット間の競合を解決するためにも使用されるからである。また、パケットのバッファリングは、特定のOPSドメインに属し、特定のモジュレーション形式と送信規則を備えたパケットと、別の規則および形式を利用する他の送信ドメインとのインターフェース処理(OPSとイーサネット(登録商標)のインターフェース処理など)のためにも必要となる。
図17(A)に従来のパケットバッファリングシステムの基本構造を示す(非特許文献2参照)。パケットバッファリングシステムは、CMOSメモリ100と、シリアル−パラレル変換器(SPC:serial-to-parallel converter)101と、パラレル−シリアル変換器(PSC:parallel-to-serial converter)102と、光クロックパルス列発生器(OCPTG:optical clock pulse train generator)103,104とから構成される。
図17(B)はOCPTG103の構成を示すブロック図である。OCPTG103は、入力された高速の着信光パケット毎に単一のマスター光クロックパルスを発生する光クロック発生器(OCG:optical clock generator)105と、マスター光クロックパルスを一定周期の光クロックパルス列に変換するパルス列発生器(PTG:pulse train generator)106と、PTG106から出力される光クロックパルス列を、2つのSPC101のそれぞれに供給する光クロックパルスと、CMOSメモリ100に供給する光クロックパルスの3つに分岐させる1:3スプリッタ107とから構成される。
SPC101は、OCPTG103から入力される光クロックパルスに同期して動作し、高速の着信光パケットを1:Nの比率でシリアル−パラレル変換した電気信号を出力する。これらの電気信号はCMOSメモリ100に格納される。
一方、PSC102は、OCPTG104から入力される光クロックパルスに同期して動作し、CMOSメモリ100にバッファリングされた電気信号をパラレル−シリアル変換し、再び光パケットを構築して出力する。
一方、PSC102は、OCPTG104から入力される光クロックパルスに同期して動作し、CMOSメモリ100にバッファリングされた電気信号をパラレル−シリアル変換し、再び光パケットを構築して出力する。
なお、OCPTG104は、OCPTG103と基本的に同じものであるが、OCPTG104の内部のPTGに入力される光クロックパルスとしては、OCGではなく、CMOSメモリ100から供給されるパルスが使用される。
着信光パケットに応じてSPC101を動作させるためには、特別な光クロックが必要となる。具体的には、光クロックは、(1)バーストモードの動作中に着信光パケットと時間的に同期していることと、(2)大規模な構成変更を行うことなく、着信光パケット電力(光パケットのパワーレベル)の変動に対応できること、が必要となる。これらの条件を達成するため、光クロックの生成は、(1)着信光パケットと同期したマスター光クロックパルスの生成(OCG105)と、(2)マスター光クロックパルスに基づいて一定の時間間隔で分割された光クロックパルス列の生成(PTG106)、という2つの手順に分かれている。
図18に示すように、従来のOCG105は、着信光パケットから、後述する電気−光(EO:electrical-to-optical)変換器1052のレーザーダイオード(LD:laser diode)1063を制御するための1つの電気パルスを生成する光−電気(OE:optical-to-electrical)変換器1050と、OE変換器1050からの電気パルスを増幅する増幅回路1051と、増幅回路1051からの電気パルスを光パルスに変換するEO変換器1052とから構成される(非特許文献1参照)。
OE変換器1050は、着信光パケットから電気ステップ信号を生成する光伝導性のサンプルホールド(S/H)回路1053と、着信光パケットに応じてS/H回路1053にセット信号を出力する光受信機1054と、電気ステップ信号を出力電気パルスに変換するパルス生成回路1055とから構成される。
S/H回路1053は、MSM−PD(Metal-Semiconductor-Metal Photo Detector)1056と、ホールドコンデンサ1057と、HEMT(High Electron Mobility Transistor)バッファ回路1058と、リセットトランジスタ1059とから構成される。
光受信機1054は、着信光パケットの先頭「1」ビットに対応してセット信号を生成し、この着信光パケットの最後までセット信号の生成を継続するように低速で時間応答する。
着信光パケットを受信しない場合、S/H回路1053は、ノーマリーオンのリセットトランジスタ1059によってリセットされ続ける。この結果、S/H回路1053のホールドコンデンサ1057が短絡されることになり、S/H回路1053は信号を出力しない。
着信光パケットを受信しない場合、S/H回路1053は、ノーマリーオンのリセットトランジスタ1059によってリセットされ続ける。この結果、S/H回路1053のホールドコンデンサ1057が短絡されることになり、S/H回路1053は信号を出力しない。
一方、着信光パケットを受信すると、光受信機1054は、S/H回路1053よりも僅かに先に分離入力される着信光パケットを受信してセット信号を出力し、S/H回路1053のリセットトランジスタ1059をオフにする。
着信光パケットは、光受信機1054よりも僅かに遅れてS/H回路1053に入力されるようになっている。S/H回路1053のMSM−PD1056は、着信光パケットの先頭パルスにより電荷を発生させる。
着信光パケットは、光受信機1054よりも僅かに遅れてS/H回路1053に入力されるようになっている。S/H回路1053のMSM−PD1056は、着信光パケットの先頭パルスにより電荷を発生させる。
S/H回路1053のホールドコンデンサ1057は、MSM−PD1056によって生じた電荷を保持する。これにより、S/H回路1053のHEMTバッファ回路1058を通じて電気ステップ信号が出力される。
S/H回路1053から出力された電気ステップ信号は、S/H回路1053の出力の立ち上がりを検出するパルス生成回路1055により電気パルスに変換される。
パルス生成回路1055は、波形整形回路1060と、遅延回路1061と、AND回路1062とから構成される。
パルス生成回路1055は、波形整形回路1060と、遅延回路1061と、AND回路1062とから構成される。
パルス生成回路1055から出力される電気パルスのパルス幅は、EO変換器1052を構成するLD1063のゲインスイッチングのために適切となるように、パルス生成回路1055内の遅延回路1061の遅延τにより調整される。
パルス生成回路1055からの電気パルスを増幅回路1051で増幅してEO変換器1052のLD1063に入力することにより、約10ピコ秒のパルス幅のマスター光クロックパルスを得ることができる。
パルス生成回路1055からの電気パルスを増幅回路1051で増幅してEO変換器1052のLD1063に入力することにより、約10ピコ秒のパルス幅のマスター光クロックパルスを得ることができる。
着信光パケットの受信が終了すると、次の光パケットの到着まで光受信機1054からのセット信号が消滅する。これにより、S/H回路1053のリセットトランジスタ1059がオンになるので、ホールドコンデンサ1057が短絡して、ホールドコンデンサ1057に保持されていた電荷が放電される。その結果、電気ステップ信号の出力が停止される。こうして、OCG105は、着信光パケットと同期した単一のマスター光クロックパルスを発生する。
Tatsushi Nakahara,Ryo Takahashi,and Hirokazu Takenouchi,"Packet-level Optical Timing-pulse Generator and Its Application to 40-Gbit/s Optical Packet Self-routing",NTT Technical Review,Vol.2,No.7,July 2004
Salah Ibrahim,Hiroshi Ishikawa,Tatsushi Nakahara,and Ryo Takahashi,"A novel optoelectronic serial-to-parallel converter for 25-Gbps burst-mode optical packets",Optical Society of America,2013
マスター光クロックパルスを生成する従来のOCGは、インバーター、AND回路、増幅回路を備えたいくつかの個別の高速の電気回路から構成される。これらの電気回路をバーストモード動作に準拠させるため、光パケットの着信がないときでも、その電気回路内で高電流を維持することが必要となる。そのため、電気回路を短時間しか使用しない場合でも、消費電力が大きくなる。
また、着信光パケットを受信する時間全体を通して高レベルの出力電気信号を生成するには、光受信機も必要となり、そのために着信光パケットとは別にパワー分離が必要となるだけでなく、消費電力と実装サイズがさらに増大する。
以上のように、従来のOCGには、消費電力が大きいという問題と、実装が大規模になるという問題とがあった。幅広く配置可能なエネルギー効率の高いコンパクトなパケットバッファリングシステムを実現するには、この2つの問題を解決する必要がある。
以上のように、従来のOCGには、消費電力が大きいという問題と、実装が大規模になるという問題とがあった。幅広く配置可能なエネルギー効率の高いコンパクトなパケットバッファリングシステムを実現するには、この2つの問題を解決する必要がある。
本発明が解決しようとする課題は、レーザーダイオードの省エネルギー動作に基づく、マスター光クロックパルスの生成のためのエネルギー効率の高い新たな構成を用いることで、光クロック発生器の消費電力および実装サイズを大幅に低減することである。
本発明の光クロック発生器は、光パケットを受光して単一の電気パルスを発生する入力回路と、この入力回路から出力された電気パルスを増幅する中間回路と、この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、アノード端子にバイアス電流供給のための第1の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第1のコンデンサとを備え、前記入力回路は、前記光パケットを受光するMSM−PDと、一端が第2の電圧に接続され、他端が前記MSM−PDのバイアス側の電極に接続された入力抵抗と、一端が前記MSM−PDのバイアス側の電極に接続され、他端が接地された第2のコンデンサと、一端が第3の電圧に接続され、他端が前記MSM−PDの出力側の電極に接続された第1の出力抵抗と、一端が前記MSM−PDの出力側の電極に接続され、他端が接地された第2の出力抵抗とから構成され、前記MSM−PDの出力側の電極が入力回路の出力端子に接続されたものであり、バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とするものである。
また、本発明の光クロック発生器は、光パケットを受光して単一の電気パルスを発生する入力回路と、この入力回路から出力された電気パルスを増幅する中間回路と、この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、アノード端子にバイアス電流供給のための第1の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第1のコンデンサとを備え、前記入力回路は、光パケットを受光してそれぞれ単一の電気パルスを発生する第1、第2のトリガー回路と、前記第1、「第2のトリガー回路に入力する光パケットに時間差を生じさせる時間差入力手段と、前記第1、第2のトリガー回路の出力をそれぞれ入力とするカスケード接続された第1、第2のトランジスタとから構成され、前記第1、第2のトランジスタの接続点が入力回路の出力端子に接続されたものであり、前記第1、第2のトリガー回路の各々は、前記光パケットを受光するMSM−PDと、一端が第2の電圧に接続され、他端が前記MSM−PDのバイアス側の電極に接続された入力抵抗と、一端が前記MSM−PDのバイアス側の電極に接続され、他端が接地された第2のコンデンサと、一端が第3の電圧に接続され、他端が前記MSM−PDの出力側の電極に接続された第1の出力抵抗と、一端が前記MSM−PDの出力側の電極に接続され、他端が接地された第2の出力抵抗とから構成されるものであり、バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とするものである。
また、本発明の光クロック発生器は、光パケットを受光して単一の電気パルスを発生する入力回路と、この入力回路から出力された電気パルスを増幅する中間回路と、この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、アノード端子にバイアス電流供給のための第1の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第1のコンデンサとを備え、前記入力回路は、光パケットを受光してそれぞれ単一の電気パルスを発生する第1、第2のトリガー回路と、前記第1、第2のトリガー回路に入力する光パケットに時間差を生じさせる時間差入力手段と、前記第1のトリガー回路の出力を入力とする縦続接続された第1、第2のインバーターアンプと、前記第2のトリガー回路の出力を入力とする縦続接続された第3、第4のインバーターアンプと、前記第2、第4のインバーターアンプの出力をそれぞれ入力とするカスケード接続された第1、第2のトランジスタとから構成され、前記第1、第2のトランジスタの接続点が入力回路の出力端子に接続されたものであり、前記第1、第2のトリガー回路の各々は、前記光パケットを受光するMSM−PDと、一端が第2の電圧に接続され、他端が前記MSM−PDのバイアス側の電極に接続された入力抵抗と、一端が前記MSM−PDのバイアス側の電極に接続され、他端が接地された第2のコンデンサと、一端が第3の電圧に接続され、他端が前記MSM−PDの出力側の電極に接続された第1の出力抵抗と、一端が前記MSM−PDの出力側の電極に接続され、他端が接地された第2の出力抵抗とから構成されるものであり、バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とするものである。
また、本発明の光クロック発生器は、光パケットを受光して単一の電気パルスを発生する入力回路と、この入力回路から出力された電気パルスを増幅する中間回路と、この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、アノード端子にバイアス電流供給のための第1の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第1のコンデンサとを備え、前記入力回路は、光パケットを受光して単一の電気パルスを発生するトリガー回路と、このトリガー回路の出力をそれぞれ入力として、互いに直流レベルの異なる電気パルスを出力する第1、第2の電気パルス生成回路と、前記第1、第2の電気パルス生成回路の出力をそれぞれ入力とするカスケード接続された第1、第2のトランジスタとから構成され、前記第1、第2のトランジスタの接続点が入力回路の出力端子に接続されたものであり、前記トリガー回路は、前記光パケットを受光するMSM−PDと、一端が第2の電圧に接続され、他端が前記MSM−PDのバイアス側の電極に接続された入力抵抗と、一端が前記MSM−PDのバイアス側の電極に接続され、他端が接地された第2のコンデンサと、一端が第3の電圧に接続され、他端が前記MSM−PDの出力側の電極に接続された第1の出力抵抗と、一端が前記MSM−PDの出力側の電極に接続され、他端が接地された第2の出力抵抗とから構成されるものであり、バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とするものである。
また、本発明の光クロック発生器の1構成例において、前記中間回路は、前記入力回路から出力された電気パルスを増幅すると同時に、この電気パルスを2つ以上に分岐させ、前記出力回路は、前記中間回路の分岐された出力毎に2つ以上設けられた複数の電流ドライバー回路から構成され、各電流ドライバー回路は、その出力が出力回路の共通の出力端子に接続され、中間回路からの電気パルスが入力されることでオンになる複数の並列トランジスタを含むことを特徴とするものである。
本発明によれば、光パケットを受光して単一の電気パルスを発生させ、この電気パルスを増幅し、出力回路の出力端子をオンにして、レーザーダイオードに高速の電流パルスを注入することにより、マスター光クロックパルスをレーザーダイオードから出力させることができる。その結果、本発明では、光クロック発生器の消費電力およびサイズを大幅に低減することが可能となる。
また、本発明では、入力回路を、第1、第2のトリガー回路と、時間差入力手段と、第1、第2のトランジスタとから構成することにより、入力回路から出力する電気パルスのジッタの抑制とパルス幅の制限とを両立させることができる。
また、本発明では、入力回路を、第1、第2のトリガー回路と、時間差入力手段と、第1、第2、第3、第4のインバーターアンプと、第1、第2のトランジスタとから構成することにより、入力回路から出力する電気パルスのジッタの抑制とパルス幅の制限とを両立させることができる。また、本発明では、第1、第2のトランジスタに印加される電気パルスの十分に大きな振幅を確保することができる。
また、本発明では、入力回路を、トリガー回路と、第1、第2の電気パルス生成回路と、第1、第2のトランジスタとから構成することにより、時間差入力手段を用いることなく、単一の光パケットから電気パルスを生成することができる。
また、本発明では、中間回路が入力回路から出力された電気パルスを2つ以上に分岐させるようにし、出力回路を、中間回路の分岐された出力毎に2つ以上設けられた電流ドライバー回路から構成することにより、レーザーダイオードに十分な大きさの電流を流すことができ、各電流ドライバー回路内の並列トランジスタのゲート容量の増大を抑え、レーザーダイオードを流れる電流パルスのパルス幅の増大を抑えることができる。
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係る光クロック発生器(以下、OCG)の構成を示すブロック図である。本実施の形態では、高速ドライバー回路によってレーザーダイオードの時間制御された動作に基づくマスター光クロックパルスの生成のための、エネルギー効率の高いシンプルな方法を提案する。
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係る光クロック発生器(以下、OCG)の構成を示すブロック図である。本実施の形態では、高速ドライバー回路によってレーザーダイオードの時間制御された動作に基づくマスター光クロックパルスの生成のための、エネルギー効率の高いシンプルな方法を提案する。
本実施の形態のOCGは、着信光パケットを受光して単一の電気パルスを発生する入力回路1と、入力回路1から出力された電気パルスを増幅する中間回路2と、中間回路2で増幅された電気パルスが入力されることで出力端子がオンになる出力回路3と、アノード端子に正のバイアス電圧Vbが印加され、カソード端子が出力回路3の出力端子に接続されたレーザーダイオード(LD)4と、一端がLD4のアノード端子に接続され、他端が接地されたコンデンサ5とから構成される。入力回路1と中間回路2と出力回路3とは、コンパクトな単一チップの光電子集積回路(OEIC:Opto-Electronic Integrated Circuit:OEIC)上に形成される。
図1の構成では、LD4のアノード端子に必要な転送バイアスを提供するための電圧Vbが供給される。また、LD4に非常に近い場所にコンデンサ5を配置することにより、コンデンサ5に電荷を蓄えることができるようになっている。コンデンサ5は、LD4に対して十分な大きさの電流を流すことが可能な大きい値に設定される。
LD4のカソード端子は出力回路3に接続される。LD4に電流が流れない限り、このLD4によって光出力が生成されることはなく、LD4に電流が流れる場合のみ、LD4でゲインスイッチングが行われ、LD4から光パルスが出力される。
このLD4に必要な電流はコンデンサ5から供給され、図示しない直流電流源(電圧Vbの供給源)からは供給されない。その理由は、電圧Vbを発生する直流電流源とLD4のアノード端子との間は通常長い距離があり、そのため大きなインダクタンスが存在するため、出力回路3が高速にオンになっても、直流電流源からLD4のアノード端子に電流を流し込むことは困難であり、コンデンサ5に蓄えられた電荷が主な電流源となるからである。
コンデンサ5に蓄えられた電荷が特定の光パルスを生成するために消費されると、次の着信光パケットによって新しい光パルスの生成が開始されるまで、直流電流源から供給される電圧Vbによってコンデンサ5が充電される。
OEICに形成された入力回路1と中間回路2と出力回路3とは、着信光パケットに同期して動作し、十分に高い振幅と狭いパルス幅とを有する電流パルスを生成する。この電流パルスは、LD4の電流の流れを制御するために使用される。出力回路3がオンとなって、LD4に電流パルスが流れると、LD4は、ゲインスイッチモードで動作するため、駆動電流パルスと比べて非常に狭いパルス幅で光パルスを生成する。例えば、200ピコ秒のパルス幅の電流パルスに対して、約10ピコ秒のパルス幅の光パルスを生成することができる。
入力回路1の役割は、着信光パケットと同期した単一の電気パルスを生成することである。この入力回路1の出力レベルは、1つの着信光パケットに同期した電気パルスを出力した後は、次の着信光パケットが到着するまで低い出力レベルを維持する。入力回路1が生成する電気パルスを、以後はシードパルスと呼ぶことにする。入力回路1には、後述のようにシードパルスを生成するために着信光パケットに応じて動作するMSM−PDが含まれる。
これに対して、出力回路3は、LD4を駆動する電流を流すことが可能な高速トランジスタ群からなる。
中間回路2は、シードパルスを整形し増幅することにより、入力回路1と出力回路3とを仲介する。
中間回路2は、シードパルスを整形し増幅することにより、入力回路1と出力回路3とを仲介する。
入力回路1は基本的に放電ベースのトリガー回路である。図2に、MSM−PDを含む、放電ベース(DB)−MSM−PD回路と呼ばれる入力回路1の基本構成を示す。入力回路1は、着信光パケットを受光するMSM−PD10と、一端が正の電圧Vinputに接続され、他端がMSM−PD10のバイアス側の電極に接続された入力抵抗Rinと、一端がMSM−PD10のバイアス側の電極に接続され、他端が接地されたコンデンサCinと、一端が負の電圧Vbiasに接続され、他端がMSM−PD10の出力側の電極に接続された出力抵抗Rbias1と、一端がMSM−PD10の出力側の電極に接続され、他端が接地された出力抵抗Rbias2とから構成される。
コンデンサCinは、高速な放電が可能な小さい値に設定される。ただし、後述のように出力回路3をオンにする必要があるため、出力回路3をオンにするための放電電流を流すことが可能な程度の値にすることが望ましい。
抵抗Rbias1,Rbias2の値は、コンデンサCinとの兼ね合いで設定される(Rbias1=Rbias2)。つまり、時定数Cin×Rbias2で入力回路1の応答速度が決まるため、抵抗Rbias1,Rbias2の値は、応答速度の値が所望の値になるような大きい値に設定される。
負の電圧Vbiasは、着信光パケットが入力されていない状態で、出力回路3がオフの状態(ノーマリオフ)になるように設定される。
負の電圧Vbiasは、着信光パケットが入力されていない状態で、出力回路3がオフの状態(ノーマリオフ)になるように設定される。
抵抗Rinは、時定数Rin×Cinで決まるコンデンサCinの充電が、コンデンサCinの放電よりも十分に遅くなるように大きい値に設定される。
正の電圧Vinputは、コンデンサCinを充電可能な電圧であればよい。
正の電圧Vinputは、コンデンサCinを充電可能な電圧であればよい。
前述のとおり、電圧Vbiasを低いレベルに維持することにより、次の中間回路2のトランジスタがノーマリーオフモードに設定される。
十分なエネルギーを持つ着信光パケットが受信されると、まず先頭の光パルスがMSM−PD10に照射され、MSM−PD10でキャリアが生成され、フォトコンダクティブ効果によりMSM−PD10の抵抗が急激に低下する。このため、コンデンサCinに蓄えられていた電荷は、抵抗Rbias2に流れ、高速に放電される。この時、単一の電気パルスが発生される。
十分なエネルギーを持つ着信光パケットが受信されると、まず先頭の光パルスがMSM−PD10に照射され、MSM−PD10でキャリアが生成され、フォトコンダクティブ効果によりMSM−PD10の抵抗が急激に低下する。このため、コンデンサCinに蓄えられていた電荷は、抵抗Rbias2に流れ、高速に放電される。この時、単一の電気パルスが発生される。
時定数Rin×Cinが時定数Rbias2×Cinより長くなるように設定すると、再充電に比較的長い時間を要するコンデンサCinがすばやく空乏化するため、コンデンサCinの放電された電荷を補充することができず、MSM−PD10のバイアス側の電極(図2のA点)の電位は急激に低下することとなる。
着信光パケットを受信している間、MSM−PD10でキャリアが生成され、低電流が流れる。この電流によりコンデンサCinが継続的に放電されるが、同時に入力抵抗Rinを通してコンデンサCinへの低電流の供給も行われる。両方の電流が相殺されることにより、コンデンサCinには電荷が蓄積しないため、MSM−PD10に着信光パケットの第2パルス以降が照射されても、電気パルスが形成されることはない。こうして、MSM−PD10には着信光パケット全体が照射されているにも拘らず、MSM−PD10の出力側の電極(図2のB点)においては、先頭パルスと同期した単一のシードパルスが発生することとなる。
2つの着信光パケットに挟まれたガード時間(光パケット間の無信号状態の時間)内においては、MSM−PD10に光信号は供給されない。そのため、コンデンサCinには入力抵抗Rinを通して十分な電荷が蓄積され、MSM−PD10のバイアス側の電極(図2のA点)の電位はVinputと等しい状態で保持される。これにより、次の着信光パケットによってMSM−PD10が動作すると、新しいシードパルスが生成される。
ここで、光パケット電力の変動の問題について説明する。OPSネットワークにおいて、光パケットは一般的に可変のホップカウントを持つ異なるパスを通ってからバッファリングノードに到達するため、バッファに着信する光パケットの電力レベルは一般的に様々である。
図1、図2に示したような構成でマスター光クロックパルスを生成すると、図3(B)に示すような問題が生じる。図3(A)はOCGの入力回路1に異なる電力レベルE,(E+Δ)の着信光パケットが入力される状況を示している。図3(B)の横軸は時間、縦軸はLD4を流れる電流の強度である。図3(B)の30は電力レベルEの着信光パケットが入力されたときにLD4を流れる電流パルスを示し、31は電力レベル(E+Δ)の着信光パケットが入力されたときにLD4を流れる電流パルスを示している。
異なる電力レベルの着信光パケットが入力される場合、入力回路1によって生成されるシードパルスでは、振幅、パルス幅、および立ち上がり時間に変化が発生する。このような変化は、LD4によって生成される最終的なマスター光クロックパルスのタイミングと形状に直接影響する。その結果、LD4から出力される光パルスがマスター光クロックパルスとして使用できなくなることがある。
確保すべきマスター光クロックパルスの2つの重要な機能は、着信光パケットに対する開始時間、つまりジッタを最小限に抑えることと、適切なパルス幅を維持することである。これらの機能は、シードパルスにおいても確保されなければならないが、実際には図4(B)に示すようにジッタとパルス幅とは二律背反の関係にある。
入力回路1から出力されるシードパルスは、出力回路3に到達する前に中間回路2によって増幅される必要がある。しかしながら、一般的に中間回路2を構成する増幅回路のトランジスタは、そのゲート端子がシードパルスによって制御される。ここで、トランジスタのゲート端子に供給される直流電圧値より僅かに高い電圧値がそのトランジスタのソース端子に供給される場合を考えてみる。図4(A)は入力回路1から出力されるシードパルスの波形の例を示す図であり、横軸は時間、縦軸は電圧である。VA,VBは増幅回路のトランジスタのしきい値を示している。
増幅回路のトランジスタのゲート端子とソース端子の電圧差が小さいため、トランジスタをオンにするためのしきい値VBが低く、振幅と立ち上がり時間が異なる図4(A)の40,41のようなシードパルスのいずれが入力される場合であっても、増幅回路で増幅されたシードパルスの開始時間は大きく変化しない(たとえば、数ピコ秒)。しかし、同時に、増幅回路のトランジスタのターンオン時間が長いため、増幅回路から出力するシードパルスのパルス幅を制限することは難しい。
一方、高い電圧レベルが増幅回路のトランジスタのソース端子に供給される場合、シードパルスに対するしきい値VAが高くなり、トランジスタをオンにするのが難しくなる。その結果、図4(A)の40,41のようなシードパルスのうちどちらが入力されるかによって、増幅回路で増幅されたシードパルスの開始時間がはっきりと変化するが、しきい値VAが高いため、増幅されたシードパルスのパルス幅は制限される。このように、増幅されるシードパルスのジッタとパルス幅の間で常に二律背反が生じる。
前述の二律背反の問題の根本的な解決方法として本実施の形態で提案するのは、シードパルスの差分パルスを生成して狭いパルス幅と十分なパルスの振幅を維持しながら、低い電圧のしきい値の利用により着信光パケット電力の変動におけるジッタを最小限に抑えることができる方法である。
図5に、シードパルスの差分生成のための入力回路1の基本回路を示す。図5に示す入力回路1は、光パケットを受光してそれぞれ単一の電気パルスを発生するトリガー回路11,12と、トリガー回路11,12の出力をそれぞれ入力とするカスケード接続されたNチャネルトランジスタT1,T2と、出力抵抗Routとから構成される。ここでは、2つの独立したトリガー回路11,12(DB−MSM−PDトリガー回路)がそれぞれトランジスタT1,T2のゲート端子を制御している。
トリガー回路11は、MSM−PD10−1と、一端が電圧Vinputに接続され、他端がMSM−PD10−1のバイアス側の電極に接続された入力抵抗Rin1と、一端がMSM−PD10−1のバイアス側の電極に接続され、他端が接地されたコンデンサCin1と、一端が電圧Vbiasに接続され、他端がMSM−PD10−1の出力側の電極に接続された出力抵抗Rbias1と、一端がMSM−PD10−1の出力側の電極に接続され、他端が接地された出力抵抗Rbias2とから構成される。
トリガー回路12は、MSM−PD10−2と、一端が電圧Vinputに接続され、他端がMSM−PD10−2のバイアス側の電極に接続された入力抵抗Rin2と、一端がMSM−PD10−2のバイアス側の電極に接続され、他端が接地されたコンデンサCin2と、一端が電圧Vbiasに接続され、他端がMSM−PD10−2の出力側の電極に接続された出力抵抗Rbias3と、一端がMSM−PD10−2の出力側の電極に接続され、他端が接地された出力抵抗Rbias4とから構成される。
トリガー回路11,12は同じ構成を有するものであるが、トリガー回路12に入力される着信光パケットは、トリガー回路11に入力される着信光パケットよりも時間ΔT(例えば数10ピコ秒)だけ遅れて入力されるようになっている。これにより、トリガー回路11,12から出力される電気パルスにΔTの時間差が生じ、トランジスタT1がトランジスタT2よりも数10ピコ秒先にオンになる。トリガー回路11,12に入力する着信光パケットに時間差を生じさせる時間差入力手段としては、例えば光ファイバーがある。
トランジスタT1のゲート端子にはトリガー回路11からの電気パルスが入力され、ドレイン端子には高い直流電圧レベルのVpushが供給され、ソース端子が入力回路1の出力端子に接続される。入力回路1の出力端子と一定電圧Vcntrlとの間には出力抵抗Routが設けられる。トランジスタT1は、入力回路1の出力端子における電圧が増加するように出力抵抗Routに電流を流すために使用される。
一方、トランジスタT2のゲート端子にはトリガー回路12からの電気パルスが入力され、ドレイン端子は入力回路1の出力端子に接続され、ソース端子には低い直流電圧レベルのVpullが供給される(Vpush>Vpull)。トランジスタT2は、トランジスタT1によって流される電流を相殺することにより、出力抵抗Routに電流を流さないために使用される。
トランジスタT1,T2のそれぞれのゲート端子に低い直流電圧レベルを供給することにより、シードパルスが入力されるタイミングを除いて、出力抵抗Rout全体の電圧レベルが低く抑えられるため、2つのトランジスタT1,T2がノーマリーオフの状態に設定される。また、トランジスタT1,T2のそれぞれのゲート端子とソース端子の電圧差を小さく設定することにより、光トリガーエネルギーの変化、つまり光パケット電力の変化によるシードパルスの開始時間の変化が小さくなるようにする。
出力抵抗Routの想定される高い方の電圧レベルをVon、低い方の電圧レベルをVoffとする。出力抵抗Routに電流を流すときはトランジスタT1から十分な電流が供給されるように電圧Vpushが電圧Vonを超える必要がある。一方、出力電圧レベルをリセットする場合はトランジスタT2を通して十分な電流が供給されるように電圧Vpullを電圧Voffより小さくする必要がある。
トリガー回路11が光パケットを受信すると、トランジスタT1のゲート端子に高い電気パルスが供給され、トランジスタT1がオンするが、トリガー回路12が光パケットを受信していないので、トランジスタT2のゲート端子の電圧は低く、トランジスタT2はオフのままとなる。
トランジスタT1をオンにするかどうかを制御する電圧差Vgsはゲート端子の電圧と出力抵抗Routの電圧(トランジスタT1のソース端子の電圧)との差であるため、出力抵抗Routの電圧が増加する間、トランジスタT1はオフの位置に近づく。そのため、トランジスタT1のゲート端子に印加される電気パルスのピーク電圧はトランジスタT1のしきい値の電圧分だけ電圧Vonを超える必要がある。さもないと、出力抵抗Routの電圧レベルがVonに達する前にトランジスタT1がオフになる。
そのため、トランジスタT1のゲート端子に印加される電気パルスのために大きな電圧のスパン、つまり大きな振幅が必要となる。以上のように、図5に示した回路構成では、このような高いスパンを確保することは難しい。
そこで、着信光パケットにより生成される電気パルスの増幅の制限に対応するために修正した入力回路1の構成を図6に示す。図6に示す入力回路1は、トリガー回路11,12と、NチャネルトランジスタT1,T2と、インバーターアンプinv1a,inv1b,inv2a,inv2bと、出力コンデンサCoutとから構成される。
トリガー回路11,12の構成は上記のとおりであり、トリガー回路12に入力される着信光パケットは、トリガー回路11に入力される着信光パケットよりも時間ΔTだけ遅れて入力されるようになっている。上記のとおり、トリガー回路11,12に入力する着信光パケットに時間差を生じさせる時間差入力手段としては、例えば光ファイバーがある。
インバーターアンプinv1aは、一端が電源電圧に接続された出力抵抗R1と、ゲート端子がトリガー回路11の出力端子に接続され、ドレイン端子が出力抵抗R1の他端に接続され、ソース端子が直流バイアス電圧に接続されたNチャネルトランジスタT3とから構成される。
インバーターアンプinv1bは、一端が電源電圧に接続された出力抵抗R2と、ゲート端子がインバーターアンプinv1aの出力端子(トランジスタT3のドレイン端子)に接続され、ドレイン端子が出力抵抗R2の他端に接続され、ソース端子が直流バイアス電圧に接続されたNチャネルトランジスタT4とから構成される。
インバーターアンプinv2aは、一端が電源電圧に接続された出力抵抗R3と、ゲート端子がトリガー回路12の出力端子に接続され、ドレイン端子が出力抵抗R3の他端に接続され、ソース端子が直流バイアス電圧に接続されたNチャネルトランジスタT5とから構成される。
インバーターアンプinv2bは、一端が電源電圧に接続された出力抵抗R4と、ゲート端子がインバーターアンプinv2aの出力端子(トランジスタT5のドレイン端子)に接続され、ドレイン端子が出力抵抗R4の他端に接続され、ソース端子が直流バイアス電圧に接続されたNチャネルトランジスタT6とから構成される。
図6に示した構成では、各トリガー回路11,12の後にそれぞれ2台のインバーターアンプinv1a,inv1b,inv2a,inv2bを続けて設置することにより、トリガー回路11,12から出力される電気パルスを増幅している。差分生成する電気パルスの振幅とパルス幅をさらに向上させるため、図5の出力抵抗Routの代わりに、入力回路1の出力端子と接地との間に出力コンデンサCoutを設けている。
図7に、本実施の形態のOCGの具体的な構成例を示す。図1で説明したとおり、OCGは、入力回路1と、中間回路2と、出力回路3と、LD4と、コンデンサ5とから構成される。
入力回路1は、トリガー回路11,12と、NチャネルトランジスタT1,T2と、インバーターアンプinv1a,inv1b,inv2a,inv2bと、出力コンデンサCoutと、インバーターアンプinv1aの出力端子(トランジスタT3のドレイン端子)と接地との間に設けられたコンデンサC1と、インバーターアンプinv2aの出力端子(トランジスタT5のドレイン端子)と接地との間に設けられたコンデンサC2とから構成される。上記のとおり、トリガー回路12に入力される着信光パケットは、トリガー回路11に入力される着信光パケットよりも時間ΔTだけ遅れて入力されるようになっている。
中間回路2は、入力回路1から出力される電気パルスを増幅する。中間回路2は、一端が電源電圧(例えば0V)に接続された抵抗R5と、ゲート端子が入力回路1の出力端子(トランジスタT1のソース端子とトランジスタT2のドレイン端子の接続点)に接続され、ドレイン端子が抵抗R5の他端に接続され、ソース端子が直流バイアス電圧(例えば−1.7V)に接続されたNチャネルトランジスタT7と、一端が電源電圧(例えば0.5V)に接続された抵抗R6と、ゲート端子がトランジスタT7のドレイン端子に接続され、ドレイン端子が抵抗R6の他端に接続され、ソース端子が直流バイアス電圧(例えば−0.54V)に接続されたNチャネルトランジスタT8と、一端が電源電圧(例えば0.5V)に接続された抵抗R7と、ゲート端子がトランジスタT7のドレイン端子に接続され、ドレイン端子が抵抗R7の他端に接続され、ソース端子が直流バイアス電圧(例えば−0.54V)に接続されたNチャネルトランジスタT9とから構成される。
出力回路3は、中間回路2で増幅された電気パルスに応じてLD4を駆動する。出力回路3は、電流ドライバー回路G1〜G4から構成される。電流ドライバー回路G1は、ゲート端子が中間回路2の第1の出力端子(トランジスタT8のドレイン端子)に接続され、ドレイン端子が電源電圧(例えば1.2V)に接続されたNチャネルトランジスタT10と、一端がトランジスタT10のソース端子に接続され、他端が直流バイアス電圧(例えば−0.6V)に接続された抵抗R8と、ゲート端子がトランジスタT10のソース端子に接続され、ドレイン端子が電源電圧(例えば1.2V)に接続されたNチャネルトランジスタT11,T12と、一端がトランジスタT11のソース端子に接続され、他端が直流バイアス電圧(例えば−0.3V)に接続された抵抗R9と、一端がトランジスタT12のソース端子に接続され、他端が直流バイアス電圧(例えば−0.3V)に接続された抵抗R10と、ゲート端子がトランジスタT11のソース端子に接続され、ドレイン端子が出力回路3の出力端子に接続されたNチャネルトランジスタT13と、ゲート端子がトランジスタT12のソース端子に接続され、ドレイン端子が出力回路3の出力端子に接続されたNチャネルトランジスタT14とから構成される。
トランジスタT13は、ゲート端子同士が接続され、ドレイン端子同士が接続され、さらにソース端子同士が接続された複数の並列トランジスタ(図7では2個のトランジスタ)からなる。同様に、トランジスタT14は、複数の並列トランジスタからなる。なお、トランジスタT13,T14のソース端子は例えば接地されている。
電流ドライバー回路G2の構成は、電流ドライバー回路G1と同じである。電流ドライバー回路G3,G4の構成も電流ドライバー回路G1と同じであるが、電流ドライバー回路G3,G4の場合には、内部のトランジスタT10のゲート端子が中間回路2の第2の出力端子(トランジスタT9のドレイン端子)に接続されている。
本実施の形態では、入力回路1から出力されるシードパルスを中間回路2で増幅し、かつトランジスタT8,T9と抵抗R6,R7を設けることで、増幅された同一のシードパルスを2つ生成する。さらに、中間回路2の第1の出力端子から出力されたシードパルスは電流ドライバー回路G1,G2の2つに供給され、中間回路2の第2の出力端子から出力されたシードパルスは電流ドライバー回路G3,G4の2つに供給される。
出力回路3のトランジスタT10〜T12と抵抗R8〜R10は並列トランジスタT13,T14を駆動するバッファ回路を構成している。
多数の並列トランジスタT13,T14を流れる電流が合計されるように電流ドライバー回路G1〜G4を設けることにより、LD4に十分な大きさの電流を流すことが可能になる。ここでは、入力回路1からシードパルスが出力されると、増幅されたシードパルスが電流ドライバー回路G1〜G4に入力され、電流ドライバー回路G1〜G4内の多数の並列トランジスタT13,T14がオンとなり、コンデンサ5に蓄えられた電荷が電流パルスとなって、LD4に流れ込むこととなる。これにより、LD4からマスター光クロックパルスが出力される。
多数の並列トランジスタT13,T14を流れる電流が合計されるように電流ドライバー回路G1〜G4を設けることにより、LD4に十分な大きさの電流を流すことが可能になる。ここでは、入力回路1からシードパルスが出力されると、増幅されたシードパルスが電流ドライバー回路G1〜G4に入力され、電流ドライバー回路G1〜G4内の多数の並列トランジスタT13,T14がオンとなり、コンデンサ5に蓄えられた電荷が電流パルスとなって、LD4に流れ込むこととなる。これにより、LD4からマスター光クロックパルスが出力される。
1つの電気パルスで多数の並列トランジスタを駆動する場合、これらの並列トランジスタのゲート容量が加算されることになり、並列トランジスタを駆動するバッファ回路の負荷が大きくなるという問題がある。この大きなゲート容量により、LD4を流れる電流パルスのパルス幅が非常に広くなる可能性がある。
このような問題を回避するため、本実施の形態では、中間回路2の内部で電気パルスを2つに分け、この2つの電気パルスをそれぞれ2つに分けて電流ドライバー回路G1〜G4に入力し、さらに各電流ドライバー回路G1〜G4の内部で電気パルスを2つに分けて並列トランジスタT13とT14を個別に駆動するようにしている。
こうして、電気パルスをツリー状に分け、各電流ドライバー回路G1〜G4内の並列トランジスタT13,T14を個別に駆動することにより、並列トランジスタT13,T14のゲート容量の増大を抑えるようにしている。
図8は着信光パケットの先頭パルスの電力変動が約20%である状況において電流ドライバー回路G1〜G4を流れる電流パルスの波形のシミュレーション結果を示す図、図9は図8の一部を拡大した図である。図8、図9の横軸は時間、縦軸は電流である。図8、図9の80は先頭パルスの電力レベルが0.5pJである場合の電流パルスを示し、81は先頭パルスの電力レベルが0.6pJである場合の電流パルスを示している。図8によると、光パケットの電力レベルが異なる場合でも、生成される電流パルスの振幅はほとんど同じであり、図9の拡大部分で示すように、ジッタはわずか2.6ピコ秒となる。
なお、シードパルスのジッタとパルス幅の二律背反の問題を解消することはできないが、図7に示した入力回路1の構成の代わりに、図2に示した入力回路1の構成を図7に適用することも可能である。この場合は、図2の入力回路1の出力端子(抵抗Rbias1とRbias2の接続点)を図7の中間回路2の入力端子(トランジスタT7のゲート端子)に接続すればよい。
また、本実施の形態では、入力回路1から出力されたシードパルスを中間回路2で2つに分岐させているが、これに限るものではなく、3つ以上に分岐させてもよいことは言うまでもない。
また、本実施の形態では、中間回路2の1つの出力あたり電流ドライバー回路を2つ設けているが、中間回路2の1つの出力あたり電流ドライバー回路を3つ以上設けてもよいことは言うまでもない。
また、本実施の形態では、中間回路2の1つの出力あたり電流ドライバー回路を2つ設けているが、中間回路2の1つの出力あたり電流ドライバー回路を3つ以上設けてもよいことは言うまでもない。
[第2の実施の形態]
第1の実施の形態では、入力回路1のトリガー回路11,12に入力する着信光パケットに時間差を生じさせることにより、シードパルスを生成しているが、単一の光パケットからシードパルスを生成することも可能である。図10は本発明の第2の実施の形態に係るOCGの入力回路1の構成を示す回路図であり、図2、図5と同一の構成には同一の符号を付してある。
第1の実施の形態では、入力回路1のトリガー回路11,12に入力する着信光パケットに時間差を生じさせることにより、シードパルスを生成しているが、単一の光パケットからシードパルスを生成することも可能である。図10は本発明の第2の実施の形態に係るOCGの入力回路1の構成を示す回路図であり、図2、図5と同一の構成には同一の符号を付してある。
図10に示す入力回路1は、MSM−PD10と、抵抗Rin,Rbias1,Rbias2,Routと、コンデンサCinと、NチャネルトランジスタT1,T2と、一端がMSM−PD10のバイアス側の電極に接続されたコンデンサC3と、一端がコンデンサC3の他端に接続され、他端が直流バイアス電圧に接続された抵抗R11と、着信光パケットの受信に応じてコンデンサCinからコンデンサC3を介して入力される電気パルスを遅延させる時間遅延部13と、入力端子が抵抗Rbias1とRbias2の接続点に接続され、出力端子がトランジスタT1のゲート端子に接続されたバッファ14と、入力端子が時間遅延部13の出力端子に接続され、出力端子がトランジスタT2のゲート端子に接続されたインバータ15とから構成される。
第1の実施の形態に示したように着信光パケットを2つに分ける代わりに、1つの着信光パケットからマスター光クロックパルスを生成する構成は、明らかに有益である。1つの着信光パケットを使用する構成においては、必要な光パケット電力が半分削減され、回路の実装サイズが低減される。さらに、遅延させた2つめの着信光パケット用のタップを余分に用意するためのオーバーヘッドも不要となる。
1つの着信光パケットによる動作を可能にする直接的な方法は、1つのトリガー回路(MSM−PD10と抵抗Rin,Rbias1,Rbias2とコンデンサCin)からの出力を分離し、分離した他方の電気パルスに一方の電気パルスと異なる物理的な時間遅延を課すことである。
MSM−PD10の逆側の端子(Cinが付いている端子)から発生される電気パルスはVrの反転であり、マイナスパルスである。これを、C3の容量性結合に基づき、時間遅延部13に入力する。時間遅延によりインバータ15の出力はバッファ14の出力に対して相対的に遅延する。インバータ15はマイナスパルスをプラスパルスに変換して、トランジスタT2を駆動する。このような遅延の発生により、第1の実施の形態と同様のシードパルスを生成することができる。
ただし、時間遅延部13は例えば電気配線によって実現するので、配線の物理的長さの制限により、時間遅延部13で実現できる遅延時間はせいぜい数ピコ秒である。また、例えば1ピコ秒の遅延時間のためには約80ミクロンの配線長が必要となるため、最終的な回路のサイズが非常に大きくなる。さらに、10ピコ秒の遅延時間を実現するには非常に長い回路が必要となり、そのような長さの回路では、電気信号の減衰(離散)が発生するため、実現は難しい。このように図10に示した時間遅延部13を用いることは現実的ではない。
そこで、本実施の形態では、トランジスタのバイアスを調整することによって時間遅延を発生させる。単純なバイアス調整により同じ入力の2つのトランジスタに相対遅延が発生する原理を図11、図12を用いて説明する。
図11に示すトランジスタT1とT2は同じもので、これらトランジスタT1,T2をオンにするしきい値はVthである。両方のトランジスタT1,T2のゲート端子には、非常に短い立ち上がり時間と、しきい値Vthを十分に上回る振幅とを有する同じ電気パルスEPが供給される。また、トランジスタT1のソース端子には直流バイアス電圧Vsrc1が供給され、トランジスタT2のソース端子には直流バイアス電圧Vsrc2が供給される(Vsrc2>Vsrc1)。
2つのトランジスタT1,T2のそれぞれのターンオンポイントはゲート端子とソース端子の電圧差Vgsによって決まる。そして、トランジスタT1の低いソース端子電圧と両方のトランジスタT1,T2の共通のゲート電圧により、トランジスタT1はトランジスタT2よりも先にオンになる。そのため、同じゲートパルスを使用して2つのトランジスタT1,T2に相対遅延を発生させる場合、ターンオン時間に遅延のあるトランジスタT2についてはソース端子にかける直流電圧を相対的に高くする必要がある(図12)。
2つのトランジスタT1,T2のターンオン時間の目標となる僅かな時間差ΔTを確保するためには、トランジスタT1,T2に入力する電気パルスEPの立ち上がりをできるだけ急峻にする必要がある。その理由は、電気パルスEPの急峻なスロープにより、先にオンになるトランジスタT1はゲート端子に印加される電圧が十分に増加し、他方のトランジスタT2がターンオン時刻に達する前に十分にオンにできるためである。
次に、2つのトランジスタT1,T2のゲートを駆動するために1つの電気パルスを使用する代わりに、同じ電気パルスを2つに分けて2つの電気パルスの直流レベルを変えるケースを検討する。図13に示すトランジスタT1とT2は同じものであるが、トランジスタT1のゲート端子には電気パルスEP1が入力され、トランジスタT2のゲート端子には電気パルスEP2が入力される。そして、電気パルスEP2の直流レベルを電気パルスEP1の直流レベルよりも低くする。
図14に示すように、このケースではトランジスタT2がトランジスタT1の後にオンにするため、直流バイアス電圧Vsrc2をVsrc1よりも高くしない。つまり、同じ電気パルスを2つに分けて2つの電気パルスEP1,EP2の直流レベルを変えることにより、トランジスタT2のソース端子の直流電圧を低くすることができる。そして、一般的にEP2の直流レベルとVsrc2に対して等しい直流電圧をかけることにより、目標となる同じ時間遅延を得ることができる。この方法で、他の回路設計の要件を満たすために、Vsrc2の値の設定を自由にすることができる。つまり、電気パルスEP1とEP2に同じものを使用する必要はなく、EP1,EP2のそれぞれが十分に急峻なスロープと振幅とを備えていればよい。
図10で説明した問題を修正した入力回路1の構成を図15に示す。図15に示す入力回路1は、トリガー回路11と、NチャネルトランジスタT1,T2と、トリガー回路11から出力される電気パルスから電気パルスEP1を生成してトランジスタT1のゲート端子に入力する電気パルス生成回路16と、トリガー回路11から出力される電気パルスから電気パルスEP2を生成してトランジスタT2のゲート端子に入力する電気パルス生成回路17とから構成される。中間回路2と出力回路3については図7で説明した構成を使用すればよい。
トリガー回路11の構成は上記のとおりである。先に説明したように、電気パルスEP2の直流レベルは電気パルスEP1の直流レベルよりも低く設定する。電気パルス生成回路16,17としては、例えばバッファ回路がある。バッファ回路内のトランジスタに与えるバイアス電圧を変えることにより、電気パルスEP1,EP2の直流レベルを変えることが可能である。
2つのトランジスタT1,T2は最初ノーマリーオフの状態となる。トランジスタT1のターンオフの深さは、着信光パケットに対するパルスの開始時間を大きく変えることなく着信光パケットの電力の変動を許容できる程度に小さくなければならない。トランジスタT1,T2がオフの状態では出力抵抗Routを流れる電流がないため、入力回路1の出力端子(トランジスタT1のソース端子とトランジスタT2のドレイン端子の接続点)は低い電圧レベルに維持される。
着信光パケットが受信され、電気パルス生成回路16からの電気パルスEP1がトランジスタT1のゲートに到達し、電気パルスEP1の電圧値がVthになった時点でトランジスタT1はオンになるが、トランジスタT2は遅れてオンになる。トランジスタT1からの電流はすべて出力抵抗Routを通り、入力回路1の出力端子の電圧の急激な増大を引き起こす。
電気パルスEP2、およびトランジスタT2のソース端子に供給する電圧Vsrc2の直流電圧レベルは、以下の2つの条件を満たすように設定されていなければならない。最初の条件は、出力抵抗Routの出力パルスの立ち上がり時間を設定するために、トランジスタT1に対して時間ΔTだけ相対的にトランジスタT2のターンオン時間を遅延させることである(図16(A))。
2つめの条件は、トランジスタT1の電流を相殺するために、トランジスタT2のターンオン時にトランジスタT2から適切な電流を流すことである。この電流の流れにより、入力回路1の出力電圧が0に戻り、同じトランジスタT1,T2を使用した場合にΔTの約2倍のパルス幅のパルスが生成される(図16(B))。これらの2つの条件を満たすことにより、単一の光パケットから1つのシードパルスを生成することができる。
本発明は、光パケットから単一の光パルスを生成する技術に適用することができる。
1…入力回路、2…中間回路、3…出力回路、4…レーザーダイオード、5…コンデンサ、10…MSM−PD、11,12…トリガー回路、13…時間遅延部、14…バッファ、15…インバータ、16,17…電気パルス生成回路、G1〜G4…電流ドライバー回路、T1〜T14…トランジスタ、inv1a,inv1b,inv2a,inv2b…インバーターアンプ、Rin,Rin1,Rin2,Rout,Rbias1,Rbias2,Rbias3,Rbias4,R1〜R11…抵抗、Cin,Cin1,Cin2,Cout,C1〜C3…コンデンサ。
Claims (5)
- 光パケットを受光して単一の電気パルスを発生する入力回路と、
この入力回路から出力された電気パルスを増幅する中間回路と、
この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、
アノード端子にバイアス電流供給のための第1の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、
一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第1のコンデンサとを備え、
前記入力回路は、
前記光パケットを受光するMSM−PDと、
一端が第2の電圧に接続され、他端が前記MSM−PDのバイアス側の電極に接続された入力抵抗と、
一端が前記MSM−PDのバイアス側の電極に接続され、他端が接地された第2のコンデンサと、
一端が第3の電圧に接続され、他端が前記MSM−PDの出力側の電極に接続された第1の出力抵抗と、
一端が前記MSM−PDの出力側の電極に接続され、他端が接地された第2の出力抵抗とから構成され、
前記MSM−PDの出力側の電極が入力回路の出力端子に接続されたものであり、
バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とする光クロック発生器。 - 光パケットを受光して単一の電気パルスを発生する入力回路と、
この入力回路から出力された電気パルスを増幅する中間回路と、
この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、
アノード端子にバイアス電流供給のための第1の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、
一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第1のコンデンサとを備え、
前記入力回路は、
光パケットを受光してそれぞれ単一の電気パルスを発生する第1、第2のトリガー回路と、
前記第1、第2のトリガー回路に入力する光パケットに時間差を生じさせる時間差入力手段と、
前記第1、第2のトリガー回路の出力をそれぞれ入力とするカスケード接続された第1、第2のトランジスタとから構成され、
前記第1、第2のトランジスタの接続点が入力回路の出力端子に接続されたものであり、
前記第1、第2のトリガー回路の各々は、
前記光パケットを受光するMSM−PDと、
一端が第2の電圧に接続され、他端が前記MSM−PDのバイアス側の電極に接続された入力抵抗と、
一端が前記MSM−PDのバイアス側の電極に接続され、他端が接地された第2のコンデンサと、
一端が第3の電圧に接続され、他端が前記MSM−PDの出力側の電極に接続された第1の出力抵抗と、
一端が前記MSM−PDの出力側の電極に接続され、他端が接地された第2の出力抵抗とから構成されるものであり、
バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とする光クロック発生器。 - 光パケットを受光して単一の電気パルスを発生する入力回路と、
この入力回路から出力された電気パルスを増幅する中間回路と、
この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、
アノード端子にバイアス電流供給のための第1の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、
一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第1のコンデンサとを備え、
前記入力回路は、
光パケットを受光してそれぞれ単一の電気パルスを発生する第1、第2のトリガー回路と、
前記第1、第2のトリガー回路に入力する光パケットに時間差を生じさせる時間差入力手段と、
前記第1のトリガー回路の出力を入力とする縦続接続された第1、第2のインバーターアンプと、
前記第2のトリガー回路の出力を入力とする縦続接続された第3、第4のインバーターアンプと、
前記第2、第4のインバーターアンプの出力をそれぞれ入力とするカスケード接続された第1、第2のトランジスタとから構成され、
前記第1、第2のトランジスタの接続点が入力回路の出力端子に接続されたものであり、
前記第1、第2のトリガー回路の各々は、
前記光パケットを受光するMSM−PDと、
一端が第2の電圧に接続され、他端が前記MSM−PDのバイアス側の電極に接続された入力抵抗と、
一端が前記MSM−PDのバイアス側の電極に接続され、他端が接地された第2のコンデンサと、
一端が第3の電圧に接続され、他端が前記MSM−PDの出力側の電極に接続された第1の出力抵抗と、
一端が前記MSM−PDの出力側の電極に接続され、他端が接地された第2の出力抵抗とから構成されるものであり、
バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とする光クロック発生器。 - 光パケットを受光して単一の電気パルスを発生する入力回路と、
この入力回路から出力された電気パルスを増幅する中間回路と、
この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、
アノード端子にバイアス電流供給のための第1の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、
一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第1のコンデンサとを備え、
前記入力回路は、
光パケットを受光して単一の電気パルスを発生するトリガー回路と、
このトリガー回路の出力をそれぞれ入力として、互いに直流レベルの異なる電気パルスを出力する第1、第2の電気パルス生成回路と、
前記第1、第2の電気パルス生成回路の出力をそれぞれ入力とするカスケード接続された第1、第2のトランジスタとから構成され、
前記第1、第2のトランジスタの接続点が入力回路の出力端子に接続されたものであり、
前記トリガー回路は、
前記光パケットを受光するMSM−PDと、
一端が第2の電圧に接続され、他端が前記MSM−PDのバイアス側の電極に接続された入力抵抗と、
一端が前記MSM−PDのバイアス側の電極に接続され、他端が接地された第2のコンデンサと、
一端が第3の電圧に接続され、他端が前記MSM−PDの出力側の電極に接続された第1の出力抵抗と、
一端が前記MSM−PDの出力側の電極に接続され、他端が接地された第2の出力抵抗とから構成されるものであり、
バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とする光クロック発生器。 - 請求項1乃至4のいずれか1項に記載の光クロック発生器において、
前記中間回路は、前記入力回路から出力された電気パルスを増幅すると同時に、この電気パルスを2つ以上に分岐させ、
前記出力回路は、前記中間回路の分岐された出力毎に2つ以上設けられた複数の電流ドライバー回路から構成され、
各電流ドライバー回路は、その出力が出力回路の共通の出力端子に接続され、中間回路からの電気パルスが入力されることでオンになる複数の並列トランジスタを含むことを特徴とする光クロック発生器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015232976A JP6074014B1 (ja) | 2015-11-30 | 2015-11-30 | 光クロック発生器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015232976A JP6074014B1 (ja) | 2015-11-30 | 2015-11-30 | 光クロック発生器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6074014B1 true JP6074014B1 (ja) | 2017-02-01 |
JP2017103513A JP2017103513A (ja) | 2017-06-08 |
Family
ID=57937655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015232976A Active JP6074014B1 (ja) | 2015-11-30 | 2015-11-30 | 光クロック発生器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6074014B1 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06324366A (ja) * | 1993-05-14 | 1994-11-25 | Nippon Telegr & Teleph Corp <Ntt> | 光スイッチアレイ |
JPH0991557A (ja) * | 1995-09-26 | 1997-04-04 | Matsushita Electric Works Ltd | 光電式煙感知器 |
JP2005064871A (ja) * | 2003-08-12 | 2005-03-10 | Nippon Telegr & Teleph Corp <Ntt> | 光信号処理装置および光信号処理方法 |
JP2014085866A (ja) * | 2012-10-24 | 2014-05-12 | Nippon Telegr & Teleph Corp <Ntt> | 光トリガ型シリアル−パラレル変換回路 |
JP2015039096A (ja) * | 2012-10-05 | 2015-02-26 | 日本電信電話株式会社 | 高速パラレル−シリアル変換器 |
-
2015
- 2015-11-30 JP JP2015232976A patent/JP6074014B1/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06324366A (ja) * | 1993-05-14 | 1994-11-25 | Nippon Telegr & Teleph Corp <Ntt> | 光スイッチアレイ |
JPH0991557A (ja) * | 1995-09-26 | 1997-04-04 | Matsushita Electric Works Ltd | 光電式煙感知器 |
JP2005064871A (ja) * | 2003-08-12 | 2005-03-10 | Nippon Telegr & Teleph Corp <Ntt> | 光信号処理装置および光信号処理方法 |
JP2015039096A (ja) * | 2012-10-05 | 2015-02-26 | 日本電信電話株式会社 | 高速パラレル−シリアル変換器 |
JP2014085866A (ja) * | 2012-10-24 | 2014-05-12 | Nippon Telegr & Teleph Corp <Ntt> | 光トリガ型シリアル−パラレル変換回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2017103513A (ja) | 2017-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8054141B2 (en) | Method and circuit for cancelling out comparator-delay in the relaxation oscillator | |
US8831059B2 (en) | Laser diode driver circuit | |
JP4870806B2 (ja) | トランスインピーダンスアンプ | |
US20100272448A1 (en) | Optical burst signal receiving device | |
CN103178441A (zh) | 垂直腔面发光激光器(vcsel)驱动电路 | |
Chow et al. | Demonstration of low-power bit-interleaving TDM PON | |
US6657474B2 (en) | Circuits for a low swing clocking scheme | |
JP6074014B1 (ja) | 光クロック発生器 | |
JP6077613B1 (ja) | 光トリガパルス発生器 | |
US12040837B2 (en) | Laser emitting system | |
Kern et al. | 18gb/s optical io: Vcsel driver and tia in 90nm cmos | |
KR102204356B1 (ko) | 저전력 펄스폭변조 송신기 | |
Ishikawa et al. | A parallel-to-serial converter based on a differentially-operated optically clocked transistor array | |
CN211151049U (zh) | 用于量子通信高消光比窄脉冲光源高速驱动装置 | |
JP5519838B1 (ja) | 光トリガ型パラレルシリアル変換回路 | |
Ishikawa et al. | A Novel Optoelectronic Parallel-to-Serial Converter for 100-Gbps Optical Packets | |
Ibrahim et al. | Hybrid optoelectronic router for future optical packet-switched networks | |
Kim et al. | A 10-Gb/s 6-V pp differential modulator driver in 65-nm CMOS | |
JP5945027B1 (ja) | パルス生成回路 | |
JP5922280B1 (ja) | 直列/並列変換器 | |
JP5855553B2 (ja) | 光トリガ型シリアル−パラレル変換回路 | |
Nakahara et al. | Self-routing of 100-Gb/s optical packets using self serial-to-parallel conversion-based label recognition | |
JP4691127B2 (ja) | 増幅回路 | |
Vyncke et al. | The 40 Gbps cascaded bit-interleaving PON | |
JP5922277B1 (ja) | 直列/並列変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161118 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161227 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170105 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6074014 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |