JP6074014B1 - 光クロック発生器 - Google Patents

Abstract

【課題】光クロック発生器の消費電力および実装サイズを低減する。【解決手段】光クロック発生器は、光パケットを受光して単一の電気パルスを発生する入力回路１と、入力回路１から出力された電気パルスを増幅する中間回路２と、中間回路２で増幅された電気パルスが入力されることで出力端子がオンになる出力回路３と、アノード端子にバイアス電流供給のための電圧が印加され、カソード端子が出力回路３の出力端子に接続されたレーザーダイオード４と、一端がレーザーダイオード４のアノード端子に接続され、他端が接地されたコンデンサ５とを備える。【選択図】 図１

Description

本発明は、高速非同期光パケットを処理するためのパケットバッファリングシステムに好適な光クロック発生器に関するものである。

超高速ビット送信は、非常に高まっているトラフィック要求に対処するために採用される光通信における共通のトレンドである（非特許文献１、非特許文献２参照）。送信されるビットを処理するための最も信頼できる手段は、現在も電気回路が基本となっているが、電力の制約などの物理的理由により、このような電気回路の処理速度は限られている。さらに、送信されるビットの速度が電気回路の動作限度を超える場合、別の解決策を探る必要がある。

別のアプローチは、シリアル−パラレル変換およびパラレル−シリアル変換により、それぞれ電気回路の入力／出力の超高速ビットをビット単位でインターフェース処理することである。超高速ビットのグループに対して１：Ｎの比率でシリアル−パラレル変換を行った場合、各ビットの時間がＮ倍に伸びるため、低速の電気回路で処理することが可能になる。電気回路での処理が完了した後は逆の比率でパラレル−シリアル変換を行うことにより、低速ビットを超高速ビットに戻すことができる。

変換処理を要求されていないときはシリアル−パラレル変換器およびパラレル−シリアル変換器をノーマリーオフの状態にしておく必要があるが、超高速ビットの入出力時には応答の遅延無しに変換器が直ちに動作状態に戻る。このようなバーストモード動作をサポートすることは、光パケットスイッチング（ＯＰＳ：optical packet switching）と呼ばれる光通信の特定の方式では不可欠である。この方式では、送信される情報は超高速ビットで構成される光パケットの形態を取るが、ここでは２つの連続するパケットに挟まれた時間間隔内に信号の送信は行われない。光パケットに含まれている光ラベルは、主にパケットの次のホップを定義するビットのグループである。各ＯＰＳネットワークノードは、光ドメイン内でパケットのペイロードを維持しながら、光ラベル内の情報に基づいて光パケットを送信先に転送する。

メモリへのパケットのバッファリングはＯＰＳで不可欠となる。その理由は、パケットの再生、サービス品質のプロビジョニング、およびマルチキャストなどの高度なネットワーク機能を有効にするだけでなく、衝突するパケット間の競合を解決するためにも使用されるからである。また、パケットのバッファリングは、特定のＯＰＳドメインに属し、特定のモジュレーション形式と送信規則を備えたパケットと、別の規則および形式を利用する他の送信ドメインとのインターフェース処理（ＯＰＳとイーサネット（登録商標）のインターフェース処理など）のためにも必要となる。

図１７（Ａ）に従来のパケットバッファリングシステムの基本構造を示す（非特許文献２参照）。パケットバッファリングシステムは、ＣＭＯＳメモリ１００と、シリアル−パラレル変換器（ＳＰＣ：serial-to-parallel converter）１０１と、パラレル−シリアル変換器（ＰＳＣ：parallel-to-serial converter）１０２と、光クロックパルス列発生器（ＯＣＰＴＧ：optical clock pulse train generator）１０３，１０４とから構成される。

図１７（Ｂ）はＯＣＰＴＧ１０３の構成を示すブロック図である。ＯＣＰＴＧ１０３は、入力された高速の着信光パケット毎に単一のマスター光クロックパルスを発生する光クロック発生器（ＯＣＧ：optical clock generator）１０５と、マスター光クロックパルスを一定周期の光クロックパルス列に変換するパルス列発生器（ＰＴＧ：pulse train generator）１０６と、ＰＴＧ１０６から出力される光クロックパルス列を、２つのＳＰＣ１０１のそれぞれに供給する光クロックパルスと、ＣＭＯＳメモリ１００に供給する光クロックパルスの３つに分岐させる１：３スプリッタ１０７とから構成される。

ＳＰＣ１０１は、ＯＣＰＴＧ１０３から入力される光クロックパルスに同期して動作し、高速の着信光パケットを１：Ｎの比率でシリアル−パラレル変換した電気信号を出力する。これらの電気信号はＣＭＯＳメモリ１００に格納される。
一方、ＰＳＣ１０２は、ＯＣＰＴＧ１０４から入力される光クロックパルスに同期して動作し、ＣＭＯＳメモリ１００にバッファリングされた電気信号をパラレル−シリアル変換し、再び光パケットを構築して出力する。

なお、ＯＣＰＴＧ１０４は、ＯＣＰＴＧ１０３と基本的に同じものであるが、ＯＣＰＴＧ１０４の内部のＰＴＧに入力される光クロックパルスとしては、ＯＣＧではなく、ＣＭＯＳメモリ１００から供給されるパルスが使用される。

着信光パケットに応じてＳＰＣ１０１を動作させるためには、特別な光クロックが必要となる。具体的には、光クロックは、（１）バーストモードの動作中に着信光パケットと時間的に同期していることと、（２）大規模な構成変更を行うことなく、着信光パケット電力（光パケットのパワーレベル）の変動に対応できること、が必要となる。これらの条件を達成するため、光クロックの生成は、（１）着信光パケットと同期したマスター光クロックパルスの生成（ＯＣＧ１０５）と、（２）マスター光クロックパルスに基づいて一定の時間間隔で分割された光クロックパルス列の生成（ＰＴＧ１０６）、という２つの手順に分かれている。

図１８に示すように、従来のＯＣＧ１０５は、着信光パケットから、後述する電気−光（ＥＯ：electrical-to-optical）変換器１０５２のレーザーダイオード（ＬＤ：laser diode）１０６３を制御するための１つの電気パルスを生成する光−電気（ＯＥ：optical-to-electrical）変換器１０５０と、ＯＥ変換器１０５０からの電気パルスを増幅する増幅回路１０５１と、増幅回路１０５１からの電気パルスを光パルスに変換するＥＯ変換器１０５２とから構成される（非特許文献１参照）。

ＯＥ変換器１０５０は、着信光パケットから電気ステップ信号を生成する光伝導性のサンプルホールド（Ｓ／Ｈ）回路１０５３と、着信光パケットに応じてＳ／Ｈ回路１０５３にセット信号を出力する光受信機１０５４と、電気ステップ信号を出力電気パルスに変換するパルス生成回路１０５５とから構成される。

Ｓ／Ｈ回路１０５３は、ＭＳＭ−ＰＤ（Metal-Semiconductor-Metal Photo Detector）１０５６と、ホールドコンデンサ１０５７と、ＨＥＭＴ（High Electron Mobility Transistor）バッファ回路１０５８と、リセットトランジスタ１０５９とから構成される。

光受信機１０５４は、着信光パケットの先頭「１」ビットに対応してセット信号を生成し、この着信光パケットの最後までセット信号の生成を継続するように低速で時間応答する。
着信光パケットを受信しない場合、Ｓ／Ｈ回路１０５３は、ノーマリーオンのリセットトランジスタ１０５９によってリセットされ続ける。この結果、Ｓ／Ｈ回路１０５３のホールドコンデンサ１０５７が短絡されることになり、Ｓ／Ｈ回路１０５３は信号を出力しない。

一方、着信光パケットを受信すると、光受信機１０５４は、Ｓ／Ｈ回路１０５３よりも僅かに先に分離入力される着信光パケットを受信してセット信号を出力し、Ｓ／Ｈ回路１０５３のリセットトランジスタ１０５９をオフにする。
着信光パケットは、光受信機１０５４よりも僅かに遅れてＳ／Ｈ回路１０５３に入力されるようになっている。Ｓ／Ｈ回路１０５３のＭＳＭ−ＰＤ１０５６は、着信光パケットの先頭パルスにより電荷を発生させる。

Ｓ／Ｈ回路１０５３のホールドコンデンサ１０５７は、ＭＳＭ−ＰＤ１０５６によって生じた電荷を保持する。これにより、Ｓ／Ｈ回路１０５３のＨＥＭＴバッファ回路１０５８を通じて電気ステップ信号が出力される。

Ｓ／Ｈ回路１０５３から出力された電気ステップ信号は、Ｓ／Ｈ回路１０５３の出力の立ち上がりを検出するパルス生成回路１０５５により電気パルスに変換される。
パルス生成回路１０５５は、波形整形回路１０６０と、遅延回路１０６１と、ＡＮＤ回路１０６２とから構成される。

パルス生成回路１０５５から出力される電気パルスのパルス幅は、ＥＯ変換器１０５２を構成するＬＤ１０６３のゲインスイッチングのために適切となるように、パルス生成回路１０５５内の遅延回路１０６１の遅延τにより調整される。
パルス生成回路１０５５からの電気パルスを増幅回路１０５１で増幅してＥＯ変換器１０５２のＬＤ１０６３に入力することにより、約１０ピコ秒のパルス幅のマスター光クロックパルスを得ることができる。

着信光パケットの受信が終了すると、次の光パケットの到着まで光受信機１０５４からのセット信号が消滅する。これにより、Ｓ／Ｈ回路１０５３のリセットトランジスタ１０５９がオンになるので、ホールドコンデンサ１０５７が短絡して、ホールドコンデンサ１０５７に保持されていた電荷が放電される。その結果、電気ステップ信号の出力が停止される。こうして、ＯＣＧ１０５は、着信光パケットと同期した単一のマスター光クロックパルスを発生する。

Tatsushi Nakahara，Ryo Takahashi，and Hirokazu Takenouchi，"Packet-level Optical Timing-pulse Generator and Its Application to 40-Gbit/s Optical Packet Self-routing"，NTT Technical Review，Vol.2，No.7，July 2004 Salah Ibrahim，Hiroshi Ishikawa，Tatsushi Nakahara，and Ryo Takahashi，"A novel optoelectronic serial-to-parallel converter for 25-Gbps burst-mode optical packets"，Optical Society of America，2013

マスター光クロックパルスを生成する従来のＯＣＧは、インバーター、ＡＮＤ回路、増幅回路を備えたいくつかの個別の高速の電気回路から構成される。これらの電気回路をバーストモード動作に準拠させるため、光パケットの着信がないときでも、その電気回路内で高電流を維持することが必要となる。そのため、電気回路を短時間しか使用しない場合でも、消費電力が大きくなる。

また、着信光パケットを受信する時間全体を通して高レベルの出力電気信号を生成するには、光受信機も必要となり、そのために着信光パケットとは別にパワー分離が必要となるだけでなく、消費電力と実装サイズがさらに増大する。
以上のように、従来のＯＣＧには、消費電力が大きいという問題と、実装が大規模になるという問題とがあった。幅広く配置可能なエネルギー効率の高いコンパクトなパケットバッファリングシステムを実現するには、この２つの問題を解決する必要がある。

本発明が解決しようとする課題は、レーザーダイオードの省エネルギー動作に基づく、マスター光クロックパルスの生成のためのエネルギー効率の高い新たな構成を用いることで、光クロック発生器の消費電力および実装サイズを大幅に低減することである。

本発明の光クロック発生器は、光パケットを受光して単一の電気パルスを発生する入力回路と、この入力回路から出力された電気パルスを増幅する中間回路と、この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、アノード端子にバイアス電流供給のための第１の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第１のコンデンサとを備え、前記入力回路は、前記光パケットを受光するＭＳＭ−ＰＤと、一端が第２の電圧に接続され、他端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続された入力抵抗と、一端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続され、他端が接地された第２のコンデンサと、一端が第３の電圧に接続され、他端が前記ＭＳＭ−ＰＤの出力側の電極に接続された第１の出力抵抗と、一端が前記ＭＳＭ−ＰＤの出力側の電極に接続され、他端が接地された第２の出力抵抗とから構成され、前記ＭＳＭ−ＰＤの出力側の電極が入力回路の出力端子に接続されたものであり、バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とするものである。

また、本発明の光クロック発生器は、光パケットを受光して単一の電気パルスを発生する入力回路と、この入力回路から出力された電気パルスを増幅する中間回路と、この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、アノード端子にバイアス電流供給のための第１の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第１のコンデンサとを備え、前記入力回路は、光パケットを受光してそれぞれ単一の電気パルスを発生する第１、第２のトリガー回路と、前記第１、「第２のトリガー回路に入力する光パケットに時間差を生じさせる時間差入力手段と、前記第１、第２のトリガー回路の出力をそれぞれ入力とするカスケード接続された第１、第２のトランジスタとから構成され、前記第１、第２のトランジスタの接続点が入力回路の出力端子に接続されたものであり、前記第１、第２のトリガー回路の各々は、前記光パケットを受光するＭＳＭ−ＰＤと、一端が第２の電圧に接続され、他端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続された入力抵抗と、一端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続され、他端が接地された第２のコンデンサと、一端が第３の電圧に接続され、他端が前記ＭＳＭ−ＰＤの出力側の電極に接続された第１の出力抵抗と、一端が前記ＭＳＭ−ＰＤの出力側の電極に接続され、他端が接地された第２の出力抵抗とから構成されるものであり、バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とするものである。

また、本発明の光クロック発生器は、光パケットを受光して単一の電気パルスを発生する入力回路と、この入力回路から出力された電気パルスを増幅する中間回路と、この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、アノード端子にバイアス電流供給のための第１の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第１のコンデンサとを備え、前記入力回路は、光パケットを受光してそれぞれ単一の電気パルスを発生する第１、第２のトリガー回路と、前記第１、第２のトリガー回路に入力する光パケットに時間差を生じさせる時間差入力手段と、前記第１のトリガー回路の出力を入力とする縦続接続された第１、第２のインバーターアンプと、前記第２のトリガー回路の出力を入力とする縦続接続された第３、第４のインバーターアンプと、前記第２、第４のインバーターアンプの出力をそれぞれ入力とするカスケード接続された第１、第２のトランジスタとから構成され、前記第１、第２のトランジスタの接続点が入力回路の出力端子に接続されたものであり、前記第１、第２のトリガー回路の各々は、前記光パケットを受光するＭＳＭ−ＰＤと、一端が第２の電圧に接続され、他端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続された入力抵抗と、一端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続され、他端が接地された第２のコンデンサと、一端が第３の電圧に接続され、他端が前記ＭＳＭ−ＰＤの出力側の電極に接続された第１の出力抵抗と、一端が前記ＭＳＭ−ＰＤの出力側の電極に接続され、他端が接地された第２の出力抵抗とから構成されるものであり、バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とするものである。

また、本発明の光クロック発生器は、光パケットを受光して単一の電気パルスを発生する入力回路と、この入力回路から出力された電気パルスを増幅する中間回路と、この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、アノード端子にバイアス電流供給のための第１の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第１のコンデンサとを備え、前記入力回路は、光パケットを受光して単一の電気パルスを発生するトリガー回路と、このトリガー回路の出力をそれぞれ入力として、互いに直流レベルの異なる電気パルスを出力する第１、第２の電気パルス生成回路と、前記第１、第２の電気パルス生成回路の出力をそれぞれ入力とするカスケード接続された第１、第２のトランジスタとから構成され、前記第１、第２のトランジスタの接続点が入力回路の出力端子に接続されたものであり、前記トリガー回路は、前記光パケットを受光するＭＳＭ−ＰＤと、一端が第２の電圧に接続され、他端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続された入力抵抗と、一端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続され、他端が接地された第２のコンデンサと、一端が第３の電圧に接続され、他端が前記ＭＳＭ−ＰＤの出力側の電極に接続された第１の出力抵抗と、一端が前記ＭＳＭ−ＰＤの出力側の電極に接続され、他端が接地された第２の出力抵抗とから構成されるものであり、バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とするものである。

また、本発明の光クロック発生器の１構成例において、前記中間回路は、前記入力回路から出力された電気パルスを増幅すると同時に、この電気パルスを２つ以上に分岐させ、前記出力回路は、前記中間回路の分岐された出力毎に２つ以上設けられた複数の電流ドライバー回路から構成され、各電流ドライバー回路は、その出力が出力回路の共通の出力端子に接続され、中間回路からの電気パルスが入力されることでオンになる複数の並列トランジスタを含むことを特徴とするものである。

本発明によれば、光パケットを受光して単一の電気パルスを発生させ、この電気パルスを増幅し、出力回路の出力端子をオンにして、レーザーダイオードに高速の電流パルスを注入することにより、マスター光クロックパルスをレーザーダイオードから出力させることができる。その結果、本発明では、光クロック発生器の消費電力およびサイズを大幅に低減することが可能となる。

また、本発明では、入力回路を、第１、第２のトリガー回路と、時間差入力手段と、第１、第２のトランジスタとから構成することにより、入力回路から出力する電気パルスのジッタの抑制とパルス幅の制限とを両立させることができる。

また、本発明では、入力回路を、第１、第２のトリガー回路と、時間差入力手段と、第１、第２、第３、第４のインバーターアンプと、第１、第２のトランジスタとから構成することにより、入力回路から出力する電気パルスのジッタの抑制とパルス幅の制限とを両立させることができる。また、本発明では、第１、第２のトランジスタに印加される電気パルスの十分に大きな振幅を確保することができる。

また、本発明では、入力回路を、トリガー回路と、第１、第２の電気パルス生成回路と、第１、第２のトランジスタとから構成することにより、時間差入力手段を用いることなく、単一の光パケットから電気パルスを生成することができる。

また、本発明では、中間回路が入力回路から出力された電気パルスを２つ以上に分岐させるようにし、出力回路を、中間回路の分岐された出力毎に２つ以上設けられた電流ドライバー回路から構成することにより、レーザーダイオードに十分な大きさの電流を流すことができ、各電流ドライバー回路内の並列トランジスタのゲート容量の増大を抑え、レーザーダイオードを流れる電流パルスのパルス幅の増大を抑えることができる。

本発明の第１の実施の形態に係る光クロック発生器の構成を示すブロック図である。 本発明の第１の実施の形態に係る光クロック発生器の入力回路の基本構成を示す回路図である。 光パケット電力の変動によるマスター光クロックパルスの変化を説明する図である。 本発明の第１の実施の形態におけるシードパルスのジッタとパルス幅の二律背反の関係を説明する図である。 本発明の第１の実施の形態に係る光クロック発生器の入力回路の別の構成を示す回路図である。 本発明の第１の実施の形態に係る光クロック発生器の入力回路の別の構成を示す回路図である。 本発明の第１の実施の形態に係る光クロック発生器の具体的な構成例を示す回路図である。 本発明の第１の実施の形態における電流ドライバー回路を流れる電流パルスの波形のシミュレーション結果を示す図である。 本発明の第１の実施の形態における電流ドライバー回路を流れる電流パルスの波形のシミュレーション結果を示す図である。 本発明の第２の実施の形態に係る光クロック発生器の入力回路の構成を示す回路図である。 単純なバイアス調整により同じ入力の２つのトランジスタに相対遅延が発生する原理を説明する図である。 単純なバイアス調整により同じ入力の２つのトランジスタに相対遅延が発生する原理を説明する図である。 単純なバイアス調整により異なる入力の２つのトランジスタに相対遅延が発生する原理を説明する図である。 単純なバイアス調整により異なる入力の２つのトランジスタに相対遅延が発生する原理を説明する図である。 本発明の第２の実施の形態に係る光クロック発生器の入力回路の構成を示す回路図である。 本発明の第２の実施の形態に係る光クロック発生器の入力回路の動作を説明する図である。 従来のパケットバッファリングシステムおよび光クロックパルス列発生器の構成を示すブロック図である。 従来の光クロックパルス列発生器内の光クロック発生器の構成を示すブロック図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る光クロック発生器（以下、ＯＣＧ）の構成を示すブロック図である。本実施の形態では、高速ドライバー回路によってレーザーダイオードの時間制御された動作に基づくマスター光クロックパルスの生成のための、エネルギー効率の高いシンプルな方法を提案する。

本実施の形態のＯＣＧは、着信光パケットを受光して単一の電気パルスを発生する入力回路１と、入力回路１から出力された電気パルスを増幅する中間回路２と、中間回路２で増幅された電気パルスが入力されることで出力端子がオンになる出力回路３と、アノード端子に正のバイアス電圧Ｖｂが印加され、カソード端子が出力回路３の出力端子に接続されたレーザーダイオード（ＬＤ）４と、一端がＬＤ４のアノード端子に接続され、他端が接地されたコンデンサ５とから構成される。入力回路１と中間回路２と出力回路３とは、コンパクトな単一チップの光電子集積回路（ＯＥＩＣ：Opto-Electronic Integrated Circuit：ＯＥＩＣ）上に形成される。

図１の構成では、ＬＤ４のアノード端子に必要な転送バイアスを提供するための電圧Ｖｂが供給される。また、ＬＤ４に非常に近い場所にコンデンサ５を配置することにより、コンデンサ５に電荷を蓄えることができるようになっている。コンデンサ５は、ＬＤ４に対して十分な大きさの電流を流すことが可能な大きい値に設定される。

ＬＤ４のカソード端子は出力回路３に接続される。ＬＤ４に電流が流れない限り、このＬＤ４によって光出力が生成されることはなく、ＬＤ４に電流が流れる場合のみ、ＬＤ４でゲインスイッチングが行われ、ＬＤ４から光パルスが出力される。

このＬＤ４に必要な電流はコンデンサ５から供給され、図示しない直流電流源（電圧Ｖｂの供給源）からは供給されない。その理由は、電圧Ｖｂを発生する直流電流源とＬＤ４のアノード端子との間は通常長い距離があり、そのため大きなインダクタンスが存在するため、出力回路３が高速にオンになっても、直流電流源からＬＤ４のアノード端子に電流を流し込むことは困難であり、コンデンサ５に蓄えられた電荷が主な電流源となるからである。

コンデンサ５に蓄えられた電荷が特定の光パルスを生成するために消費されると、次の着信光パケットによって新しい光パルスの生成が開始されるまで、直流電流源から供給される電圧Ｖｂによってコンデンサ５が充電される。

ＯＥＩＣに形成された入力回路１と中間回路２と出力回路３とは、着信光パケットに同期して動作し、十分に高い振幅と狭いパルス幅とを有する電流パルスを生成する。この電流パルスは、ＬＤ４の電流の流れを制御するために使用される。出力回路３がオンとなって、ＬＤ４に電流パルスが流れると、ＬＤ４は、ゲインスイッチモードで動作するため、駆動電流パルスと比べて非常に狭いパルス幅で光パルスを生成する。例えば、２００ピコ秒のパルス幅の電流パルスに対して、約１０ピコ秒のパルス幅の光パルスを生成することができる。

入力回路１の役割は、着信光パケットと同期した単一の電気パルスを生成することである。この入力回路１の出力レベルは、１つの着信光パケットに同期した電気パルスを出力した後は、次の着信光パケットが到着するまで低い出力レベルを維持する。入力回路１が生成する電気パルスを、以後はシードパルスと呼ぶことにする。入力回路１には、後述のようにシードパルスを生成するために着信光パケットに応じて動作するＭＳＭ−ＰＤが含まれる。

これに対して、出力回路３は、ＬＤ４を駆動する電流を流すことが可能な高速トランジスタ群からなる。
中間回路２は、シードパルスを整形し増幅することにより、入力回路１と出力回路３とを仲介する。

入力回路１は基本的に放電ベースのトリガー回路である。図２に、ＭＳＭ−ＰＤを含む、放電ベース（ＤＢ）−ＭＳＭ−ＰＤ回路と呼ばれる入力回路１の基本構成を示す。入力回路１は、着信光パケットを受光するＭＳＭ−ＰＤ１０と、一端が正の電圧Ｖｉｎｐｕｔに接続され、他端がＭＳＭ−ＰＤ１０のバイアス側の電極に接続された入力抵抗Ｒｉｎと、一端がＭＳＭ−ＰＤ１０のバイアス側の電極に接続され、他端が接地されたコンデンサＣｉｎと、一端が負の電圧Ｖｂｉａｓに接続され、他端がＭＳＭ−ＰＤ１０の出力側の電極に接続された出力抵抗Ｒｂｉａｓ１と、一端がＭＳＭ−ＰＤ１０の出力側の電極に接続され、他端が接地された出力抵抗Ｒｂｉａｓ２とから構成される。

コンデンサＣｉｎは、高速な放電が可能な小さい値に設定される。ただし、後述のように出力回路３をオンにする必要があるため、出力回路３をオンにするための放電電流を流すことが可能な程度の値にすることが望ましい。

抵抗Ｒｂｉａｓ１，Ｒｂｉａｓ２の値は、コンデンサＣｉｎとの兼ね合いで設定される（Ｒｂｉａｓ１＝Ｒｂｉａｓ２）。つまり、時定数Ｃｉｎ×Ｒｂｉａｓ２で入力回路１の応答速度が決まるため、抵抗Ｒｂｉａｓ１，Ｒｂｉａｓ２の値は、応答速度の値が所望の値になるような大きい値に設定される。
負の電圧Ｖｂｉａｓは、着信光パケットが入力されていない状態で、出力回路３がオフの状態（ノーマリオフ）になるように設定される。

抵抗Ｒｉｎは、時定数Ｒｉｎ×Ｃｉｎで決まるコンデンサＣｉｎの充電が、コンデンサＣｉｎの放電よりも十分に遅くなるように大きい値に設定される。
正の電圧Ｖｉｎｐｕｔは、コンデンサＣｉｎを充電可能な電圧であればよい。

前述のとおり、電圧Ｖｂｉａｓを低いレベルに維持することにより、次の中間回路２のトランジスタがノーマリーオフモードに設定される。
十分なエネルギーを持つ着信光パケットが受信されると、まず先頭の光パルスがＭＳＭ−ＰＤ１０に照射され、ＭＳＭ−ＰＤ１０でキャリアが生成され、フォトコンダクティブ効果によりＭＳＭ−ＰＤ１０の抵抗が急激に低下する。このため、コンデンサＣｉｎに蓄えられていた電荷は、抵抗Ｒｂｉａｓ２に流れ、高速に放電される。この時、単一の電気パルスが発生される。

時定数Ｒｉｎ×Ｃｉｎが時定数Ｒｂｉａｓ２×Ｃｉｎより長くなるように設定すると、再充電に比較的長い時間を要するコンデンサＣｉｎがすばやく空乏化するため、コンデンサＣｉｎの放電された電荷を補充することができず、ＭＳＭ−ＰＤ１０のバイアス側の電極（図２のＡ点）の電位は急激に低下することとなる。

着信光パケットを受信している間、ＭＳＭ−ＰＤ１０でキャリアが生成され、低電流が流れる。この電流によりコンデンサＣｉｎが継続的に放電されるが、同時に入力抵抗Ｒｉｎを通してコンデンサＣｉｎへの低電流の供給も行われる。両方の電流が相殺されることにより、コンデンサＣｉｎには電荷が蓄積しないため、ＭＳＭ−ＰＤ１０に着信光パケットの第２パルス以降が照射されても、電気パルスが形成されることはない。こうして、ＭＳＭ−ＰＤ１０には着信光パケット全体が照射されているにも拘らず、ＭＳＭ−ＰＤ１０の出力側の電極（図２のＢ点）においては、先頭パルスと同期した単一のシードパルスが発生することとなる。

２つの着信光パケットに挟まれたガード時間（光パケット間の無信号状態の時間）内においては、ＭＳＭ−ＰＤ１０に光信号は供給されない。そのため、コンデンサＣｉｎには入力抵抗Ｒｉｎを通して十分な電荷が蓄積され、ＭＳＭ−ＰＤ１０のバイアス側の電極（図２のＡ点）の電位はＶｉｎｐｕｔと等しい状態で保持される。これにより、次の着信光パケットによってＭＳＭ−ＰＤ１０が動作すると、新しいシードパルスが生成される。

ここで、光パケット電力の変動の問題について説明する。ＯＰＳネットワークにおいて、光パケットは一般的に可変のホップカウントを持つ異なるパスを通ってからバッファリングノードに到達するため、バッファに着信する光パケットの電力レベルは一般的に様々である。

図１、図２に示したような構成でマスター光クロックパルスを生成すると、図３（Ｂ）に示すような問題が生じる。図３（Ａ）はＯＣＧの入力回路１に異なる電力レベルＥ，（Ｅ＋Δ）の着信光パケットが入力される状況を示している。図３（Ｂ）の横軸は時間、縦軸はＬＤ４を流れる電流の強度である。図３（Ｂ）の３０は電力レベルＥの着信光パケットが入力されたときにＬＤ４を流れる電流パルスを示し、３１は電力レベル（Ｅ＋Δ）の着信光パケットが入力されたときにＬＤ４を流れる電流パルスを示している。

異なる電力レベルの着信光パケットが入力される場合、入力回路１によって生成されるシードパルスでは、振幅、パルス幅、および立ち上がり時間に変化が発生する。このような変化は、ＬＤ４によって生成される最終的なマスター光クロックパルスのタイミングと形状に直接影響する。その結果、ＬＤ４から出力される光パルスがマスター光クロックパルスとして使用できなくなることがある。

確保すべきマスター光クロックパルスの２つの重要な機能は、着信光パケットに対する開始時間、つまりジッタを最小限に抑えることと、適切なパルス幅を維持することである。これらの機能は、シードパルスにおいても確保されなければならないが、実際には図４（Ｂ）に示すようにジッタとパルス幅とは二律背反の関係にある。

入力回路１から出力されるシードパルスは、出力回路３に到達する前に中間回路２によって増幅される必要がある。しかしながら、一般的に中間回路２を構成する増幅回路のトランジスタは、そのゲート端子がシードパルスによって制御される。ここで、トランジスタのゲート端子に供給される直流電圧値より僅かに高い電圧値がそのトランジスタのソース端子に供給される場合を考えてみる。図４（Ａ）は入力回路１から出力されるシードパルスの波形の例を示す図であり、横軸は時間、縦軸は電圧である。ＶＡ，ＶＢは増幅回路のトランジスタのしきい値を示している。

増幅回路のトランジスタのゲート端子とソース端子の電圧差が小さいため、トランジスタをオンにするためのしきい値ＶＢが低く、振幅と立ち上がり時間が異なる図４（Ａ）の４０，４１のようなシードパルスのいずれが入力される場合であっても、増幅回路で増幅されたシードパルスの開始時間は大きく変化しない（たとえば、数ピコ秒）。しかし、同時に、増幅回路のトランジスタのターンオン時間が長いため、増幅回路から出力するシードパルスのパルス幅を制限することは難しい。

一方、高い電圧レベルが増幅回路のトランジスタのソース端子に供給される場合、シードパルスに対するしきい値ＶＡが高くなり、トランジスタをオンにするのが難しくなる。その結果、図４（Ａ）の４０，４１のようなシードパルスのうちどちらが入力されるかによって、増幅回路で増幅されたシードパルスの開始時間がはっきりと変化するが、しきい値ＶＡが高いため、増幅されたシードパルスのパルス幅は制限される。このように、増幅されるシードパルスのジッタとパルス幅の間で常に二律背反が生じる。

前述の二律背反の問題の根本的な解決方法として本実施の形態で提案するのは、シードパルスの差分パルスを生成して狭いパルス幅と十分なパルスの振幅を維持しながら、低い電圧のしきい値の利用により着信光パケット電力の変動におけるジッタを最小限に抑えることができる方法である。

図５に、シードパルスの差分生成のための入力回路１の基本回路を示す。図５に示す入力回路１は、光パケットを受光してそれぞれ単一の電気パルスを発生するトリガー回路１１，１２と、トリガー回路１１，１２の出力をそれぞれ入力とするカスケード接続されたＮチャネルトランジスタＴ１，Ｔ２と、出力抵抗Ｒｏｕｔとから構成される。ここでは、２つの独立したトリガー回路１１，１２（ＤＢ−ＭＳＭ−ＰＤトリガー回路）がそれぞれトランジスタＴ１，Ｔ２のゲート端子を制御している。

トリガー回路１１は、ＭＳＭ−ＰＤ１０−１と、一端が電圧Ｖｉｎｐｕｔに接続され、他端がＭＳＭ−ＰＤ１０−１のバイアス側の電極に接続された入力抵抗Ｒｉｎ１と、一端がＭＳＭ−ＰＤ１０−１のバイアス側の電極に接続され、他端が接地されたコンデンサＣｉｎ１と、一端が電圧Ｖｂｉａｓに接続され、他端がＭＳＭ−ＰＤ１０−１の出力側の電極に接続された出力抵抗Ｒｂｉａｓ１と、一端がＭＳＭ−ＰＤ１０−１の出力側の電極に接続され、他端が接地された出力抵抗Ｒｂｉａｓ２とから構成される。

トリガー回路１２は、ＭＳＭ−ＰＤ１０−２と、一端が電圧Ｖｉｎｐｕｔに接続され、他端がＭＳＭ−ＰＤ１０−２のバイアス側の電極に接続された入力抵抗Ｒｉｎ２と、一端がＭＳＭ−ＰＤ１０−２のバイアス側の電極に接続され、他端が接地されたコンデンサＣｉｎ２と、一端が電圧Ｖｂｉａｓに接続され、他端がＭＳＭ−ＰＤ１０−２の出力側の電極に接続された出力抵抗Ｒｂｉａｓ３と、一端がＭＳＭ−ＰＤ１０−２の出力側の電極に接続され、他端が接地された出力抵抗Ｒｂｉａｓ４とから構成される。

トリガー回路１１，１２は同じ構成を有するものであるが、トリガー回路１２に入力される着信光パケットは、トリガー回路１１に入力される着信光パケットよりも時間ΔＴ（例えば数１０ピコ秒）だけ遅れて入力されるようになっている。これにより、トリガー回路１１，１２から出力される電気パルスにΔＴの時間差が生じ、トランジスタＴ１がトランジスタＴ２よりも数１０ピコ秒先にオンになる。トリガー回路１１，１２に入力する着信光パケットに時間差を生じさせる時間差入力手段としては、例えば光ファイバーがある。

トランジスタＴ１のゲート端子にはトリガー回路１１からの電気パルスが入力され、ドレイン端子には高い直流電圧レベルのＶｐｕｓｈが供給され、ソース端子が入力回路１の出力端子に接続される。入力回路１の出力端子と一定電圧Ｖｃｎｔｒｌとの間には出力抵抗Ｒｏｕｔが設けられる。トランジスタＴ１は、入力回路１の出力端子における電圧が増加するように出力抵抗Ｒｏｕｔに電流を流すために使用される。

一方、トランジスタＴ２のゲート端子にはトリガー回路１２からの電気パルスが入力され、ドレイン端子は入力回路１の出力端子に接続され、ソース端子には低い直流電圧レベルのＶｐｕｌｌが供給される（Ｖｐｕｓｈ＞Ｖｐｕｌｌ）。トランジスタＴ２は、トランジスタＴ１によって流される電流を相殺することにより、出力抵抗Ｒｏｕｔに電流を流さないために使用される。

トランジスタＴ１，Ｔ２のそれぞれのゲート端子に低い直流電圧レベルを供給することにより、シードパルスが入力されるタイミングを除いて、出力抵抗Ｒｏｕｔ全体の電圧レベルが低く抑えられるため、２つのトランジスタＴ１，Ｔ２がノーマリーオフの状態に設定される。また、トランジスタＴ１，Ｔ２のそれぞれのゲート端子とソース端子の電圧差を小さく設定することにより、光トリガーエネルギーの変化、つまり光パケット電力の変化によるシードパルスの開始時間の変化が小さくなるようにする。

出力抵抗Ｒｏｕｔの想定される高い方の電圧レベルをＶｏｎ、低い方の電圧レベルをＶｏｆｆとする。出力抵抗Ｒｏｕｔに電流を流すときはトランジスタＴ１から十分な電流が供給されるように電圧Ｖｐｕｓｈが電圧Ｖｏｎを超える必要がある。一方、出力電圧レベルをリセットする場合はトランジスタＴ２を通して十分な電流が供給されるように電圧Ｖｐｕｌｌを電圧Ｖｏｆｆより小さくする必要がある。

トリガー回路１１が光パケットを受信すると、トランジスタＴ１のゲート端子に高い電気パルスが供給され、トランジスタＴ１がオンするが、トリガー回路１２が光パケットを受信していないので、トランジスタＴ２のゲート端子の電圧は低く、トランジスタＴ２はオフのままとなる。

トランジスタＴ１をオンにするかどうかを制御する電圧差Ｖｇｓはゲート端子の電圧と出力抵抗Ｒｏｕｔの電圧（トランジスタＴ１のソース端子の電圧）との差であるため、出力抵抗Ｒｏｕｔの電圧が増加する間、トランジスタＴ１はオフの位置に近づく。そのため、トランジスタＴ１のゲート端子に印加される電気パルスのピーク電圧はトランジスタＴ１のしきい値の電圧分だけ電圧Ｖｏｎを超える必要がある。さもないと、出力抵抗Ｒｏｕｔの電圧レベルがＶｏｎに達する前にトランジスタＴ１がオフになる。

そのため、トランジスタＴ１のゲート端子に印加される電気パルスのために大きな電圧のスパン、つまり大きな振幅が必要となる。以上のように、図５に示した回路構成では、このような高いスパンを確保することは難しい。

そこで、着信光パケットにより生成される電気パルスの増幅の制限に対応するために修正した入力回路１の構成を図６に示す。図６に示す入力回路１は、トリガー回路１１，１２と、ＮチャネルトランジスタＴ１，Ｔ２と、インバーターアンプｉｎｖ１ａ，ｉｎｖ１ｂ，ｉｎｖ２ａ，ｉｎｖ２ｂと、出力コンデンサＣｏｕｔとから構成される。

トリガー回路１１，１２の構成は上記のとおりであり、トリガー回路１２に入力される着信光パケットは、トリガー回路１１に入力される着信光パケットよりも時間ΔＴだけ遅れて入力されるようになっている。上記のとおり、トリガー回路１１，１２に入力する着信光パケットに時間差を生じさせる時間差入力手段としては、例えば光ファイバーがある。

インバーターアンプｉｎｖ１ａは、一端が電源電圧に接続された出力抵抗Ｒ１と、ゲート端子がトリガー回路１１の出力端子に接続され、ドレイン端子が出力抵抗Ｒ１の他端に接続され、ソース端子が直流バイアス電圧に接続されたＮチャネルトランジスタＴ３とから構成される。

インバーターアンプｉｎｖ１ｂは、一端が電源電圧に接続された出力抵抗Ｒ２と、ゲート端子がインバーターアンプｉｎｖ１ａの出力端子（トランジスタＴ３のドレイン端子）に接続され、ドレイン端子が出力抵抗Ｒ２の他端に接続され、ソース端子が直流バイアス電圧に接続されたＮチャネルトランジスタＴ４とから構成される。

インバーターアンプｉｎｖ２ａは、一端が電源電圧に接続された出力抵抗Ｒ３と、ゲート端子がトリガー回路１２の出力端子に接続され、ドレイン端子が出力抵抗Ｒ３の他端に接続され、ソース端子が直流バイアス電圧に接続されたＮチャネルトランジスタＴ５とから構成される。

インバーターアンプｉｎｖ２ｂは、一端が電源電圧に接続された出力抵抗Ｒ４と、ゲート端子がインバーターアンプｉｎｖ２ａの出力端子（トランジスタＴ５のドレイン端子）に接続され、ドレイン端子が出力抵抗Ｒ４の他端に接続され、ソース端子が直流バイアス電圧に接続されたＮチャネルトランジスタＴ６とから構成される。

図６に示した構成では、各トリガー回路１１，１２の後にそれぞれ２台のインバーターアンプｉｎｖ１ａ，ｉｎｖ１ｂ，ｉｎｖ２ａ，ｉｎｖ２ｂを続けて設置することにより、トリガー回路１１，１２から出力される電気パルスを増幅している。差分生成する電気パルスの振幅とパルス幅をさらに向上させるため、図５の出力抵抗Ｒｏｕｔの代わりに、入力回路１の出力端子と接地との間に出力コンデンサＣｏｕｔを設けている。

図７に、本実施の形態のＯＣＧの具体的な構成例を示す。図１で説明したとおり、ＯＣＧは、入力回路１と、中間回路２と、出力回路３と、ＬＤ４と、コンデンサ５とから構成される。

入力回路１は、トリガー回路１１，１２と、ＮチャネルトランジスタＴ１，Ｔ２と、インバーターアンプｉｎｖ１ａ，ｉｎｖ１ｂ，ｉｎｖ２ａ，ｉｎｖ２ｂと、出力コンデンサＣｏｕｔと、インバーターアンプｉｎｖ１ａの出力端子（トランジスタＴ３のドレイン端子）と接地との間に設けられたコンデンサＣ１と、インバーターアンプｉｎｖ２ａの出力端子（トランジスタＴ５のドレイン端子）と接地との間に設けられたコンデンサＣ２とから構成される。上記のとおり、トリガー回路１２に入力される着信光パケットは、トリガー回路１１に入力される着信光パケットよりも時間ΔＴだけ遅れて入力されるようになっている。

中間回路２は、入力回路１から出力される電気パルスを増幅する。中間回路２は、一端が電源電圧（例えば０Ｖ）に接続された抵抗Ｒ５と、ゲート端子が入力回路１の出力端子（トランジスタＴ１のソース端子とトランジスタＴ２のドレイン端子の接続点）に接続され、ドレイン端子が抵抗Ｒ５の他端に接続され、ソース端子が直流バイアス電圧（例えば−１．７Ｖ）に接続されたＮチャネルトランジスタＴ７と、一端が電源電圧（例えば０．５Ｖ）に接続された抵抗Ｒ６と、ゲート端子がトランジスタＴ７のドレイン端子に接続され、ドレイン端子が抵抗Ｒ６の他端に接続され、ソース端子が直流バイアス電圧（例えば−０．５４Ｖ）に接続されたＮチャネルトランジスタＴ８と、一端が電源電圧（例えば０．５Ｖ）に接続された抵抗Ｒ７と、ゲート端子がトランジスタＴ７のドレイン端子に接続され、ドレイン端子が抵抗Ｒ７の他端に接続され、ソース端子が直流バイアス電圧（例えば−０．５４Ｖ）に接続されたＮチャネルトランジスタＴ９とから構成される。

出力回路３は、中間回路２で増幅された電気パルスに応じてＬＤ４を駆動する。出力回路３は、電流ドライバー回路Ｇ１〜Ｇ４から構成される。電流ドライバー回路Ｇ１は、ゲート端子が中間回路２の第１の出力端子（トランジスタＴ８のドレイン端子）に接続され、ドレイン端子が電源電圧（例えば１．２Ｖ）に接続されたＮチャネルトランジスタＴ１０と、一端がトランジスタＴ１０のソース端子に接続され、他端が直流バイアス電圧（例えば−０．６Ｖ）に接続された抵抗Ｒ８と、ゲート端子がトランジスタＴ１０のソース端子に接続され、ドレイン端子が電源電圧（例えば１．２Ｖ）に接続されたＮチャネルトランジスタＴ１１，Ｔ１２と、一端がトランジスタＴ１１のソース端子に接続され、他端が直流バイアス電圧（例えば−０．３Ｖ）に接続された抵抗Ｒ９と、一端がトランジスタＴ１２のソース端子に接続され、他端が直流バイアス電圧（例えば−０．３Ｖ）に接続された抵抗Ｒ１０と、ゲート端子がトランジスタＴ１１のソース端子に接続され、ドレイン端子が出力回路３の出力端子に接続されたＮチャネルトランジスタＴ１３と、ゲート端子がトランジスタＴ１２のソース端子に接続され、ドレイン端子が出力回路３の出力端子に接続されたＮチャネルトランジスタＴ１４とから構成される。

トランジスタＴ１３は、ゲート端子同士が接続され、ドレイン端子同士が接続され、さらにソース端子同士が接続された複数の並列トランジスタ（図７では２個のトランジスタ）からなる。同様に、トランジスタＴ１４は、複数の並列トランジスタからなる。なお、トランジスタＴ１３，Ｔ１４のソース端子は例えば接地されている。

電流ドライバー回路Ｇ２の構成は、電流ドライバー回路Ｇ１と同じである。電流ドライバー回路Ｇ３，Ｇ４の構成も電流ドライバー回路Ｇ１と同じであるが、電流ドライバー回路Ｇ３，Ｇ４の場合には、内部のトランジスタＴ１０のゲート端子が中間回路２の第２の出力端子（トランジスタＴ９のドレイン端子）に接続されている。

本実施の形態では、入力回路１から出力されるシードパルスを中間回路２で増幅し、かつトランジスタＴ８，Ｔ９と抵抗Ｒ６，Ｒ７を設けることで、増幅された同一のシードパルスを２つ生成する。さらに、中間回路２の第１の出力端子から出力されたシードパルスは電流ドライバー回路Ｇ１，Ｇ２の２つに供給され、中間回路２の第２の出力端子から出力されたシードパルスは電流ドライバー回路Ｇ３，Ｇ４の２つに供給される。

出力回路３のトランジスタＴ１０〜Ｔ１２と抵抗Ｒ８〜Ｒ１０は並列トランジスタＴ１３，Ｔ１４を駆動するバッファ回路を構成している。
多数の並列トランジスタＴ１３，Ｔ１４を流れる電流が合計されるように電流ドライバー回路Ｇ１〜Ｇ４を設けることにより、ＬＤ４に十分な大きさの電流を流すことが可能になる。ここでは、入力回路１からシードパルスが出力されると、増幅されたシードパルスが電流ドライバー回路Ｇ１〜Ｇ４に入力され、電流ドライバー回路Ｇ１〜Ｇ４内の多数の並列トランジスタＴ１３，Ｔ１４がオンとなり、コンデンサ５に蓄えられた電荷が電流パルスとなって、ＬＤ４に流れ込むこととなる。これにより、ＬＤ４からマスター光クロックパルスが出力される。

１つの電気パルスで多数の並列トランジスタを駆動する場合、これらの並列トランジスタのゲート容量が加算されることになり、並列トランジスタを駆動するバッファ回路の負荷が大きくなるという問題がある。この大きなゲート容量により、ＬＤ４を流れる電流パルスのパルス幅が非常に広くなる可能性がある。

このような問題を回避するため、本実施の形態では、中間回路２の内部で電気パルスを２つに分け、この２つの電気パルスをそれぞれ２つに分けて電流ドライバー回路Ｇ１〜Ｇ４に入力し、さらに各電流ドライバー回路Ｇ１〜Ｇ４の内部で電気パルスを２つに分けて並列トランジスタＴ１３とＴ１４を個別に駆動するようにしている。

こうして、電気パルスをツリー状に分け、各電流ドライバー回路Ｇ１〜Ｇ４内の並列トランジスタＴ１３，Ｔ１４を個別に駆動することにより、並列トランジスタＴ１３，Ｔ１４のゲート容量の増大を抑えるようにしている。

図８は着信光パケットの先頭パルスの電力変動が約２０％である状況において電流ドライバー回路Ｇ１〜Ｇ４を流れる電流パルスの波形のシミュレーション結果を示す図、図９は図８の一部を拡大した図である。図８、図９の横軸は時間、縦軸は電流である。図８、図９の８０は先頭パルスの電力レベルが０．５ｐＪである場合の電流パルスを示し、８１は先頭パルスの電力レベルが０．６ｐＪである場合の電流パルスを示している。図８によると、光パケットの電力レベルが異なる場合でも、生成される電流パルスの振幅はほとんど同じであり、図９の拡大部分で示すように、ジッタはわずか２．６ピコ秒となる。

なお、シードパルスのジッタとパルス幅の二律背反の問題を解消することはできないが、図７に示した入力回路１の構成の代わりに、図２に示した入力回路１の構成を図７に適用することも可能である。この場合は、図２の入力回路１の出力端子（抵抗Ｒｂｉａｓ１とＲｂｉａｓ２の接続点）を図７の中間回路２の入力端子（トランジスタＴ７のゲート端子）に接続すればよい。

また、本実施の形態では、入力回路１から出力されたシードパルスを中間回路２で２つに分岐させているが、これに限るものではなく、３つ以上に分岐させてもよいことは言うまでもない。
また、本実施の形態では、中間回路２の１つの出力あたり電流ドライバー回路を２つ設けているが、中間回路２の１つの出力あたり電流ドライバー回路を３つ以上設けてもよいことは言うまでもない。

［第２の実施の形態］
第１の実施の形態では、入力回路１のトリガー回路１１，１２に入力する着信光パケットに時間差を生じさせることにより、シードパルスを生成しているが、単一の光パケットからシードパルスを生成することも可能である。図１０は本発明の第２の実施の形態に係るＯＣＧの入力回路１の構成を示す回路図であり、図２、図５と同一の構成には同一の符号を付してある。

図１０に示す入力回路１は、ＭＳＭ−ＰＤ１０と、抵抗Ｒｉｎ，Ｒｂｉａｓ１，Ｒｂｉａｓ２，Ｒｏｕｔと、コンデンサＣｉｎと、ＮチャネルトランジスタＴ１，Ｔ２と、一端がＭＳＭ−ＰＤ１０のバイアス側の電極に接続されたコンデンサＣ３と、一端がコンデンサＣ３の他端に接続され、他端が直流バイアス電圧に接続された抵抗Ｒ１１と、着信光パケットの受信に応じてコンデンサＣｉｎからコンデンサＣ３を介して入力される電気パルスを遅延させる時間遅延部１３と、入力端子が抵抗Ｒｂｉａｓ１とＲｂｉａｓ２の接続点に接続され、出力端子がトランジスタＴ１のゲート端子に接続されたバッファ１４と、入力端子が時間遅延部１３の出力端子に接続され、出力端子がトランジスタＴ２のゲート端子に接続されたインバータ１５とから構成される。

第１の実施の形態に示したように着信光パケットを２つに分ける代わりに、１つの着信光パケットからマスター光クロックパルスを生成する構成は、明らかに有益である。１つの着信光パケットを使用する構成においては、必要な光パケット電力が半分削減され、回路の実装サイズが低減される。さらに、遅延させた２つめの着信光パケット用のタップを余分に用意するためのオーバーヘッドも不要となる。

１つの着信光パケットによる動作を可能にする直接的な方法は、１つのトリガー回路（ＭＳＭ−ＰＤ１０と抵抗Ｒｉｎ，Ｒｂｉａｓ１，Ｒｂｉａｓ２とコンデンサＣｉｎ）からの出力を分離し、分離した他方の電気パルスに一方の電気パルスと異なる物理的な時間遅延を課すことである。

ＭＳＭ−ＰＤ１０の逆側の端子（Ｃｉｎが付いている端子）から発生される電気パルスはＶｒの反転であり、マイナスパルスである。これを、Ｃ３の容量性結合に基づき、時間遅延部１３に入力する。時間遅延によりインバータ１５の出力はバッファ１４の出力に対して相対的に遅延する。インバータ１５はマイナスパルスをプラスパルスに変換して、トランジスタＴ２を駆動する。このような遅延の発生により、第１の実施の形態と同様のシードパルスを生成することができる。

ただし、時間遅延部１３は例えば電気配線によって実現するので、配線の物理的長さの制限により、時間遅延部１３で実現できる遅延時間はせいぜい数ピコ秒である。また、例えば１ピコ秒の遅延時間のためには約８０ミクロンの配線長が必要となるため、最終的な回路のサイズが非常に大きくなる。さらに、１０ピコ秒の遅延時間を実現するには非常に長い回路が必要となり、そのような長さの回路では、電気信号の減衰（離散）が発生するため、実現は難しい。このように図１０に示した時間遅延部１３を用いることは現実的ではない。

そこで、本実施の形態では、トランジスタのバイアスを調整することによって時間遅延を発生させる。単純なバイアス調整により同じ入力の２つのトランジスタに相対遅延が発生する原理を図１１、図１２を用いて説明する。

図１１に示すトランジスタＴ１とＴ２は同じもので、これらトランジスタＴ１，Ｔ２をオンにするしきい値はＶｔｈである。両方のトランジスタＴ１，Ｔ２のゲート端子には、非常に短い立ち上がり時間と、しきい値Ｖｔｈを十分に上回る振幅とを有する同じ電気パルスＥＰが供給される。また、トランジスタＴ１のソース端子には直流バイアス電圧Ｖｓｒｃ１が供給され、トランジスタＴ２のソース端子には直流バイアス電圧Ｖｓｒｃ２が供給される（Ｖｓｒｃ２＞Ｖｓｒｃ１）。

２つのトランジスタＴ１，Ｔ２のそれぞれのターンオンポイントはゲート端子とソース端子の電圧差Ｖｇｓによって決まる。そして、トランジスタＴ１の低いソース端子電圧と両方のトランジスタＴ１，Ｔ２の共通のゲート電圧により、トランジスタＴ１はトランジスタＴ２よりも先にオンになる。そのため、同じゲートパルスを使用して２つのトランジスタＴ１，Ｔ２に相対遅延を発生させる場合、ターンオン時間に遅延のあるトランジスタＴ２についてはソース端子にかける直流電圧を相対的に高くする必要がある（図１２）。

２つのトランジスタＴ１，Ｔ２のターンオン時間の目標となる僅かな時間差ΔＴを確保するためには、トランジスタＴ１，Ｔ２に入力する電気パルスＥＰの立ち上がりをできるだけ急峻にする必要がある。その理由は、電気パルスＥＰの急峻なスロープにより、先にオンになるトランジスタＴ１はゲート端子に印加される電圧が十分に増加し、他方のトランジスタＴ２がターンオン時刻に達する前に十分にオンにできるためである。

次に、２つのトランジスタＴ１，Ｔ２のゲートを駆動するために１つの電気パルスを使用する代わりに、同じ電気パルスを２つに分けて２つの電気パルスの直流レベルを変えるケースを検討する。図１３に示すトランジスタＴ１とＴ２は同じものであるが、トランジスタＴ１のゲート端子には電気パルスＥＰ１が入力され、トランジスタＴ２のゲート端子には電気パルスＥＰ２が入力される。そして、電気パルスＥＰ２の直流レベルを電気パルスＥＰ１の直流レベルよりも低くする。

図１４に示すように、このケースではトランジスタＴ２がトランジスタＴ１の後にオンにするため、直流バイアス電圧Ｖｓｒｃ２をＶｓｒｃ１よりも高くしない。つまり、同じ電気パルスを２つに分けて２つの電気パルスＥＰ１，ＥＰ２の直流レベルを変えることにより、トランジスタＴ２のソース端子の直流電圧を低くすることができる。そして、一般的にＥＰ２の直流レベルとＶｓｒｃ２に対して等しい直流電圧をかけることにより、目標となる同じ時間遅延を得ることができる。この方法で、他の回路設計の要件を満たすために、Ｖｓｒｃ２の値の設定を自由にすることができる。つまり、電気パルスＥＰ１とＥＰ２に同じものを使用する必要はなく、ＥＰ１，ＥＰ２のそれぞれが十分に急峻なスロープと振幅とを備えていればよい。

図１０で説明した問題を修正した入力回路１の構成を図１５に示す。図１５に示す入力回路１は、トリガー回路１１と、ＮチャネルトランジスタＴ１，Ｔ２と、トリガー回路１１から出力される電気パルスから電気パルスＥＰ１を生成してトランジスタＴ１のゲート端子に入力する電気パルス生成回路１６と、トリガー回路１１から出力される電気パルスから電気パルスＥＰ２を生成してトランジスタＴ２のゲート端子に入力する電気パルス生成回路１７とから構成される。中間回路２と出力回路３については図７で説明した構成を使用すればよい。

トリガー回路１１の構成は上記のとおりである。先に説明したように、電気パルスＥＰ２の直流レベルは電気パルスＥＰ１の直流レベルよりも低く設定する。電気パルス生成回路１６，１７としては、例えばバッファ回路がある。バッファ回路内のトランジスタに与えるバイアス電圧を変えることにより、電気パルスＥＰ１，ＥＰ２の直流レベルを変えることが可能である。

２つのトランジスタＴ１，Ｔ２は最初ノーマリーオフの状態となる。トランジスタＴ１のターンオフの深さは、着信光パケットに対するパルスの開始時間を大きく変えることなく着信光パケットの電力の変動を許容できる程度に小さくなければならない。トランジスタＴ１，Ｔ２がオフの状態では出力抵抗Ｒｏｕｔを流れる電流がないため、入力回路１の出力端子（トランジスタＴ１のソース端子とトランジスタＴ２のドレイン端子の接続点）は低い電圧レベルに維持される。

着信光パケットが受信され、電気パルス生成回路１６からの電気パルスＥＰ１がトランジスタＴ１のゲートに到達し、電気パルスＥＰ１の電圧値がＶｔｈになった時点でトランジスタＴ１はオンになるが、トランジスタＴ２は遅れてオンになる。トランジスタＴ１からの電流はすべて出力抵抗Ｒｏｕｔを通り、入力回路１の出力端子の電圧の急激な増大を引き起こす。

電気パルスＥＰ２、およびトランジスタＴ２のソース端子に供給する電圧Ｖｓｒｃ２の直流電圧レベルは、以下の２つの条件を満たすように設定されていなければならない。最初の条件は、出力抵抗Ｒｏｕｔの出力パルスの立ち上がり時間を設定するために、トランジスタＴ１に対して時間ΔＴだけ相対的にトランジスタＴ２のターンオン時間を遅延させることである（図１６（Ａ））。

２つめの条件は、トランジスタＴ１の電流を相殺するために、トランジスタＴ２のターンオン時にトランジスタＴ２から適切な電流を流すことである。この電流の流れにより、入力回路１の出力電圧が０に戻り、同じトランジスタＴ１，Ｔ２を使用した場合にΔＴの約２倍のパルス幅のパルスが生成される（図１６（Ｂ））。これらの２つの条件を満たすことにより、単一の光パケットから１つのシードパルスを生成することができる。

本発明は、光パケットから単一の光パルスを生成する技術に適用することができる。

１…入力回路、２…中間回路、３…出力回路、４…レーザーダイオード、５…コンデンサ、１０…ＭＳＭ−ＰＤ、１１，１２…トリガー回路、１３…時間遅延部、１４…バッファ、１５…インバータ、１６，１７…電気パルス生成回路、Ｇ１〜Ｇ４…電流ドライバー回路、Ｔ１〜Ｔ１４…トランジスタ、ｉｎｖ１ａ，ｉｎｖ１ｂ，ｉｎｖ２ａ，ｉｎｖ２ｂ…インバーターアンプ、Ｒｉｎ，Ｒｉｎ１，Ｒｉｎ２，Ｒｏｕｔ，Ｒｂｉａｓ１，Ｒｂｉａｓ２，Ｒｂｉａｓ３，Ｒｂｉａｓ４，Ｒ１〜Ｒ１１…抵抗、Ｃｉｎ，Ｃｉｎ１，Ｃｉｎ２，Ｃｏｕｔ，Ｃ１〜Ｃ３…コンデンサ。

Claims (5)

1. 光パケットを受光して単一の電気パルスを発生する入力回路と、
   この入力回路から出力された電気パルスを増幅する中間回路と、
   この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、
   アノード端子にバイアス電流供給のための第１の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、
   一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第１のコンデンサとを備え、
   前記入力回路は、
   前記光パケットを受光するＭＳＭ−ＰＤと、
   一端が第２の電圧に接続され、他端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続された入力抵抗と、
   一端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続され、他端が接地された第２のコンデンサと、
   一端が第３の電圧に接続され、他端が前記ＭＳＭ−ＰＤの出力側の電極に接続された第１の出力抵抗と、
   一端が前記ＭＳＭ−ＰＤの出力側の電極に接続され、他端が接地された第２の出力抵抗とから構成され、
   前記ＭＳＭ−ＰＤの出力側の電極が入力回路の出力端子に接続されたものであり、
   バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とする光クロック発生器。
2. 光パケットを受光して単一の電気パルスを発生する入力回路と、
   この入力回路から出力された電気パルスを増幅する中間回路と、
   この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、
   アノード端子にバイアス電流供給のための第１の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、
   一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第１のコンデンサとを備え、
   前記入力回路は、
   光パケットを受光してそれぞれ単一の電気パルスを発生する第１、第２のトリガー回路と、
   前記第１、第２のトリガー回路に入力する光パケットに時間差を生じさせる時間差入力手段と、
   前記第１、第２のトリガー回路の出力をそれぞれ入力とするカスケード接続された第１、第２のトランジスタとから構成され、
   前記第１、第２のトランジスタの接続点が入力回路の出力端子に接続されたものであり、
   前記第１、第２のトリガー回路の各々は、
   前記光パケットを受光するＭＳＭ−ＰＤと、
   一端が第２の電圧に接続され、他端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続された入力抵抗と、
   一端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続され、他端が接地された第２のコンデンサと、
   一端が第３の電圧に接続され、他端が前記ＭＳＭ−ＰＤの出力側の電極に接続された第１の出力抵抗と、
   一端が前記ＭＳＭ−ＰＤの出力側の電極に接続され、他端が接地された第２の出力抵抗とから構成されるものであり、
   バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とする光クロック発生器。
3. 光パケットを受光して単一の電気パルスを発生する入力回路と、
   この入力回路から出力された電気パルスを増幅する中間回路と、
   この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、
   アノード端子にバイアス電流供給のための第１の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、
   一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第１のコンデンサとを備え、
   前記入力回路は、
   光パケットを受光してそれぞれ単一の電気パルスを発生する第１、第２のトリガー回路と、
   前記第１、第２のトリガー回路に入力する光パケットに時間差を生じさせる時間差入力手段と、
   前記第１のトリガー回路の出力を入力とする縦続接続された第１、第２のインバーターアンプと、
   前記第２のトリガー回路の出力を入力とする縦続接続された第３、第４のインバーターアンプと、
   前記第２、第４のインバーターアンプの出力をそれぞれ入力とするカスケード接続された第１、第２のトランジスタとから構成され、
   前記第１、第２のトランジスタの接続点が入力回路の出力端子に接続されたものであり、
   前記第１、第２のトリガー回路の各々は、
   前記光パケットを受光するＭＳＭ−ＰＤと、
   一端が第２の電圧に接続され、他端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続された入力抵抗と、
   一端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続され、他端が接地された第２のコンデンサと、
   一端が第３の電圧に接続され、他端が前記ＭＳＭ−ＰＤの出力側の電極に接続された第１の出力抵抗と、
   一端が前記ＭＳＭ−ＰＤの出力側の電極に接続され、他端が接地された第２の出力抵抗とから構成されるものであり、
   バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とする光クロック発生器。
4. 光パケットを受光して単一の電気パルスを発生する入力回路と、
   この入力回路から出力された電気パルスを増幅する中間回路と、
   この中間回路で増幅された電気パルスが入力されることでオンになる出力回路と、
   アノード端子にバイアス電流供給のための第１の電圧が印加され、カソード端子が前記出力回路に接続されたレーザーダイオードと、
   一端が前記レーザーダイオードのアノード端子に接続され、他端が接地された第１のコンデンサとを備え、
   前記入力回路は、
   光パケットを受光して単一の電気パルスを発生するトリガー回路と、
   このトリガー回路の出力をそれぞれ入力として、互いに直流レベルの異なる電気パルスを出力する第１、第２の電気パルス生成回路と、
   前記第１、第２の電気パルス生成回路の出力をそれぞれ入力とするカスケード接続された第１、第２のトランジスタとから構成され、
   前記第１、第２のトランジスタの接続点が入力回路の出力端子に接続されたものであり、
   前記トリガー回路は、
   前記光パケットを受光するＭＳＭ−ＰＤと、
   一端が第２の電圧に接続され、他端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続された入力抵抗と、
   一端が前記ＭＳＭ−ＰＤのバイアス側の電極に接続され、他端が接地された第２のコンデンサと、
   一端が第３の電圧に接続され、他端が前記ＭＳＭ−ＰＤの出力側の電極に接続された第１の出力抵抗と、
   一端が前記ＭＳＭ−ＰＤの出力側の電極に接続され、他端が接地された第２の出力抵抗とから構成されるものであり、
   バーストモードの前記光パケットに応答して前記レーザーダイオードに電流パルスを注入し、光クロックパルスを前記レーザーダイオードから出力させることを特徴とする光クロック発生器。
5. 請求項１乃至４のいずれか１項に記載の光クロック発生器において、
   前記中間回路は、前記入力回路から出力された電気パルスを増幅すると同時に、この電気パルスを２つ以上に分岐させ、
   前記出力回路は、前記中間回路の分岐された出力毎に２つ以上設けられた複数の電流ドライバー回路から構成され、
   各電流ドライバー回路は、その出力が出力回路の共通の出力端子に接続され、中間回路からの電気パルスが入力されることでオンになる複数の並列トランジスタを含むことを特徴とする光クロック発生器。