CN112910467A - 一种nrz编码电路、编码器及高速接口电路 - Google Patents

Abstract

本发明公开了一种NRZ编码电路及应用该编码电路的高速接口电路，涉及半导体集成电路领域，所述NRZ编码电路包括并行转串行电路、时钟倍频电路和输出整形电路，并行转串行电路用于根据参考时钟CLK将两路同步的并行数据转换成一串行数据；时钟倍频电路用于根据参考时钟CLK得到速率倍增的倍频时钟信号；输出整形电路用于在倍频时钟信号下将所述串行数据整形为数字信号后进行输出，得到NRZ编码信号。本发明提供的NRZ编码电路，可以在并行转串行接口电路中实现NRZ速率倍增，对于PAM4信号和NRZ信号，同时实现了相同的最大调制速率。

Description

一种NRZ编码电路、编码器及高速接口电路

技术领域

本发明涉及半导体集成电路技术领域，具体涉及一种NRZ编码电路、编码器及高速接口电路。

背景技术

目前，4G通讯、4K视频、电子商务、云业务等宽带业务已深深融入到社会生活之中，其已催生了高速电芯片、射频电芯片、高速光器件芯片、高速光模块、高速终端设备等技术的成熟和大规模应用。但随着5G通讯、8K视频、虚拟现实(Virtual Reality，VR)、人工智能(Artificial Intelligence，AI)、高速云计算、物联网、智慧城市等超宽带业务的不断兴起，将促使运营商、服务商、设备供应商等进一步升级其网络、终端等设备，以满足超宽带、超大容量、低延时等业务需求。这些升级的内容具体包括：将目前的4G无线通信网络设备升级成支持5G无线通信业务的网络设备、将100G以太网设备升级成200G/400G以太网设备等。

当对上述设备进行升级之后，电信号速率也会大幅度提升，因PCB板材材料、光器件封装、光组件和PCB连接器等各方面的带宽能力限制，比如：现有的PCB板材可支持的最高带宽仅约为25GHz，无法支持50GHZ的带宽，导致超高速信号在PCB板材等材料上的传输损耗很大、传输距离非常有限，所以需针对超高速信号传输研发相应的转换电路，尤其是并行转串行和串行转并行的接口电路。

当传输距离长时，利用串行转并行的接口电路先将超高速信号转换成多路并行的中低速信号，解决传输距离问题；当传输信号到达目标器件时，再利用并行转串行接口电路将多路并行信号恢复成超高速信号，提供给目标器件，因此，使得并行转串行的接口电路显得尤为重要。

然而，现有技术中的并行转串行的接口电路虽然可以同时支持脉冲幅度调制(Pulse Amplitude Modulation，PAM4)信号传输和不归零码(Not Return to Zero，NRZ)信号传输，但是其支持的NRZ信号最大调制速率仅为PAM4信号的一半，例如，在支持25GBaud/sPAM4的接口电路中，25GBaud/s对应的信号比特率是50Gbps，该接口电路能够支持的NRZ信号的最大调制速率为25Gbps，而无法达到传输50Gbps NRZ信号的要求，从而导致其应用范围非常有限，无法满足50G及更高速率的接口电路和传输系统(如50G PON系统)的需求。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种NRZ编码电路，可以在并行转串行接口电路中实现NRZ速率倍增，将NRZ信号传输速率提升一倍，也即，对于PAM4信号和NRZ信号，同时实现了相同的最大调制速率。

为达到以上目的，本发明采取的技术方案是：

一种NRZ编码电路，包括：

并行转串行电路，其用于根据参考时钟将两路同步的并行数据转换成一串行数据；

时钟倍频电路，其用于根据参考时钟得到速率倍增的倍频时钟信号；

输出整形电路，其用于在倍频时钟信号下将所述串行数据整形为数字信号后进行输出，得到速率倍增的NRZ编码信号。

在上述技术方案的基础上，所述并行转串行电路包括两个并联设置的第一支路和第二支路；

所述第一支路包括依次串联的缓冲与整形电路1和传输门M1，所述第一支路的输入端连接其中一路同步的并行数据；

所述第二支路包括依次串联的缓冲与整形电路2和传输门M2，所述第二支路的输入端连接另一路同步的并行数据；同时，

所述传输门M1的第1端与一个同相时钟相连，所述传输门M2的第1端与一个反相时钟相连，所述传输门M1的第3端和传输门M2的第3端相连，且所述传输门M1的第3端输出串行数据。

在上述技术方案的基础上，所述时钟倍频电路包括：

一反向电路，其用于根据所述参考时钟输出反相时钟和同相时钟；

传输电路，其包括延时器、传输门M3和传输门M4，所述延时器的两个输入端分别连接所述同相时钟和反相时钟，所述延时器的两个输出端分别连接所述传输门M3的第2端和传输门M4的第2端，所述传输门M3的第1端与所述同相时钟相连，所述传输门M4的第1端与所述反相时钟相连，所述传输门M3的第3端和传输门M4的第3端相连；

缓冲与整形电路3，其输入端与所述传输门M3的第三端相连，所述缓冲与整形电路3的输出端输出倍频时钟信号。

在上述技术方案的基础上，所述反相电路包括依次串联的第一反相器NOT1和第二反相器NOT2，所述第一反相器NOT1的输入端与所述参考时钟相连，所述第一反相器NOT1的输出端为反相时钟，所述第二反相器NOT2的输出端为同相时钟。

在上述技术方案的基础上，所述输出整形电路包括第三触发器，所述第三触发器的两个输入端分别连接所述串行数据和倍频时钟信号，所述第三触发器输出NRZ编码信号。

本发明还提供了一种编码器，包括：

上述NRZ编码电路；

时钟和数据同步恢复电路，其用于将两路并行的输入数据转换为两路同步的并行数据，并根据两路并行的输入数据得到一路参考时钟，并将所述参考时钟和两路同步的并行数据发送给所述并行转串行电路；

PAM4编码电路，其用于根据参考时钟对两路同步的并行数据进行PAM4编码后得到PAM4编码信号；

码型选择输出电路，其与所述PAM4编码电路的输出端和所述输出整形电路的输出端均相连，用于根据控制信号选择性地输出PAM4编码信号或NRZ编码信号，得到输出信号。

在上述技术方案的基础上，所述码型选择输出电路包括一对晶体管，分别为第五晶体管M5和第六晶体管M6，所述第五晶体管M5的第一端与所述PAM4编码信号相连，所述第六晶体管M6的第一端与所述NRZ编码信号相连，所述第五晶体管M5的第二端和第六晶体管M6的第二端均与所述控制信号相连，且所述第五晶体管M5的第三端和第六晶体管M6的第三端相连，且所述第五晶体管M5的第三端输出得到输出信号。

在上述技术方案的基础上，所述时钟和数据同步恢复电路包括：

两个时钟数据恢复电路，其用于分别对两路并行的输入数据进行时钟和数据恢复，得到两路时钟信号和两路恢复数据；

一时钟校正电路，其用于将两路时钟信号进行时钟校正并同步成一路时钟信号，将该同步后的时钟信号作为参考时钟；

两个触发器，其用于在参考时钟下对两路恢复数据分别进行同步处理，得到两路同步的并行数据。

在上述技术方案的基础上，所述PAM4编码电路为一路2bit数模转换器。

本发明还提供了一种高速接口电路，包括：

上述编码器；

激光驱动器，其一个输入端和所述码型选择输出电路的输出端相连，用于将所述码型选择输出电路的输出信号转换成高速差分数据信号，并输出偏置电流；

激光器，其与所述激光驱动器相连；

光电探测器，其输入端与所述激光器相连，其输出端与所述激光驱动器的另一个输入端相连，所述光电探测器用于监控激光器的光功率，并将该光功率信号发送给激光驱动器，所述激光驱动器根据该光功率信号实时调整偏置电流，以使激光器的光功率维持在预设的功率范围内。

与现有技术相比，本发明的优点在于：本发明提供的NRZ编码电路，可以在并行转串行接口电路中实现NRZ速率倍增，将NRZ信号传输速率提升一倍，达到与PAM4信号相同的最大调制速率，当应用该NRZ编码电路时，可适用于超高速信号传输，满足50G及更高速率的信号传输系统中高速接口电路的需求。

附图说明

图1为本发明实施例中NRZ编码电路的结构示意图；

图2a为本发明实施例中第一种缓冲与整形电路的结构示意图；

图2b为本发明实施例中第二种缓冲与整形电路的结构示意图；

图2c为本发明实施例中一种施密特反相器的结构示意图；

图3a为本发明实施例中第一种传输门的结构示意图；

图3b为本发明实施例中第二种传输门的结构示意图；

图3c为本发明实施例中第三种传输门的结构示意图；

图4为本发明实施例中编码器的结构示意图；

图5为本发明实施例中时钟和数据同步恢复电路的结构示意图；

图6为本发明实施例中PAM4编码电路的结构示意图；

图7为本发明实施例中第一种码型选择输出电路的结构示意图；

图8为本发明实施例中第二种码型选择输出电路的结构示意图；

图9为本发明实施例中当输入速率为25Gbps、选择输出PAM4编码信号时的模拟仿真结果示意图；

图10为本发明实施例中当输入速率为25Gbps、选择输出NRZ编码信号时的模拟仿真结果示意图；

图11为本发明实施例中当输入速率为25Gbps时NRZ编码电路的模拟仿真结果示意图；

图12为本发明实施例中高速接口电路的结构示意图。

具体实施方式

以下结合附图及实施例对本发明作进一步详细说明。

参见图1所示，本发明实施例提供了一种NRZ编码电路，包括并行转串行电路、时钟倍频电路和输出整形电路。

并行转串行电路用于根据参考时钟CLK将两路同步的并行数据转换成一串行数据NRZserial；时钟倍频电路用于根据参考时钟CLK得到速率倍增的倍频时钟信号CLKdouble；输出整形电路用于在倍频时钟信号下将所述串行数据整形为数字信号后进行输出，得到NRZ编码信号voutNRZ。

本发明提供的NRZ编码电路，可将NRZ信号传输速率提升一倍，达到与PAM4信号相同的最大调制速率，当应用该NRZ编码电路时，可适用于超高速信号传输，满足50G及更高速率的信号传输系统中高速接口电路的需求。

具体地，所述并行转串行电路包括两个并联设置的第一支路和第二支路；所述第一支路包括依次串联的缓冲与整形电路1和传输门M1，所述第一支路的输入端连接其中一路同步的并行数据；所述第二支路包括依次串联的缓冲与整形电路2和传输门M2，所述第二支路的输入端连接另一路同步的并行数据。

同时，所述传输门M1的第1端(控制信号端)与所述同相时钟CLK1相连，所述传输门M2的第1端(控制信号端)与反相时钟CLKB相连，所述传输门M1的第3端(输出端)和传输门M2的第3端(输出端)相连，且所述传输门M1的第3端输出串行数据NRZserial。

在本发明实施例中，并行转串行电路的工作过程为：缓冲与整形电路1对同步的并行数据DQ1进行缓冲和整形处理，缓冲与整形电路2对同步的并行数据DQ2进行缓冲和整形处理，通过传输门M1和传输门M2，将其转换成串行数据NRZserial。

更进一步地，在本发明实施例中，所述时钟倍频电路包括一反相电路，所述反相电路包括依次串联的第一反相器NOT1和第二反相器NOT2，所述第一反相器NOT1的输入端与所述参考时钟CLK相连，所述第一反相器NOT1的输出端为反相时钟CLKB，所述第二反相器NOT2的输出端为同相时钟CLK1。

在本发明实施例中，反相电路的工作过程为：第一反相器NOT1和第二反相器NOT2对参考时钟CLK进行缓冲整形和反相处理，并输出整形后的反相时钟CLKB和同相时钟CLK1。

更为具体地，所述时钟倍频电路还包括延时器、传输门M3和传输门M4；所述延时器的两个输入端分别连接所述同相时钟CLK1和反相时钟CLKB，所述延时器的两个输出端分别连接所述传输门M3的第2端和传输门M4的第2端，所述传输门M3的第1端与所述同相时钟CLK1相连，所述传输门M4的第1端与所述反相时钟CLKB相连，所述传输门M3的第3端和传输门M4的第3端相连。

对应地，延时器的两个输出端分别连接传输门M3的漏极和传输门M4的漏极，所述传输门M3的栅极与同相时钟CLK1相连，所述传输门M4的栅极与所述反相时钟CLKB相连，所述传输门M3的源极和传输门M4的源极相连。

更进一步地，所述时钟倍频电路还包括缓冲与整形电路3，所述缓冲与整形电路3的输入端与所述传输门M3的第3端(输出端)相连，所述缓冲与整形电路3的输出端输出倍频时钟信号CLKdouble。缓冲与整形电路3对传输门M3和传输门M4的输出信号进行整形后输出频率倍增后的时钟信号CLKdouble。

在本发明实施例中，时钟倍频电路的工作过程为：延时器对反相时钟CLKB和同相时钟CLK1产生相同的延时并输出一对延时后的时钟信号，对应记为反相延时时钟CLKdlyB和同相延时时钟CLKdly1，同相时钟CLK1控制传输门M3的开启与关断，反相时钟CLKB控制传输门M4的开启与关断；缓冲与整形电路3对传输门M3的输出信号进行整形处理，输出频率倍增后的时钟信号CLKdouble。

在本发明实施例中，缓冲与整形电路1、缓冲与整形电路2和缓冲与整形电路3可以由反相器串联组成；也可以由具有整形功能的反相器和反相器串联组成；也可以由类似的具有整形和反相功能的电路串联组成。

在本发明实施例中，所述缓冲与整形电路1、缓冲与整形电路2和缓冲与整形电路3由两个依次串联的反相器组成，也可以是施密特反相器，也可以由类似的具有整形和反相功能的电路串联而成。其中使用到的反相器可以是普通反相器。

参见图2a所示，本发明实施例提供了第一种缓冲与整形电路，以缓冲与整形电路1为例，所述缓冲与整形电路1包括两个串联的反相器NOT511和NOT512，反相器NOT511的输入为输入信号IN，反相器512的输出为输出信号OUT。

参见图2b所示，本发明实施例提供了第二种缓冲与整形电路，以缓冲与整形电路1为例，所述缓冲与整形电路1包括以串联方式连接的施密特反相器SNOT521和反相器NOT521，施密特反相器SNOT521的输入为输入信号IN，反相器NOT521的输出为输出信号OUT。

参见图2c所示，本发明实施例提供了一种施密特反相器的结构，施密特反相器由NMOS管NM531以及PMOS管PM531、PM532和PM533组成，NMOS管NM531的栅极与PMOS管PM531和PM532的栅极相连至输入端IN，NMOS管NM531的漏极与PMOS管PM532的漏极以及PMOS管PM533的栅极相连至输出端OUT，NMOS管NM531的源极连接至地GND，PMOS管PM531的源极连接至电源VCC，PMOS管PM531的漏极与PMOS管PM532的源极以及PMOS管PM533的漏极相连，PMOS管PM533的源极连接至地GND。本发明实施例中的密特反相器也可以由其他具有类似迟滞和反相功能的电路来实现。

在本发明实施例中，传输门M1、传输门M2、传输门M3和传输门M4可以为单个NMOS管、或者为单个PMOS管，也可以为由NMOS管和PMOS管并联而成的传输门，在具体应用中，也可以在传输门的控制端中集成缓冲与整形电路，并组合多个反相器，以实现更好地信号控制的目的。

参见图3a所示，本发明实施例提供了第一种传输门的结构，以传输门M1为例，所述传输门M1为一集成化结构，其包括缓冲与整形电路N、反相器NOT611、反相器NOT612和NMOS管NM611，缓冲与整形电路N、反相器NOT611和反相器NOT612依次串联后与NM611的栅极相连，缓冲与整形电路N的输入端为该传输门的第1端(控制信号端)，NMOS管NM611的源极(或漏极)为传输门的第2端(输入端)，NMOS管NM611的漏极(或源极)为传输门的第3端(输出端)。

参见图3b所示，本发明实施例提供了第二种传输门的结构，以传输门M1为例，所述传输门M1包括缓冲与整形电路N、反相器NOT621、反相器NOT622、PMOS管PM621，缓冲与整形电路N、反相器NOT621和反相器NOT622依次串联后与PMOS管PM621的栅极相连，缓冲与整形电路N的输入端为该传输门的第1端(控制信号端)，PMOS管PM621的源极(或漏极)为传输门的第2端(输入端)，PMOS管PM621的漏极(或源极)为传输门的第3端(输出端)。

参见图3c所示，本发明实施例提供了第二种传输门的结构，以传输门M1为例，所述传输门M1包括缓冲与整形电路N、反相器NOT631、反相器NOT632、NMOS管NM631和PMOS管PM631，缓冲与整形电路N、反相器NOT631和反相器NOT632依次串联，缓冲与整形电路N的输入端为传输门的第1端(控制信号端)，反相器NOT631的输出端连接PMOS管PM631的栅极，反相器NOT632的输出端连接NMOS管NM631的栅极，NMOS管NM631的源极(或漏极)与PMOS管PM631的漏极(或源极)短接相连至传输门的第2端(输入端)，NMOS管NM631的漏极(或源极)与PMOS管PM631的源极(或漏极)短接相连至传输门的第3端(输出端)。

具体地，在本发明实施例中，所述输出整形电路包括第三触发器，记为触发器3，所述第三触发器的两个输入端分别连接所述串行数据NRZserial和倍频时钟信号CLKdouble，所述第三触发器输出NRZ编码信号voutNRZ。优选地，触发器3为D触发器。

在本发明实施例中，输出整形电路的工作过程为：在倍频时钟信号CLKdouble的控制下，将串行数据NRZserial整形为规整的数字信号输出，记为NRZ编码信号voutNRZ。

参见图4所示，本发明实施例还提供了一种编码器，包括上述NRZ编码电路、时钟和数据同步恢复电路、PAM4编码电路和码型选择输出电路。

NRZ编码电路包括并行转串行电路、时钟倍频电路和输出整形电路。并行转串行电路用于根据参考时钟CLK将两路同步的并行数据转换成一串行数据NRZserial；时钟倍频电路用于根据参考时钟CLK得到速率倍增的倍频时钟信号CLKdouble；输出整形电路用于在倍频时钟信号下将所述串行数据整形为数字信号后进行输出，得到NRZ编码信号voutNRZ。

时钟和数据同步恢复电路用于将两路并行的输入数据转换为两路同步的并行数据，并根据两路并行的输入数据得到一路参考时钟CLK，并将所述参考时钟CLK和两路同步的并行数据发送给所述并行转串行电路；在本发明实施例中，转换前的两路并行的输入数据分别为Data1和Data2，转换后的两路同步的并行数据分别为DQ1和DQ2。

PAM4编码电路用于根据参考时钟CLK对两路同步的并行数据进行PAM4编码后得到PAM4编码信号voutPAM4；PAM4编码电路有三个输入端和一个输出端，三个输入端分别对应连接DQ1、DQ2和参考时钟CLK，输出端为PAM4编码信号voutPAM4。

NRZ编码电路用于将两路同步的并行数据转换为一路速率倍增的NRZ编码信号voutNRZ，NRZ编码电路有三个输入端和一个输出端，三个输入端分别对应连接DQ1、DQ2和参考时钟CLK，输出端为NRZ编码信号voutNRZ。

码型选择输出电路与所述PAM4编码电路的输出端和所述输出整形电路的输出端均相连，用于根据控制信号Vcode选择性地输出PAM4编码信号voutPAM4或NRZ编码信号voutNRZ，得到输出信号Dout。

参见图5所示，具体地，在本发明实施例中，所述时钟和数据同步恢复电路包括两个时钟数据恢复电路、一时钟校正电路和两个触发器。

两个时钟数据恢复电路用于分别对两路并行的输入数据进行时钟和数据恢复，得到两路时钟信号和两路恢复数据；时钟校正电路用于将两路时钟信号进行时钟校正并同步成一路时钟信号，将该同步后的时钟信号作为参考时钟CLK；两个触发器用于在参考时钟CLK下对两路恢复数据分别进行同步处理，得到两路同步的并行数据。

更为具体地，在本发明实施例中，两个时钟数据恢复电路分别记为时钟数据恢复电路1和时钟数据恢复电路2，两个触发器分别记为触发器1和触发器2，时钟数据恢复电路1的输入端和Data1相连，时钟数据恢复电路1对应输出中间数据Dre1和时钟CLK1，且时钟数据恢复电路1输出中间数据Dre1的一端和触发器1相连，时钟数据恢复电路1输出时钟CLK1的一端和时钟校正电路相连。

类似地，时钟数据恢复电路2的输入端和Data2相连，时钟数据恢复电路2对应输出中间数据Dre2和时钟CLK2，且时钟数据恢复电路2输出中间数据Dre2的一端和触发器2相连，时钟数据恢复电路2输出时钟CLK2的一端和时钟校正电路相连。

时钟校正电路将时钟CLK1和时钟CLK2进行时钟校正并同步成一路时钟信号，将该同步后的时钟信号作为参考时钟CLK。触发器1的输入端和触发器2的输入端均与时钟校正电路的输出端相连，所述触发器1和触发器2对应输出两路同步的并行数据，记为DQ1和DQ2。

在本发明实施例中，时钟和数据同步恢复电路的工作过程为：先对两路并行的输入数据Data1和Data2分别进行时钟和数据恢复，然后将恢复出的两个时钟CLK1和CLK2进行时钟校正并同步成一路时钟信号，记为参考时钟CLK，再用参考时钟CLK对恢复出的两路数据Dre1和Dre2进行同步处理，最后输出两路同步的并行数据DQ1和DQ2。

参见图6所示，具体地，所述PAM4编码电路为一路2bit数模转换器DAC，两路同步的并行数据DQ1、DQ2和参考时钟CLK分别连接数模转换器DAC的三个输入端，数模转换器DAC输出PAM4编码信号voutPAM4。

在本发明实施例中，PAM4编码电路的工作过程为：在输入两路同步的并行数据DQ1、DQ2和参考时钟CLK之后，数模转换器DAC对其进行PAM4编码，最后输出一路编码后的PAM4编码信号voutPAM4。

参见图7所示，本发明实施例提供了第一种码型选择输出电路，所述码型选择输出电路包括一对晶体管，分别为第五晶体管M5和第六晶体管M6，所述第五晶体管M5的第一端与所述PAM4编码信号voutPAM4相连，所述第六晶体管M6的第一端与所述NRZ编码信号voutNRZ相连，所述第五晶体管M5的第二端和第六晶体管M6的第二端均与所述控制信号Vcode相连，且所述第五晶体管M5的第三端和第六晶体管M6的第三端相连，且所述第五晶体管M5的第三端输出得到输出信号Dout。

优选地，码型选择输出电路为一个二选一的多路选择器。第五晶体管M5为PMOS管，第六晶体管M6为NMOS管。

在本发明实施例中，码型选择输出电路的工作过程为：根据控制信号Vcode的值选择性地输出串行信号PAM4编码信号voutPAM4或NRZ编码信号voutNRZ。例如，当控制信号Vcode为低电平0时，选择输出voutPAM4，当控制信号Vcode为高电平1时，选择输出voutNRZ。

作为另外一种较好的实施例，参见图8所示，本发明实施例提供了第二种码型选择输出电路，所述码型选择输出电路包括第一传输门、第二传输门和第九反相器NOT9，所述第一传输门的其中一个输入端与所述PAM4编码信号voutPAM4相连，所述第二传输门的其中一个输入端与所述NRZ编码信号voutNRZ相连，所述第九反相器NOT9的输入端与所述控制信号Vcode相连，所述第一传输门的其中一个输入端和第二传输门的其中一个输入端均与所述第九反相器NOT9的输入端相连，所述第一传输门的另一个输入端和第二传输门的另一个输入端均与所述第九反相器NOT9的输出端相连，所述第一传输门的输出端和第二传输门的输出端相连，且第一传输门的输出端输出得到输出信号Dout。

优选地，第一传输门和第二传输门均由一个PMOS管和一个NMOS管并联而成。在本发明实施例中，第一传输门包括PMOS管PM521和NMOS管NM521，第二传输门包括PMOS管PM522和NMOS管NM522。

具体为，第九反相器NOT9的输入端连接控制信号Vcode，输出反相控制信号VcodeB，PM521和NM522的一个输入端均与控制信号Vcode相连，NM521和PM522的一个输入端均与反相控制信号VcodeB相连，PM521和NM521的另一个输入端均与voutPAM4相连，PM522和NM522的另一个输入端均与voutNRZ相连，PM521、NM521、PM522和NM522的输出端均相连。

更进一步地，对本发明实施例中的编码器进行模拟仿真，不同的输入条件，得到的输出信号也有所不同，具体如下：

参见图9所示，当两路并行的输入数据Data1和Data2的速率为25Gbps、选择输出PAM4编码信号voutPAM4时，Data1、Data2、voutPAM4的时域波形图如图9所示，第一排为Data1的时域波形图，第二排为Data2的时域波形图，第三排为voutPAM4的时域波形图，voutPAM4为速率为25Gbps的PAM4信号；

参见图10所示，当两路并行的输入数据Data1和Data2的速率为25Gbps、选择输出NRZ编码信号voutNRZ时，Data1、Data2、voutNRZ的时域波形图如图10所示，第一排为Data1的时域波形图，第二排为Data2的时域波形图，第三排为voutNRZ的时域波形图，voutNRZ为速率为50Gbps的NRZ信号；

参见图11所示，当两路并行的输入数据Data1和Data2的速率为25Gbps时，从上到下依次为Data1、Data2、CLK、CLKdly1、CLKdouble、voutNRZ的时域波形图，voutNRZ为速率为50Gbps的NRZ信号。

可见，与现有技术中，“支持NRZ信号最大调制速率为PAM4信号最大调制速率的一半，不能达到与PAM4信号相同的最大调制速率”相比，本发明实施例的高速接口电路中的NRZ编码电路，可以实现NRZ信号的倍频编码，将NRZ信号的传输速率提升了一倍，从而使得高速接口电路可以将NRZ信号的最大传输速率提升至与PAM4信号相同的水平，也即，对于PAM4信号和NRZ信号，同时实现了相同的最大调制速率，可适用于超高速信号，满足50G及更高速率的系统中高速接口电路的需求，进而为下一代PON系统(50G PON)等未来的超高速应用场景的实现奠定了基础。

参见图12，本发明实施例还提供了一种高速接口电路，包括上述编码器、激光驱动器、激光器和光电探测器。

激光驱动器的一个输入端和所述编码器中码型选择输出电路的输出端相连，用于将所述码型选择输出电路的输出信号转换成高速差分数据信号，并输出偏置电流；激光器与所述激光驱动器相连；光电探测器的输入端与所述激光器相连，其输出端与所述激光驱动器的另一个输入端相连，所述光电探测器用于监控激光器的光功率，并将该光功率信号发送给激光驱动器，所述激光驱动器根据该光功率信号实时调整偏置电流，以使激光器的光功率维持在预设的功率范围内。

在本发明实施例中，编码器的输出信号为Dout，激光驱动器输出的高速差分数据信号分别为由同向输出端输出的信号LDP、由反向输出端输出的信号LDN，信号LDP与激光器的阳极相连，信号LDN与激光器的阴极相连，偏置电流Ibias根据实际需要连接到激光器的阳极或阴极，光电探测器检测到激光器的光功率，并将该光功率信号Imon发送给激光驱动器。

本发明实施例的高速接口电路的工作过程为：激光驱动器将由编码器输入的串行数据Dout转换成高速差分数据信号，激光驱动器向激光器提供偏置电流Ibias，让激光器处于工作状态，信号LDN和信号LDP为电调制信号，该高速差分数据信号驱动激光器将电调制信号变换成光信号输出，光电探测器实时检测激光器的光功率，并将该光功率信号Imon发送给激光驱动器，激光驱动器、激光器和光电探测器形成一个闭环系统，激光驱动器根据接收到的光功率信号Imon动态调整偏置电流Ibias，以使激光器输出的光功率维持在预设的功率范围内。本发明不局限于上述实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (10)

1.一种NRZ编码电路，其特征在于，包括：

并行转串行电路，其用于根据参考时钟将两路同步的并行数据转换成一串行数据；

时钟倍频电路，其用于根据参考时钟得到速率倍增的倍频时钟信号；

输出整形电路，其用于在倍频时钟信号下将所述串行数据整形为数字信号后进行输出，得到速率倍增的NRZ编码信号。

2.如权利要求1所述的NRZ编码电路，其特征在于，所述并行转串行电路包括两个并联设置的第一支路和第二支路；

所述第一支路包括依次串联的缓冲与整形电路1和传输门M1，所述第一支路的输入端连接其中一路同步的并行数据；

所述第二支路包括依次串联的缓冲与整形电路2和传输门M2，所述第二支路的输入端连接另一路同步的并行数据；同时，

所述传输门M1的第1端与一个同相时钟相连，所述传输门M2的第1端与一个反相时钟相连，所述传输门M1的第3端和传输门M2的第3端相连，且所述传输门M1的第3端输出串行数据。

3.如权利要求1所述的NRZ编码电路，其特征在于，所述时钟倍频电路包括：

一反向电路，其用于根据所述参考时钟输出反相时钟和同相时钟；

传输电路，其包括延时器、传输门M3和传输门M4，所述延时器的两个输入端分别连接所述同相时钟和反相时钟，所述延时器的两个输出端分别连接所述传输门M3的第2端和传输门M4的第2端，所述传输门M3的第1端与所述同相时钟相连，所述传输门M4的第1端与所述反相时钟相连，所述传输门M3的第3端和传输门M4的第3端相连；

缓冲与整形电路3，其输入端与所述传输门M3的第三端相连，所述缓冲与整形电路3的输出端输出倍频时钟信号。

4.如权利要求3所述的NRZ编码电路，其特征在于，所述反相电路包括依次串联的第一反相器NOT1和第二反相器NOT2，所述第一反相器NOT1的输入端与所述参考时钟相连，所述第一反相器NOT1的输出端为反相时钟，所述第二反相器NOT2的输出端为同相时钟。

5.如权利要求1所述的NRZ编码电路，其特征在于，所述输出整形电路包括第三触发器，所述第三触发器的两个输入端分别连接所述串行数据和倍频时钟信号，所述第三触发器输出NRZ编码信号。

6.一种编码器，其特征在于，包括：

如权利要求1至5任一项所述的NRZ编码电路；

时钟和数据同步恢复电路，其用于将两路并行的输入数据转换为两路同步的并行数据，并根据两路并行的输入数据得到一路参考时钟，并将所述参考时钟和两路同步的并行数据发送给所述并行转串行电路；

PAM4编码电路，其用于根据参考时钟对两路同步的并行数据进行PAM4编码后得到PAM4编码信号；

码型选择输出电路，其与所述PAM4编码电路的输出端和所述输出整形电路的输出端均相连，用于根据控制信号选择性地输出PAM4编码信号或NRZ编码信号，得到输出信号。

7.如权利要求6所述的编码器，其特征在于，所述码型选择输出电路包括一对晶体管，分别为第五晶体管M5和第六晶体管M6，所述第五晶体管M5的第一端与所述PAM4编码信号相连，所述第六晶体管M6的第一端与所述NRZ编码信号相连，所述第五晶体管M5的第二端和第六晶体管M6的第二端均与所述控制信号相连，且所述第五晶体管M5的第三端和第六晶体管M6的第三端相连，且所述第五晶体管M5的第三端输出得到输出信号。

8.如权利要求6所述的编码器，其特征在于，所述时钟和数据同步恢复电路包括：

两个时钟数据恢复电路，其用于分别对两路并行的输入数据进行时钟和数据恢复，得到两路时钟信号和两路恢复数据；

一时钟校正电路，其用于将两路时钟信号进行时钟校正并同步成一路时钟信号，将该同步后的时钟信号作为参考时钟；

两个触发器，其用于在参考时钟下对两路恢复数据分别进行同步处理，得到两路同步的并行数据。

9.如权利要求6所述的编码器，其特征在于，所述PAM4编码电路为一路2bit数模转换器。

10.一种高速接口电路，其特征在于，包括：

如权利要求6所述的编码器；

激光驱动器，其一个输入端和所述码型选择输出电路的输出端相连，用于将所述码型选择输出电路的输出信号转换成高速差分数据信号，并输出偏置电流；

激光器，其与所述激光驱动器相连；

光电探测器，其输入端与所述激光器相连，其输出端与所述激光驱动器的另一个输入端相连，所述光电探测器用于监控激光器的光功率，并将该光功率信号发送给激光驱动器，所述激光驱动器根据该光功率信号实时调整偏置电流，以使激光器的光功率维持在预设的功率范围内。

Images