JP2006325137A

JP2006325137A - 光信号処理回路

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Publication number: JP2006325137A
Application number: JP2005148492A
Authority: JP
Inventors: Akira Takahashi; 亮高橋; Ryohei Urata; 涼平浦田; Tatsushi Nakahara; 達志中原; Hiroyuki Suzuki; 博之鈴木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2005-05-20
Filing date: 2005-05-20
Publication date: 2006-11-30
Anticipated expiration: 2025-05-20
Also published as: JP4625368B2

Abstract

【課題】光ラベル交換器等の光信号処理システム全体の小型化・低コスト化を図る。
【解決手段】ラベル交換器２０は、ＰＤ２１を介して入力された光ラベル信号Ｌをシリアル−パラレル変換して、ラベルＬとしてＣＭＯＳ処理回路２３に送信し、ＣＭＯＳ処理回路２３において変換された新しいラベルＬ’をパラレル−シリアル変換して、光変調器２４に出力するＯＣＴＡ（Optically Clocked Transistor Array）２２を備えている。すなわちＯＣＴＡ２２は、シリアル−パラレル変換およびパラレル−シリアル変換の双方向動作が可能である。
【選択図】図２

Description

本発明は、光信号処理回路に関し、より詳細には、非同期バーストのシリアル光信号を複数の電気信号に変換するシリアル−パラレル変換、並列の電気信号をシリアル光信号に変換するパラレル−シリアル変換、ならびに光パケット通信における光ラベル変換処理を行う光信号処理回路に関する。

近年、インターネットに代表されるデータ通信の爆発的増加に伴い、光信号の高速化の要求が高まっている。従来、光信号は、受光素子により電気信号に変換され、電気信号の状態で電子回路により処理されていた。しかしながら、１０Ｇｂｐｓ以上のビットレートの光信号を、電気信号の状態で電子回路により処理することが問題となってきている。例えば、光パケット通信において、ルータ等のネットワーク機器には、光パケットのラベルに含有されるアドレス情報を解読して出力ポートを判別する機能、光パケット同士の衝突を回避するために、光パケットを任意の時間だけ遅延させるバッファメモリ機能が必要とされる。従来、これらラベル認識機能およびメモリ機能は、シリコン系のＬＳＩで構成されているため、その動作速度は１Ｇｂｐｓ以下に制限されている。従って、シリコン系の電子回路では、１０Ｇｂｐｓ以上の高速光パケット信号に対して、ラベル認識機能およびメモリ機能を実現することは困難である。

そこで、高速光パケット信号を、複数の低速な電気信号に変換（電気シリアル−パラレル変換）して、シリコン系の電子回路で処理することが行われている。この方法は、受光素子を含むＯ／Ｅ（光／電気）受信回路により光信号を電気信号に変換し、ＩｎＰまたはＧａＡｓ系の高速電子回路により電気信号を処理する。高速電子回路は、変換された電気信号から電気クロック信号発生器によりクロック信号を抽出し、電気クロック信号を用いて、変換された電気信号を、複数の低速な電気信号に変換する。電気シリアル−パラレル変換された電気信号は、シリコン系の電子回路により、ラベル認識機能等が実行される。

しかしながら、この方法は、電気クロック信号の発生および電気シリアル−パラレル変換を、すべて電子回路に依存しているため、４０Ｇｂｐｓ程度のビットレートが限界であると考えられる。また、電気シリアル−パラレル変換は、変換された電気信号を順次半分の速度に分周する（例えば、４０ＧＨｚ→２０ＧＨｚ→・・・→数１００ＭＨｚ）ので、分周回路の段数を多く必要とする。分周回路の段数が増えると、各段におけるクロック抽出および位相制御等を精度良く行わなければならない。さらに、高速電子回路は、シリコン系の電子回路と比較して、消費電力が非常に大きいという問題もある。

従来のクロック抽出回路は、ＰＬＬ（Phase Locked Loop)によるフィードバックに制御により、ＶＣＯ（Voltage Control Oscillator)の発振周波数をロックしている。従って、非同期バースト的に入力する光パケット信号に対しては、瞬時にクロックを抽出することができない。

一方、電気シリアル−パラレル変換に対して、光信号のままシリアル−パラレル変換を行う方法について、いくつかの研究が行われている。その一つとして、高速光信号を複数に分岐し、それぞれの高速光信号を、光−光スイッチを用いて、低速光信号に変換する方法が知られている。例えば、１００Ｇｂｐｓの光信号を、１０Ｇｂｐｓの光信号１０本にバラレル変換する場合には、１０個の光−光スイッチを使用する。なお、その他の光シリアル−パラレル変換の方法として、複数の表面出射２次高調波発生を用いた方法、エキシトン的巨大非線形効果を用いた方法、ホログラムを用いた方法などが知られている。

しかしながら、従来の光シリアル−パラレル変換の方法は、光−光スイッチを分岐の数だけ用いることから、装置規模が大きく、消費電力も大きいという問題があった。従来の表面出射２次高調波発生を用いた方法は、非共鳴の光非線形効果を用いるために、極端に効率が悪く、損失が非常に大きいという問題がある。また、従来のエキシトン的巨大非線形効果を用いた方法は、大きな非線形効果を得るために、非線形媒質を液体ヘリウム温度に冷やす必要があるなどの問題がある。さらに、従来のホログラムを用いた方法は、回折効果を用いているために、極端に損失が大きいなどの問題がある。従って、従来の光シリアル−パラレル変換の方法は、いずれもランニングコストを要し、非効率であり、長期にわたって安定した性能を維持することが非常に困難であるという問題を有していた。

上述した問題を解決するために、低温成長Ｂｅドープ歪ＩｎＧａＡｓ／ＩｎＡｌＡｓ多重量子井戸を用いた超高速面型光−光スイッチが開発され、全光型シリアル−パラレル変換器が実現されている（例えば、非特許文献１参照）。しかし、全光型シリアル−パラレル変換器は、高速に設計された平面導波回路、高密度の受光素子アレイが必要となるため、コストが高いという欠点を有している。また、シリコン系の電子回路であるＣＭＯＳプロセッサを用いてラベル認識機能等を実現するためには、全光型シリアル−パラレル変換器とともに、出力インタフェースとして並列電気信号をシリアル光信号に変換するためのパラレル−シリアル変換器が別途必要となるため、システム全体としての小型化が困難である。

R.Takahashi et al., "1-Tb/s 16-b All-Optical Serial-to-Parallel Conversion Using a Surface-Reflection Optical Switch", IEEE Photonics Tech. Lett., vol.15, no.2, p.287-289, 2003 T.Nakahara et al., "Time-Domain 16-bit Label Swapping and Self-Routing of 40-Gb/s Burst Optical Packets", IEEE Photonics Tech. Lett., vol.16, no.9, p,2153-2155, 2004 K.Takahata et al., "3.3ps electrical pulse generation from a discharge-based metal-semiconductor-metal photodetector", Electronics Lett., vol.41, no.1, p.38-40, 2005

上述したように、シリコン系の電子回路を用いて、非同期の高速光パケット信号を処理するためには、入出力インタフェースとしてシリアル−パラレル変換器およびパラレル−シリアル変換器が必要である。以下、具体例としてラベル交換器を用いて説明する。

図１に、従来のラベル交換器の構成を示す。ラベル交換器１０は、全光型シリアル−パラレル変換器１２と、ＰＤアレイ１３と、ＣＭＯＳ処理回路１４と、電気−光型パラレル−シリアル変換器１５とが順に縦続接続されている。また、単一光パルス発生器１１は、非同期バーストパケットの受信が可能であり、全光型シリアル−パラレル変換器１２と電気−光型パラレル−シリアル変換器１５とに接続され、それぞれ制御パルスとトリガパルスとを供給する（例えば、非特許文献２参照）。

入力したＮビット光ラベル信号Ｌの一部は、単一光パルス発生器１１に入力され、光ラベル信号と正確に同期した単一光パルスに変換される。光ラベル信号Ｌは、全光型シリアル−パラレル変換器１２において、単一光パルスを制御パルスとして、全てのビットが空間的に並列に分離される。分離された各ビットは、ＰＤアレイ１３により、低速な電気信号に変換された後、ＣＭＯＳ処理回路１４に送られる。ＣＭＯＳ回路は、入力されたラベルＬのアドレス情報の抽出と、新たなラベルＬ’に交換して、並列電気信号として電気−光型パラレル−シリアル変換器１５に出力する。並列電気信号は、電気−光型パラレル−シリアル変換器１５により、再び光ラベル信号Ｌ’として出力される。

この構成によれば、高速電子回路を用いることなく、ＣＭＯＳ処理回路によりラベル認識機能を実行するので、極めて高速かつ低消費電力である。しかしながら、入出力インタフェースとして光技術を導入しているため、全光型シリアル−パラレル変換器および電気−光型パラレル−シリアル変換器を実装する必要があるため、回路規模が大きく、コストが高いという問題があった。

本発明の第１の目的は、非同期の高速光パケット信号への対応が可能であり、小型・低コストで、低消費電力のシリアル−パラレル変換器およびパラレル−シリアル変換器を提供することにある。

また、本発明の第２の目的は、１つの素子でシリアル−パラレル変換（ＳＰＣ）およびパラレル−シリアル変換（ＰＳＣ）の双方向動作を可能にすることにより、光ラベル交換器等の光信号処理システム全体の小型化・低コスト化を図ることができる光信号処理回路を提供することにある。

本発明は、このような目的を達成するために、請求項１に記載の光信号処理回路は、Ｎビットのシリアル電気信号を伝播させる伝送線路と、該伝送線路に並列に接続され、前記シリアル電気信号の特定の１ビットをサンプルホールドし、または特定の１ビットの電気信号を出力するＮ個の光トリガ型トランジスタ回路とを備え、該光トリガ型トランジスタ回路は、光パルスをトリガとして、前記伝送線路に接続されたトランジスタを介して、前記シリアル電気信号の特定の１ビットをホールドキャパシタにサンプルホールドし、またはＮ個のパラレル信号により各々の前記トランジスタを制御して、前記ホールドキャパシタから前記特定の１ビットの電気信号を、前記トランジスタを介して前記伝送線路に出力することを特徴とする。

請求項２に記載の発明は、請求項１に記載の光信号処理回路において、前記トランジスタは、前記伝送線路にドレイン端子が接続され、前記ホールドキャパシタにソース端子が接続され、電気パルスを出力するＭＳＭ−ＰＤにゲート端子が接続され、前記光トリガ型トランジスタ回路は、前記トランジスタのソース端子に接続され、前記ホールドキャパシタに前記出力する電気信号を充電し、または前記サンプルホールドされる電気信号をリセットするためのリセットトランジスタと、前記トランジスタのソース端子に接続され、前記ホールドキャパシタのチャージを電気信号として出力するバッファ回路と、前記ＭＳＭ−ＰＤの入力に接続され、前記ＭＳＭ−ＰＤから前記電気パルスを出力するための入力抵抗と充電用キャパシタとをさらに含み、前記ＭＳＭ−ＰＤに光パルスが照射されて前記電気パルスが出力されると、前記シリアル電気信号の特定の１ビットが、前記トランジスタを介して前記ホールドキャパシタにサンプルホールドされ、Ｎ個のパラレル信号として前記バッファ回路から出力され、Ｎ個のパラレル信号が前記充電用キャパシタのそれぞれに充電され、前記ＭＳＭ−ＰＤに光パルスが照射されて前記電気パルスが出力されると、前記特定の１ビットの電気信号が、前記ホールドキャパシタから前記トランジスタを介して前記伝送線路に出力されることを特徴とする。

請求項３に記載の光信号処理回路は、請求項２に記載の光信号処理回路において、Ｎビットの光信号を入力し、単一の光パルスを発生する単一光パルス発生器と、前記Ｎビットの光信号を入力し、Ｎビットのシリアル電気信号に変換して、前記伝送線路に出力するＰＤと、各々の前記ホールドキャパシタのチャージをＮ個のパラレル信号として処理して、新たにＮ個のパラレル信号を各々の前記充電用キャパシタに供給するＣＭＯＳ処理回路と、前記単一の光パルスからＮビットの光パルス列を生成する光多重回路と、前記伝送線路を伝播した前記Ｎビットのシリアル電気信号により、前記光多重回路から出力された前記Ｎビットの光パルス列を変調する光変調器とを備えたことを特徴とする。

以上説明したように、本発明によれば、ＭＳＭ−ＰＤを含むＮ個の光トリガ型トランジスタ回路を集積した極めて簡便な構成により、高速光信号のパラレル変換および並列電気信号のシリアル変換を、１つの光信号処理回路で実現することができる。

また、本発明によれば、光信号処理回路を光パケット通信におけるラベル交換器に適用することにより、ＣＭＯＳ処理回路との入出力インタフェースが１つに統合されるため、システム全体として、小型化、低コスト化が可能となる。

さらに、本発明によれば、トランジスタ回路は、ほとんどの部分が高インピーダンス回路により設計されているため、消費電力は極めて小さくすることが可能となる。

以下、図面を参照しながら本発明の実施形態について詳細に説明する。

図２に、本発明の一実施形態にかかるラベル交換器の構成を示す。ラベル交換器２０は、ＰＤ２１を介して入力された光ラベル信号Ｌをシリアル−パラレル変換して、パラレル電気信号としてＣＭＯＳ処理回路２３に送信し、ＣＭＯＳ処理回路２３において変換された新しいラベルＬ’をパラレル−シリアル変換して、光変調器２４に出力するＯＣＴＡ（Optically Clocked Transistor Array）２２を備えている。すなわちＯＣＴＡ２２は、シリアル−パラレル変換およびパラレル−シリアル変換の双方向動作が可能である。また、単一光パルス発生器２５は、非同期バーストパケットの受信が可能であり、光分岐遅延回路２６を介してＯＣＴＡ２２に接続され、光多重回路２７を介して光変調器２４に接続され、それぞれＳＰＣ用トリガパルスとＰＳＣ用トリガパルスとを供給する。

図３に、本発明の一実施形態にかかるＯＣＴＡにおけるＳＰＣ動作を示す。ＯＣＴＡ２２は、複数の光トリガ型トランジスタ回路３１ａ〜３１ｃが伝送線路３２上に配置されている。光トリガ型トランジスタ回路３１ａは、高い抵抗値の入力抵抗３４と充電用キャパシタ３５とＭＳＭ−ＰＤ（Metal-Semiconductor-Metal PD）３６とから構成された高速光電変換器３３を含む。ＭＳＭ−ＰＤ３６の出力は、出力バイアスを調整するための抵抗３８，３９を介して、入力信号を取り込むためのトランジスタ３７のゲート端子に接続されている。トランジスタ３７のドレイン端子は、伝送線路３２に接続され、ソース端子には、入力信号を充電するためのホールドキャパシタ４０およびキャパシタのチャージをリセットするためのリセットトランジスタ４１とが接続されている。また、ホールドキャパシタ４０の電圧を外部に取り出すために、バッファ回路４２がトランジスタ３７のソース端子に接続されている。

ＯＣＴＡ２２におけるＳＰＣ動作について説明する。入力したＮビット光ラベル信号Ｌは、ＰＤ２１において電気信号に変換された後、Ｎ個の光トリガ型トランジスタ回路３１が並列に取り付けられた伝送線路３２に入力される。それぞれの光トリガ型トランジスタ回路３１において、ＭＳＭ−ＰＤ３６に光パルスが照射されると、ＭＳＭ−ＰＤ３６で発生した電気パルスが、トランジスタ３７のゲート端子に入力されて、トランジスタ３７をＯＮとする。このとき、伝送線路３２上を伝播するシリアル電気信号のＮビットのうちの特定の１ビットが、トランジスタ３７を介して、ホールドキャパシタ４０に充電される。同様にして、Ｎ個の光トリガ型トランジスタ回路３１が、シリアル電気信号の各ビットをサンプルホールドすることにより、シリアルに入力された電気信号をバラレル変換することになる。

ＭＳＭ−ＰＤ３６の動作について詳しく説明する。最初に、ＭＳＭ−ＰＤ３６のバイアス電圧Ｖ_ＭＳＭを“Ｈｉｇｈ”に設定し、充電用キャパシタ３５を充電する。その後、ＭＳＭ−ＰＤ３６に光パルスが照射されると、充電用キャパシタ３５のチャージが高速に放電されるため、電気パルスが発生する。ＭＳＭ−ＰＤ３６の一方の電極に直流電圧を印加して光パルスを照射すると、正孔移動度が極めて遅いため、電気パルスの立ち上がりは急峻なものの、立下りには極めて遅いテールが発生する。そこで、バイアス側に大きな入力抵抗３４と充電用キャパシタ３５とを挿入することにより、遅い正孔の影響を受けることなく、極めて高速な電気パルスを発生することができる（例えば、非特許文献３参照）。これまでの実験では、直流電圧を印加しただけでは、ＭＳＭ−ＰＤ３６の応答は、１００ｐｓ程度であるが、入力抵抗３４と充電用キャパシタ３５とを挿入することにより、３．３ｐｓまで高速化できることが確認されている。

次に、入力電気信号のサンプルホールドについて詳しく説明する。ＭＳＭ−ＰＤ３６に光パルスが照射されていない状態で、トランジスタ３７がＯＦＦとなるように、抵抗３８，３９による出力バイアスＶ_{ｔｒａｎｓ}を設定しておくことにより、ＭＳＭ−ＰＤ３６から電気パルスが発生している時間のみトランジスタ３７がＯＮとなる。このとき、伝送線路３２上を伝播する電気信号が、ホールドキャパシタ４０に充電される。充電された電荷がリークしないように、リセットトランジスタ４１のＶ_ｒｓｔは、負の電圧値に設定されている。Ｎ個の光トリガ型トランジスタ回路３１のＭＳＭ−ＰＤ３６に、入力信号のビット間隔に相当する時間差を設けた光パルス（図５を参照して後述するように、単一光パルス発生器２５から出力されたＳＰＣ用トリガパルスを光分岐遅延回路２６で分岐する。）順次照射することにより、Ｎビットの入力電気信号の各ビットは、それぞれの光トリガ型トランジスタ回路３１のホールドキャパシタ４０に格納される。

ホールドキャパシタ４０に充電されたチャージは、バッファ回路４２を通して、ＣＭＯＳ処理回路２３に出力される。このようにして、極めて単純かつ低消費電力な回路により、高速のサンプルホールド動作、すなわちＳＰＣ動作を実現することができる。

パラレル変換された電気信号は、ＣＭＯＳ処理回路２３に取り込まれ、ＲＡＭ（Random Access Memory)にデータとして保存されたり、ラベルのアドレス情報の抽出などの処理が実行される。ＣＭＯＳ処理回路２３は、蓄えられたデータを読み出し、ラベルを交換して新しいラベルを、Ｎビットの並列電気信号としてＯＣＴＡ２２に出力する。

図４に、本発明の一実施形態にかかるＯＣＴＡにおけるＰＳＣ動作を示す。最初に、Ｖ_ｒｓｔを“Ｈｉｇｈ”に設定し、ホールドキャパシタ４０を充電する。ＣＭＯＳ処理回路２３から出力されるＮビット並列電気信号の各々は、それぞれの光トリガ型トランジスタ回路３１のＭＳＭ−ＰＤ３６のバイアス信号として入力される。このときＭＳＭ−ＰＤ３６に光パルスが照射されると、入力データが“１”の場合には電気パルスが発生し、トランジスタ３７がＯＮとなり、ホールドキャパシタ４０に充電されたチャージが放電される。放電されたチャージは、電気パルスとして伝送線路２２上に出力される。また、入力データが“０”の場合には電気パルスが発生しないため、トランジスタ３７はＯＦＦのままである。

従って、Ｎ個のＭＳＭ−ＰＤ３６に一定の時間差を付けて次々と照射すると、ＣＭＯＳ処理回路２３から入力された並列電気信号と同じ情報を有するシリアル電気パルス列を、伝送線路２２上に出力し、ＰＳＣ動作を実現することができる。出力されたＮビットのシリアル電気信号により、光変調器２４を駆動してＮビットの光パルス列を変調すれば、シリアル変換された光信号が得られることになる。

なお、トランジスタの開閉を行うための高速な電気パルスを発生する手段として、ＰＩＮ型の受光素子が存在する。しかしながら、ＰＩＮ−ＰＤは、バイアス電圧が“０”の場合であっても、光パルスが照射されると電気パルスが出力されるため、ＰＳＣ動作には不適である。本実施形態では、従来の直流電圧でバイアスされたＭＳＭ−ＰＤではなく、電荷によってバイアスされた充放電型ＭＳＭ−ＰＤを用いるので、極めて高速動作が可能である。また、ＭＳＭ−ＰＤは、作製が容易であり、低コスト化を実現することができる。

図５を参照して、本発明の一実施形態にかかるラベル交換器において旧光ラベルを読み取る動作を説明する。図２に示したラベル交換器の構成と、図３に示したＳＰＣ動作とを合わせて説明する。入力された光ラベル信号Ｌは分岐されて、一方は、ＰＤ２１により電気信号に変換され、ＯＣＴＡ２２の伝送線路３２上に送り込まれる。他方は、単一光パルス発生器２５により単一の光パルスに変換される。

単一光パルス発生器２５は、ＳＰＣ用トリガパルスとＰＳＣ用トリガパルスとを供給する。ＰＳＣ用トリガパルスは、遅延時間Ｔが与えられた後、ＳＰＣ用トリガパルスと合波される。ＳＰＣ用およびＰＳＣ用トリガパルスは、光分岐遅延回路２６においてＮ本の光パルスに分岐される。光分岐遅延回路２６は、Ｎ本のＳＰＣ用トリガパルスの各々に、入力された光ラベル信号のビット間隔τの整数倍の遅延を与え（（ｎ−１）τ、ｎ＝１〜Ｎ）、ＯＣＴＡ２２に供給する。

ＯＣＴＡ２２のＭＳＭ−ＰＤ３６のバイアス電圧Ｖ_ＭＳＭを“Ｈｉｇｈ”に設定し、充電用キャパシタ３５が充電され、リセットトランジスタ４１のＶ_ｒｓｔは、負の電圧値に設定されている。このとき、ＭＳＭ−ＰＤ３６にＳＰＣ用光トリガパルスが照射されると、伝送線路３２上に送り込まれ電気信号は、光トリガ型トランジスタ回路３１のトランジスタ３７により、順次１ビットずつサンプルホールドされ、ホールドキャパシタ４０に充電される。ホールドキャパシタ４０に充電されたチャージは、バッファ回路４２を通して、ＣＭＯＳ処理回路２３に出力されて、入力された光ラベル信号Ｌの旧光ラベルが読み取られる。

図６を参照して、本発明の一実施形態にかかるラベル交換器において新光ラベルを出力する動作を説明する。ＣＭＯＳ処理回路２３は、Ｔ時間内に旧光ラベルのアドレスを認識し、新たなラベルを計算して、再び並列電気信号として出力する。並列の電気信号は、光トリガ型トランジスタ回路３１の個々のＭＳＭ−ＰＤ３６のバイアス信号として出力される。リセットトランジスタ４１のゲート端子電圧Ｖ_ｒｓｔを“Ｈｉｇｈ”に設定し、ホールドキャパシタ４０を充電する。

上述したように、ＰＳＣ用トリガパルスは、遅延時間Ｔが与えられた後、光分岐遅延回路２６において、Ｎ本の光パルスに分岐される。Ｎ本のＰＳＣ用トリガパルスの各々には、入力された光ラベル信号のビット間隔τの整数倍の遅延が与えられる（（ｎ−１）τ、ｎ＝１〜Ｎ）。ＰＳＣ用光トリガパルスが、それぞれＭＳＭ−ＰＤ３６に照射されると、ＣＭＯＳ処理回路２３から出力された電気信号は、入力光ラベル信号と同じビットレートのシリアルの電気信号に変換されて、ＯＣＴＡ２２の伝送線路３２上に送り込まれる。

単一光パルス発生器２５から出力されたＰＳＣ用光トリガパルスは、１：Ｎ光多重回路２６により、Ｎビットの光パルス列に変換される。電界吸収型またはマッハツェンダ型の光変調器２４において、Ｎビットの光パルス列は、ＯＣＴＡ２２の出力である電気信号により変調されて、新光ラベルとして光ラベル信号Ｌ’が出力される。

本実施形態によれば、伝送線路２２上にＮ個のトランジスタゲートアレイを集積したＯＣＴＡ２２は、極めて小型である上、回路の大部分が高インピーダンスで設計されている。また、シリアル−パラレル変換およびパラレル−シリアル変換の双方向変換動作が可能である。従って、電力消費量が極めて小さく、システム全体として低コスト化を図ることができる。

従来のラベル交換器の構成を示すブロック図である。本発明の一実施形態にかかるラベル交換器の構成を示すブロック図である。本発明の一実施形態にかかるＯＣＴＡにおけるＳＰＣ動作を説明するための図である。本発明の一実施形態にかかるＯＣＴＡにおけるＰＳＣ動作を説明するための図である。本発明の一実施形態にかかるラベル交換器において旧光ラベルを読み取る動作を説明するための図である。本発明の一実施形態にかかるラベル交換器において新光ラベルを出力する動作を説明するための図である。

符号の説明

２０ラベル交換器
２１ＰＤ
２２ＯＣＴＡ
２３ＣＭＯＳ処理回路
２４光変調器
２５単一光パルス発生器
２６光分岐遅延回路
２７光多重回路
３１光トリガ型トランジスタ回路
３２伝送線路
３３高速光電変換器
３４入力抵抗
３５充電用キャパシタ
３６ＭＳＭ−ＰＤ
３７トランジスタ
３８，３９抵抗
４０ホールドキャパシタ
４１リセットトランジスタ
４２バッファ回路

Claims

Ｎビットのシリアル電気信号を伝播させる伝送線路と、
該伝送線路に並列に接続され、前記シリアル電気信号の特定の１ビットをサンプルホールドし、または特定の１ビットの電気信号を出力するＮ個の光トリガ型トランジスタ回路とを備え、
該光トリガ型トランジスタ回路は、光パルスをトリガとして、前記伝送線路に接続されたトランジスタを介して、前記シリアル電気信号の特定の１ビットをホールドキャパシタにサンプルホールドし、またはＮ個のパラレル信号により各々の前記トランジスタを制御して、前記ホールドキャパシタから前記特定の１ビットの電気信号を、前記トランジスタを介して前記伝送線路に出力することを特徴とする光信号処理回路。
前記トランジスタは、前記伝送線路にドレイン端子が接続され、前記ホールドキャパシタにソース端子が接続され、電気パルスを出力するＭＳＭ−ＰＤにゲート端子が接続され、
前記光トリガ型トランジスタ回路は、
前記トランジスタのソース端子に接続され、前記ホールドキャパシタに前記出力する電気信号を充電し、または前記サンプルホールドされる電気信号をリセットするためのリセットトランジスタと、
前記トランジスタのソース端子に接続され、前記ホールドキャパシタのチャージを電気信号として出力するバッファ回路と、
前記ＭＳＭ−ＰＤの入力に接続され、前記ＭＳＭ−ＰＤから前記電気パルスを出力するための入力抵抗と充電用キャパシタとをさらに含み、
前記ＭＳＭ−ＰＤに光パルスが照射されて前記電気パルスが出力されると、前記シリアル電気信号の特定の１ビットが、前記トランジスタを介して前記ホールドキャパシタにサンプルホールドされ、Ｎ個のパラレル信号として前記バッファ回路から出力され、Ｎ個のパラレル信号が前記充電用キャパシタのそれぞれに充電され、前記ＭＳＭ−ＰＤに光パルスが照射されて前記電気パルスが出力されると、前記特定の１ビットの電気信号が、前記ホールドキャパシタから前記トランジスタを介して前記伝送線路に出力されることを特徴とする請求項１に記載の光信号処理回路。
Ｎビットの光信号を入力し、単一の光パルスを発生する単一光パルス発生器と、
前記Ｎビットの光信号を入力し、Ｎビットのシリアル電気信号に変換して、前記伝送線路に出力するＰＤと、
各々の前記ホールドキャパシタのチャージをＮ個のパラレル信号として処理して、新たにＮ個のパラレル信号を各々の前記充電用キャパシタに供給するＣＭＯＳ処理回路と、
前記単一の光パルスからＮビットの光パルス列を生成する光多重回路と、
前記伝送線路を伝播した前記Ｎビットのシリアル電気信号により、前記光多重回路から出力された前記Ｎビットの光パルス列を変調する光変調器と
を備えたことを特徴とする請求項２に記載の光信号処理回路。