JP4038159B2 - 光信号処理装置および光信号処理方法 - Google Patents

Description

本発明は、高速の光パケット信号を電子回路によるメモリに書き込み、かつ読み出して入力光パケットと異なるビットレートで再び光パケット信号として出力させることの可能な光信号処理方法および装置に関する。

近年のデータ通信量の急激な増加とパケットスイッチネットワークの進展に伴って、データ通信の要となるコアネットワークの速度は劇的に増加している。このことにより、コアネットワークとエッジネットワークとを接続するエッジルータでの非同期バースト光パケットのビットレート変換を簡単に行うことが重要になってきている。

近年、光信号のビットレートを変換する方法として非線形光ループミラー（nonlinear optical loop mirror:ＮＯＬＭ）を用いた、光サンプリング技術によるビットレート変換が提案されている（非特許文献１参照)。 しかしながら、この方法は光サンプリング法を用いているため、本質的に変換される光信号は同じパタンを繰り返す必要があり、実際のデータ通信に適用することは不可能である。

また、２×２スイッチと遅延線とを組み合わせた光遅延線ラティス（非特許文献２参照) 、もしくはファイバループを用いた方法（非特許文献３参照）が提案されている。しかしながら、これらの方法は実現が容易である一方、取り扱えるビットの最大数、ビットレート、その変換率などに制限があり、光パケット信号を柔軟に取り扱うことができない。

N.S. Patel, K.L. Hall, J.D. Moores, K.A. Rauschenbach, and B.S. Robinson, "All-optical rate conversion,"in Proc, OFC'97, Technical Digest TuQ2, p87-88, 1997 S.D. Koehler, K.II Kang, I. Glesk, P.R. Prucnal, "optical packet compressor operating at 100 Gbit /s,"in Proc. 1996 IEEE/LEOS Annual Meeting, vol.2, pp.117-118, 1996 A.S. Acampora, S.I.A. Shah, "A packet compression/decompression approach for very high speed optical networks, "in Proc, ITS'90 Symposium Record. , pp.38-48, 1990

本発明の目的は、従来技術における上述のような課題を解決するため、ビットレート変換を行う信号を繰り返すことなく、ビットレートの変換率、取り扱えるビットの最大数、ビットレートなどの本質的な制限を受けず、さらに任意ビットレートへの変換や、動的にレートを変えることも可能な、非同期バースト光パケットのビットレート変換を行う光信号処理装置および光信号処理方法を提供することにある。

上記目的を達成するため、本発明は、入力する高速の非同期バースト光パケットをシリアル−パラレル変換器によって、シリコン系のＲＡＭ等の電子メモリに記憶させた後、パラレル−シリアル変換器によって再び光パケットに再構築する際に、下記のように遅延時間差に工夫を加えることで、非同期バースト光パケットのビットレート変換を可能にすることを特徴とする。

すなわち、本発明の第１の光信号処理装置は、光パルス発生器、光−電気型シリアル−パラレル変換器、電子メモリ、および電気−光型パラレル−シリアル変換器を用いて光信号を処理する光信号処理装置において、前記電気−光・パラレル−シリアル変換器が、光パルス光源と、前記光パルス光源から出力する光信号をｍ本（ｍは２以上の整数）に分波する第１の分波器と、前記第１の分波器で分波されたｍ本の並列光信号をそれぞれさらにｎ（ｎ＝ｋ／ｍ）本ずつに分波する（ｎは２以上の整数）第２の分波器と、前記ｍ組のｎ本に分波された並列光信号を遅延させるｂ・ｍ・τ_ｉｎ（τ_ｉｎは入力光パケットのビット間隔、ｂは正数）の間隔で順次長さが長くなるｍ組の各ｎ本の第１の光遅延線と、前記電子メモリから読み出された並列電気信号をｎ個単位でサンプリングするｍ組のサンプルホールド部と、前記サンプルホールド部において前記ｎ個単位でサンプリングされ蓄積された電荷を前記第１の光遅延線からの光信号により１／（ｂ・ｍ・τ_ｉｎ）のビットレートをもつｎビットの電気パルス列信号として取り出すｍ組の電気−電気型パラレル−シリアル変換部と、前記パルス光源から分岐させた光パルスからビット間隔がｂ・ｍ・τ_ｉｎであるｎビットの光パルス列を発生させる光パルス列発生器と、前記光パルス列発生器で発生した前記光パルス列をｍ個に分波する第３の分波器と、前記第３の分波器で分波されたｍ本の並列光信号を前記ｍ組の電気−電気型パラレル−シリアル変換部から出力するｎビットｍ組の並列電気信号で変調するｍ個の光変調器と、前記ｍ個の光変調器の入力側又は出力側においてｍ本の並列光信号をｂ・τ_ｉｎずつの時間で遅延させる第２の光遅延器と、前記第２の光遅延器で遅延されたｍ本の並列光信号を１本の光パルス列に合波して１／（ｂ・τ_ｉｎ）のビットレートの出力光パケット信号として出力する合波器とを有することを特徴とする。

本発明の第２の光信号処理装置は、光パルス発生器、光−電気型シリアル−パラレル変換器、電子メモリ、および電気−光型パラレル−シリアル変換器を用いて光信号を処理する光信号処理装置において、前記電気−光型パラレル−シリアル変換器が、光パルス光源と、前記光パルス光源から出力する光信号をｍ本（ｍは２以上の整数）に分波する第１の分波器と、前記第１の分波器で分波されたｍ本の並列光信号をそれぞれさらにｎ（ｎ＝ｋ／ｍ）本ずつに分波する（ｎは２以上の整数）第２の分波器と、前記ｍ組のｎ本に分波された並列光信号を遅延させるｂ・ｍ・τ_ｉｎ（τ_ｉｎは入力光パケットのビット間隔、ｂは正数）の間隔で順次長さが長くなるｍ組の各ｎ本の第１の光遅延線と、前記電子メモリから読み出された並列光信号のデータ配列を交換するデータ配列組み替え装置と、前記データ配列組み替え装置からの並列電気信号をｎ個単位でサンプリングするｍ組のサンプルホールド部と、前記サンプルホールド部において前記ｎ個単位でサンプリングされ蓄積された電荷を前記第１の光遅延線からの光信号により１／（ｂ・ｍ・τ_ｉｎ）のビットレートを持つｎビットの電気パルス列信号として取り出すｍ組の電気−電気型パラレル−シリアル変換部と、前記パルス光源から分岐させた光パルスからビット間隔がｂ・ｍ・τ_ｉｎであるｎビットの光パルス列を発生させる光パルス列発生器と、前記光パルス列発生器で発生された前記光パルス列をｍ個に分波する第３の分波器と、前記第３の分波器で分波されたｍ本の並列光信号を前記ｍ組の電気−電気型パラレル−シリアル変換部から出力するｎビットｍ組の並列電気信号で変調するｍ個の光変調器と、前記ｍ個の光変調器の入力側又は出力側においてｍ本の並列光信号をｂ・ｋ・τ_ｉｎずつの時間を遅延させる第２の光遅延器と、前記第２の光遅延器で遅延されたｍ本の並列光信号を１本の光パルス列に合波して１／（ｂ・ｍ・τ_ｉｎ）のビットレートの出力光パケット信号とする合波器とを有することを特徴とする。

本発明の第３の光信号処理装置は、光パルス発生器、光−電気・シリアル−パラレル変換器、電子メモリ、および電気−光型パラレル−シリアル変換器を用いて光信号を処理する光信号処理装置において、前記電子メモリが、１度にｋ／ｃ（ｃはｋの因数）個のデータと（ｃ−１）・ｋ／ｃ個の「０」の合わせてｋ個の信号を出力し、さらに、前記電気−光型パラレル−シリアル変換器が、光パルス光源と、前記光パルス光源から出力する光信号をｍ本（ｍは２以上の整数）に分波する第１の分波器と、前記第１の分波器で分波されたｍ本の並列光信号をそれぞれさらにｎ（ｎ＝ｋ／ｍ）本ずつに分波する第２の分波器と、前記ｍ組のｎ本に分波された並列光信号を遅延させるｍ・τ_ｉｎ（τ_ｉｎは入力光パケ
ットのビット間隔）の間隔で順次長さが長くなるｍ組の各ｎ本の第１の光遅延線と、前記電子メモリから読み出されたｍ組の並列電気信号をｎ個単位でサンプリングするｍ組のサンプルホールド部と、前記サンプルホールド部において前記ｎ個単位でサンプリングされ蓄積された電荷を前記第１の光遅延線からの光信号により１／（ｍ・τ_ｉｎ）のビットレートをもつｎビットの電気パルス列信号として取り出すｍ組の電気−電気型パラレル−シリアル変換部と、前記パルス光源から分岐させた光パルスからビット間隔がｍ・τ_ｉｎであるｎビットの光パルス列を発生させる光パルス列発生器と、前記光パルス列発生器から発生した光パルス列をｍ個に分波する第３の分波器と、前記第３の分波器で分波されたｍ本の並列光信号を前記ｍ組の電気−電気型パラレル−シリアル変換部から出力するｎビットｍ組の並列電気信号で変調するｍ個の光変調器と、前記ｍ個の光変調器の入力側又は出力側においてｍ本の並列光信号をｍ・τ_ｉｎずつの時間を遅延させる第２の光遅延器と、前記第２の光遅延器で遅延されたｍ本の並列光信号を１本の光パルス列に合波して１／（ｃ・τ_ｉｎ）のビットレートの出力光パケット信号とする合波器とを有することを特徴とする。

ここで、前記電気−電気型パラレル−シリアル変換部は、前記第１の光遅延線からの光信号の照射によってその抵抗値が変わる金属−半導体−金属光検出器と、前記サンプルホールド部からのデータを電荷として蓄積するキャパシタと、前記キャパシタを充電する時間（ＣＲ時定数）を調整する抵抗と、前記キャパシタに充電された電荷が前記金属−半導体−金属光検出器を通じて流れる出力用の高周波線路と、前記高周波線路に流れる出力電気信号を前記光変調器が駆動できるだけの電圧に増幅する増幅器とを有することを特徴とすることができる。

本発明の第１の光信号処理方法は、高速な光パケットを信号処理することの可能な光信号処理方法であって、入力する光パケット信号をｋ本ずつの並列電気信号に変換し、前記ｋ個の並列電気信号を電子回路により構成された電子メモリに書き込み、前記電子メモリからｋ個の並列電気信号を同時に読み出して、ｎ個の電気信号を保持するｍ（ｍ＝ｋ／ｎ）組のサンプルホールド回路によって蓄積された電荷を各々１／（ｂ・ｍ・τ_ｉｎ）（ｂは１でない正数）のビットレートをもつｍ組のｎビット電気パルス列信号として出力させ、光パルス光源から出力された光パルスをｍ個に分岐し、前記ｍ組のｎビット電気パルス列信号を印加した光変調器を通過させることで、ｍ本の光信号列に変換し、それらをｂ・τ_ｉｎずつ遅延させ、再び合波器によって合わせることで、１／（ｂ・τ_ｉｎ）のビットレートをもつ１本の光パケット信号に変換することを特徴とする。

本発明の第２の光信号処理方法は、高速な光パケットを信号処理することの可能な光信号処理方法であって、入力する光パケット信号をｋ本ずつの並列電気信号に変換し、前記ｋ個の並列電気信号を電子回路により構成された電子メモリに書き込み、前記電子メモリからｋ個の並列電気信号を同時に読み出して、データ配列を組み替えたうえで、ｎ個の電気信号を保持するｍ（ｍ＝ｋ／ｎ）組のサンプルホールド回路によって蓄積された電荷を各々１／（ｂ・ｍ・τ_ｉｎ）（ｂは１でない正数）のビットレートをもつｍ組のｎビット電気パルス列信号として出力させ、光パルス光源から出力された光パルスをｍ個に分岐し、前記ｍ組のｎビット電気パルス列信号を印加した光変調器を通過させることで、ｍ本の光信号列に変換し、それらをｂ・ｋ・τ_ｉｎずつ遅延させ、再び合波器によって合わせることで、１／（ｂ・ｍ・τ_ｉｎ）のビットレートをもつ１本の光パケット信号に変換することを特徴とする。

本発明の第３の光信号処理方法は、高速な光パケットを信号処理することの可能な光信号処理方法であって、入力する光パケット信号をｋ本ずつの並列電気信号に変換し、前記ｋ個の並列電気信号を電子回路により構成された電子メモリに書き込み、前記電子メモリからｋ／ｃ（ｃはｋの因数）個のデータと（ｃ−１）・ｋ／ｃ個の「０」の合わせてｋ個の並列電気信号を１度に出力させて、ｎ個の電気信号を保持するｍ（ｍ＝ｋ／ｎ）組のサンプルホールド回路によって蓄積された電荷を各々１／（ｍ・τ_ｉｎ）のビットレートをもつｍ組のｎビット電気パルス列信号として出力させ、光パルス光源から出力された光パルスをｍ個に分岐し、前記ｍ組のｎビット電気パルス列信号を印加した光変調器を通過させることで、ｍ本の光信号列に変換し、それらをｍ・τ_ｉｎずつ遅延させ、再び合波器によって合わせることで、１／（ｃ・τ_ｉｎ）のビットレートをもつ１本の光パケット信号に変換することを特徴とする。

本発明によれば、従来の光メモリ装置で用いられてきた電気−光型パラレル−シリアル変換器をベースとして、光パケット再構築時の各種遅延線の長さや、ＣＭＯＳ−ＲＡＭ等の電子メモリからのデータ出力の方法を変更するだけの比較的簡潔な構成で、従来のビットレート変換器では到底実現することの出来なかった、任意レート、動的なレート変換が可能なビットレート変換の実現が可能になる。さらに詳しくは、本発明によれば、ビットレート変換を行う信号を繰り返すことなく、ビットレートの変換率、取り扱えるビットの最大数、ビットレートなどの本質的な制限を受けず、さらに任意ビットレートへの変換や、動的にレートを変えることも可能な、非同期バースト光パケットのビットレート変換を行うことができる。

さらに、本発明によれば、電子メモリを利用した光メモリ装置をベースとしているので、光信号のランダムな読み出しや、データ交換などを組み合わせた複合的な機能を持ったビットレート変換も実現可能である。

また、本発明によって、コアネットワークとエッジネットワークを結ぶノードデバイスや、高性能なルータ、光コンピュータ等の高次機能を持つ光情報処理装置や光情報処理システムへの適用も可能となる。

以下、図面を参照して本発明を実施するための最良の形態を詳細に説明する。
（共通の全体構成）
図１は本発明の光信号処理装置の全体の構成例を示す。入力光パケットは、面型光スイッチで構成される光−光型のシリアル−パラレル変換器１０１によってｋ本の並列光信号に変換された後、光検出器（photodetector:ＰＤ）アレイ１０２によって並列電気信号に変換され、ＣＭＯＳ−ＲＡＭ１０４に書き込まれる。ｋビット周期でシリアル−パラレル変換を行うための面型光スイッチのプローブ光は、光−光型のシリアル−パラレル変換器１０１と並列に接続した光クロック発生器１０３によって作り出される。

ＣＭＯＳ−ＲＡＭ１０４に記憶された信号は、電気−光型のパラレル−シリアル変換器１０５から出された読み出しトリガによってｋビットずつ出力され、電気−光型パラレル−シリアル変換器１０５によって出力光パケットに再構築されて出力される。

（参考例）
図２は、本発明の特徴構成と対比するための参考例としての電気−光型のパラレル−シリアル変換器１０５の具体的な構成を示す。パルス光源２０１から出力した光パルスは、分波器２０２によってｋ本の光パルスに分岐される。分岐されたそのｋ本の光パルスはそれぞれ電界吸収型光変調器やＬｉＮｂＯ_３マッハツェンダー光変調器などで構成される光変調器２０３に入射し、ＣＭＯＳ−ＲＡＭ１０４から読み出されたデータ（ｋ個の並列電気信号）によって変調される。

光変調器２０３で変調された光信号を順次長くなる光遅延線２０４でそれぞれ入力光パケットのビット間隔（τ_ｉｎ）のａ倍（aは１でない正数）ずつ遅延を与えた後に、合波器２０４によって合波することで、１／（ａ・τ_ｉｎ）のビットレートの光パケットが得られる。

ここでａ＞１の場合は、入力パケットよりも遅いビットレートへの変換、ａ＜１の場合は入力パケットよりも速いビットレートへの変換とすることができる。また、分波器２０２、順次長くなる光遅延線２０４、および合波器２０５は、例えば石英系の導波路で構成される平面光回路（Planar Lightwave Circuit: PLC）で作製される。

（第１の実施形態）
図３は、本発明の第１の実施形態おける上記の電気−光型のパラレル−シリアル変換器１０５の具体的な構成例を示す。図２に示したような構成での電気−光型のパラレル−シリアル変換器１０５では、ｋが大きい場合は、ｋの値に比例する大量の光変調器が必要になってしまう。そこで、このようにｋが大きい場合は、図３に示すように、分波器３０３、光遅延線３０４、サンプルホールド部３０６、電気−電気型のパラレル−シリアル変換器３０５を用いて、ｋ個の並列電気信号をｎ個単位で束ねて、ｍ本の並列電気信号列を作成し（ｋ＝ｎ・ｍ）、上述と同様にｍ個の光変調器２０３により、１／（ｂ・τ_ｉｎ）のビットレートをもつ出力光パケットを再構築する。

すなわち、図３の電気−光型パラレル−シリアル変換器１０５は、光パルス光源２０１と、この光パルス光源から出力する光信号をｍ個（ｍは２以上の整数）に分波する第１の分波器３０２と、この第１の分波器で分波されたｍ本の並列光信号をそれぞれさらにｎ（ｎ＝ｋ／ｍ）本ずつに分波する（ｎは２以上の整数）第２の分波器３０３と、そのｍ組のｎ本に分波された並列光信号を遅延させるｂ・ｍ・τ_ｉｎ（τ_ｉｎは入力光パケットのビット間隔、ｂは正数）の間隔で順次長さが長くなるｍ組の各ｎ本の第１の光遅延線３０４と、ＣＭＯＳ−ＲＡＭ１０４から読み出された並列電気信号をｎ個単位でサンプリングするｍ組のサンプルホールド部３０６と、このサンプルホールド部においてｎ個単位でサンプリングされ蓄積された電荷を第１の光遅延線３０４からの光信号により１／（ｂ・ｍ・τ_ｉｎ）のビットレートをもつｎビットの電気パルス列信号（シリアル信号）として取り出すｍ組の電気−電気型パラレル−シリアル変換部３０５と、パルス光源２０１から分岐させた光パルスからビット間隔がｂ・ｍ・τ_ｉｎであるｎビットの光パルス列を発生させる光パルス列発生器３０１と、この光パルス列発生器で発生した光パルス列をｍ個に分波する第３の分波器２０２と、この第３の分波器で分波されたｍ本の並列光信号を上記ｍ組の電気−電気型のパラレル−シリアル変換部３０５から出力するｎビットｍ組の並列電気信号で変調するｍ個の光変調器２０３と、このｍ個の光変調器の入力側又は出力側においてｍ本の並列光信号をｂ・τ_ｉｎずつの時間で遅延させる第２の光遅延器２０４と、この第２の光遅延器で遅延されたｍ本の並列光信号を１本の光パルス列に合波して１／（ｂ・τ_ｉｎ）のビットレートの出力光パケット信号として出力する合波器２０５とを有する。なお、光遅延線３０４からの光信号は電気−電気型のパラレル−シリアル変換部３０５でパラレルーシリアル変換のトリガ信号として働き、その詳細は図８で後述する。

図３の本発明の構成では、図２で示した参考例に比べて光変調器２０３の数が１／ｎになり、光変調器２０３の数を大幅に減らすことが可能となる。

（第２の実施形態）
図３に示した構成例では、光遅延線２０４の遅延時間差はｂ・τ_ｉｎであったが、図４に示すように、この光遅延線２０４の遅延時間差をｂ・ｋ・τ_ｉｎとして構成することも可能である。この場合、出力光パケットのビットレートは１／（ｂ・ｍ・τ_ｉｎ）となる。図４の構成例では、出力光パケットを再構築する際、そのビット順序が変わってしまうので、ＣＭＯＳ−ＲＡＭ１０４からの出力データの結線を組み替えることが必要である。このため、本例では、ＣＭＯＳ−ＲＡＭ１０４とｍ個の電気−電気型パラレル−シリアル変換器３０５との間に共有の１個のデータ配列組み替え器４０１とｍ個のサンプルホールド部３０６を接続している。このデータ配列組み替え器４０１はＣＭＯＳ−ＲＡＭ１０４から読み出された並列電気信号のｍｎ個（すなわち、ｋ個）のデータの並び替えを行い、これによりデータ配列が組み替えられた並列電気信号がｍ個のサンプルホールド部３０６を介してそれぞれ対応のｍ個の電気−電気型のパラレル−シリアル変換器３０５へ供給される。

データ配列組み替え器４０１の具体的な組み替え方法は下記の通りである。
まず、前述の図３の入力方法では、ＣＭＯＳ−ＲＡＭ１０４から読み出されたｍｎ(=ｋ)個のデータd₁, d₂, ・・・, d_mnに対して
ｍ=１の系列は、d₁, d_m+1, ・・・, d_(n-1)m+1
ｍ=２の系列は、d₂, d_m+2, ・・・, d_(n-1)m+2
となり、一般にｍ=ｐの系列のデータは
d_p, d_m+p, ・・・, d_(n-1)m+p （１）
となる。

これに対して図４の入力方法では、
ｍ=１の系列は、d₁, d₂, ・・・, d_n
ｍ=１の系列は、d_n+1, d_n+2, ・・・, d_2n
となり、一般にｍ=ｐの系列のデータは
d_(p-1)n+1, d_(p-1)n+2, ・・・, d_pn （２）
となるので、ｍ=ｐ番目の電気‐電気型パラレル‐シリアル変換器３０５に入力されるｎ=ｑ番目のデータが、
d_(q-1)m+p → d_(p-1)n+q （３）
(p=1, 2, ・・・, mおよびq=1, 2, ・・・, n)
となるように、データ配列組み替え器４０１によりデータを組み替えることになる。
その他の構成要素は図３と同様なので、その説明は省略する。

（第３の実施形態）
図５は、本発明の第３の実施形態おける上記の電気−光型のパラレル−シリアル変換器１０５の更に別の構成例を示す。図３や図４に示したような構成での電気−光型のパラレル−シリアル変換器１０５では、出力光パケットのビット間隔を任意に調整することが可能であるという特長を持つが、光遅延線の長さを短時間のうちに動的に変更することは非常に困難である。

そこで、出力するビットレートを動的に変更する必要があるなどの場合は、図５に示すように、図３の光メモリ用電気−光型のパラレル−シリアル変換器と同様な構成を用い、ＣＭＯＳ−ＲＡＭ１０４からのデータの出力方法を変更することで、出力光パケットのビットレートの値自体には若干の制限が加わるものの、動的に低ビットレートへの変換を行うことが可能となるようにしている。以下、そのＣＭＯＳ−ＲＡＭ１０４からのデータの出力方法について説明する。

図６は、従来構成の光メモリにおけるＣＭＯＳ−ＲＡＭや、図２や図３に示した構成例におけるＣＭＯＳ−ＲＡＭでのデータの出力方法を示している。図６に示すように、ｋ本の出力端子から、一度にｋ本のデータｄ_１〜ｄ_ｋを各端子毎に一回の動作によって出力する。

一方、図５の構成例でのデータの出力方法は、図７に示すように、例えばビットレートを１／ｃ（ｃはｋの因数）にする際には、ＣＭＯＳ−ＲＡＭ１０４のｋ本の出力端子に対して、ｋ／ｃ個のデータと（ｃ−１）・ｋ／ｃ個の「０」のあわせてｋ個の信号を出力させることとする。ｋビットの出力光パケットを再構築するためには、同様の出力を全部でｃ回繰り返す必要があるが、その出力間隔は入力光パケットのビット間隔をτ_ｉｎとすると、ｋ・τ_ｉｎとすればよい。

このように、電気−光型パラレル−シリアル変換器１０５からの読み出しトリガを調整することにより、ＣＭＯＳ−ＲＡＭ１０４からのデータを図７に示すように出力することで、光メモリにおける電気−光型のパラレル−シリアル変換器の構成を変えることなく、動的にビットレートを変換することが可能となる。

図５の構成例で、必ずしも動的に出力ビットレートを変更する必要が無い場合は、ＣＭＯＳ−ＲＡＭ１０４から「０」を出力する代わりに、電気−電気型パラレル−シリアル変換器３０５の該当する入力端子の電圧をあらかじめグラウンド（ＧＮＤ）に落としておいても同様の効果が得られる。

（第４の実施形態）
図８は、本発明の第４の実施形態における上記の電気−電気型パラレル−シリアル変換器３０５の回路構成例を示す。電気−電気型のパラレル−シリアル変換器３０５は、光遅延線３０４からの光信号の照射によってその抵抗値が変わる金属−半導体−金属光検出器（Metal-semiconductor-metal photodetector: ＭＳＭ−ＰＤ）８０１、ＣＭＯＳ−ＲＡＭ１０４からのデータを電荷として蓄積するためのキャパシタ８０２、キャパシタ８０２を充電する時間（ＣＲ時定数）を調整するための抵抗８０３、キャパシタ８０２に充電された電荷が流れる出力用の高周波線路８０４、および出力電気信号を光変調器２０３が駆動できるだけの電圧に増幅するための電気増幅器（アンプ）８０５を有する。

キャパシタ８０２への充電時間は、抵抗８０３の抵抗値とキャパシタ８０２のキャパシタンスの積で決まり、キャパシタ８０２からの放電時間は、ＭＳＭ−ＰＤ８０１のオン抵抗とキャパシタ８０２のキャパシタンスの積で決まることを考慮すると、抵抗８０３の抵抗値がＭＳＭ−ＰＤ８０１のオン抵抗値よりも十分に大きい場合において、ＣＭＯＳ−ＲＡＭ１０４からのデータ（入力パラレル電気信号）を入力し、キャパシタ８０２に充電された状態で、ＭＳＭ−ＰＤ８０１に短パルスが光照射されると、ＭＳＭ−ＰＤ８０１の抵抗値が下がり、キャパシタ８０２から放電して出力線路８０４にデータが流れるが、キャパシタ８０２の充電の時定数はその放電の時定数よりも十分に大きいため、ＭＳＭ−ＰＤ８０１がオン状態になっている時間は、放電のみが選択的に行われることになる。このため、入力側からはほとんど影響を受けることなく、入力パラレル電気信号をシリアル電気信号として出力する機能が実現される。

以上、本発明を実施するための最良の形態について説明したが、本発明は上記実施形態に限定されるものではなく、特許請求の範囲に記載の範囲内であれば、その数値限定、変形、置換等は本発明の実施形態に含まれる。

本発明は、動的、かつ任意のビットレート変換機能が実現できるため、高性能な光ルータやノードデバイスが実現可能となる。

本発明の光信号処理装置の全体の構成例を示すブロック図である。 本発明の特徴構成と対比するための参考例としての電気−光型パラレル−シリアル変換器の構成例を示すブロック図である。 本発明の電気−光型パラレル−シリアル変換器の実施形態の構成例を示すブロック図である。 本発明の電気−光型パラレル−シリアル変換器の他の実施形態の構成例を示すブロック図である。 本発明の電気−光型パラレル−シリアル変換器の更に他の実施形態の構成例を示すブロック図である。 従来のＣＭＯＳ−ＲＡＭからのデータ出力形態を説明するブロック図である。 本発明の図５の実施形態におけるＣＭＯＳ−ＲＡＭからのデータ出力形態を説明するブロック図である。 本発明の実施形態における電気−電気型パラレル−シリアル変換器の構成例を示す回路図である。

符号の説明

１０１ 光−光型シリアル−パラレル変換器
１０２ ＰＤアレイ
１０３ 光クロック発生器
１０４ ＣＭＯＳ−ＲＡＭ
１０５ 電気−光型パラレル−シリアル変換器
２０１ 光パルス光源
２０２ 分波器
２０３ 光変調器
２０４ 光遅延線
２０５ 合波器
３０１ 光パルス列発生器
３０２ 分波器
３０３ 分波器
３０４ 光遅延線
３０５ 電気−電気型パラレル−シリアル変換器
３０６ サンプルホールド部
４０１ データ配列組み替え器
８０１ ＭＳＭ−ＰＤ
８０２ キャパシタ（コンデンサ）
８０３ 抵抗
８０４ 高周波線路
８０５ 電気増幅器

Claims (7)

1. 光パルス発生器、光−電気型シリアル−パラレル変換器、電子メモリ、および電気−光型パラレル−シリアル変換器を用いて光信号を処理する光信号処理装置において、
   前記電気−光・パラレル−シリアル変換器が、
   光パルス光源と、
   前記光パルス光源から出力する光信号をｍ本（ｍは２以上の整数）に分波する第１の分波器と、
   前記第１の分波器で分波されたｍ本の並列光信号をそれぞれさらにｎ（ｎ＝ｋ／ｍ）本ずつに分波する（ｎは２以上の整数）第２の分波器と、
   前記ｍ組のｎ本に分波された並列光信号を遅延させるｂ・ｍ・τ_ｉｎ（τ_ｉｎは入力光パケットのビット間隔、ｂは正数）の間隔で順次長さが長くなるｍ組の各ｎ本の第１の光遅延線と、
   前記電子メモリから読み出された並列電気信号をｎ個単位でサンプリングするｍ組のサンプルホールド部と、
   前記サンプルホールド部において前記ｎ個単位でサンプリングされ蓄積された電荷を前記第１の光遅延線からの光信号により１／（ｂ・ｍ・τ_ｉｎ）のビットレートをもつｎビットの電気パルス列信号として取り出すｍ組の電気−電気型パラレル−シリアル変換部と、
   前記パルス光源から分岐させた光パルスからビット間隔がｂ・ｍ・τ_ｉｎであるｎビットの光パルス列を発生させる光パルス列発生器と、
   前記光パルス列発生器で発生した前記光パルス列をｍ個に分波する第３の分波器と、
   前記第３の分波器で分波されたｍ本の並列光信号を前記ｍ組の電気−電気型パラレル−シリアル変換部から出力するｎビットｍ組の並列電気信号で変調するｍ個の光変調器と、
   前記ｍ個の光変調器の入力側又は出力側においてｍ本の並列光信号をｂ・τ_ｉｎずつの時間で遅延させる第２の光遅延器と、
   前記第２の光遅延器で遅延されたｍ本の並列光信号を１本の光パルス列に合波して１／（ｂ・τ_ｉｎ）のビットレートの出力光パケット信号として出力する合波器と
   を有することを特徴とする光信号処理装置。
2. 光パルス発生器、光−電気型シリアル−パラレル変換器、電子メモリ、および電気−光型パラレル−シリアル変換器を用いて光信号を処理する光信号処理装置において、
   前記電気−光型パラレル−シリアル変換器が、
   光パルス光源と、
   前記光パルス光源から出力する光信号をｍ本（ｍは２以上の整数）に分波する第１の分波器と、
   前記第１の分波器で分波されたｍ本の並列光信号をそれぞれさらにｎ（ｎ＝ｋ／ｍ）本ずつに分波する（ｎは２以上の整数）第２の分波器と、
   前記ｍ組のｎ本に分波された並列光信号を遅延させるｂ・ｍ・τ_ｉｎ（τ_ｉｎは入力光パケットのビット間隔、ｂは正数）の間隔で順次長さが長くなるｍ組の各ｎ本の第１の光遅延線と、
   前記電子メモリから読み出された並列光信号のデータ配列を交換するデータ配列組み替え装置と、
   前記データ配列組み替え装置からの並列電気信号をｎ個単位でサンプリングするｍ組のサンプルホールド部と、
   前記サンプルホールド部において前記ｎ個単位でサンプリングされ蓄積された電荷を前記第１の光遅延線からの光信号により１／（ｂ・ｍ・τ_ｉｎ）のビットレートを持つｎビットの電気パルス列信号として取り出すｍ組の電気−電気型パラレル−シリアル変換部と、
   前記パルス光源から分岐させた光パルスからビット間隔がｂ・ｍ・τ_ｉｎであるｎビットの光パルス列を発生させる光パルス列発生器と、
   前記光パルス列発生器で発生された前記光パルス列をｍ個に分波する第３の分波器と、
   前記第３の分波器で分波されたｍ本の並列光信号を前記ｍ組の電気−電気型パラレル−シリアル変換部から出力するｎビットｍ組の並列電気信号で変調するｍ個の光変調器と、
   前記ｍ個の光変調器の入力側又は出力側においてｍ本の並列光信号をｂ・ｋ・τ_ｉｎずつの時間を遅延させる第２の光遅延器と、
   前記第２の光遅延器で遅延されたｍ本の並列光信号を１本の光パルス列に合波して１／（ｂ・ｍ・τ_ｉｎ）のビットレートの出力光パケット信号とする合波器と
   を有することを特徴とする光信号処理装置。
3. 光パルス発生器、光−電気・シリアル−パラレル変換器、電子メモリ、および電気−光型パラレル−シリアル変換器を用いて光信号を処理する光信号処理装置において、
   前記電子メモリが、１度にｋ／ｃ（ｃはｋの因数）個のデータと（ｃ−１）・ｋ／ｃ個の「０」の合わせてｋ個の信号を出力し、
   さらに、前記電気−光型パラレル−シリアル変換器が、
   光パルス光源と、
   前記光パルス光源から出力する光信号をｍ本（ｍは２以上の整数）に分波する第１の分波器と、
   前記第１の分波器で分波されたｍ本の並列光信号をそれぞれさらにｎ（ｎ＝ｋ／ｍ）本ずつに分波する第２の分波器と、
   前記ｍ組のｎ本に分波された並列光信号を遅延させるｍ・τ_ｉｎ（τ_ｉｎは入力光パケットのビット間隔）の間隔で順次長さが長くなるｍ組の各ｎ本の第１の光遅延線と、
   前記電子メモリから読み出されたｍ組の並列電気信号をｎ個単位でサンプリングするｍ組のサンプルホールド部と、
   前記サンプルホールド部において前記ｎ個単位でサンプリングされ蓄積された電荷を前記第１の光遅延線からの光信号により１／（ｍ・τ_ｉｎ）のビットレートをもつｎビットの電気パルス列信号として取り出すｍ組の電気−電気型パラレル−シリアル変換部と、
   前記パルス光源から分岐させた光パルスからビット間隔がｍ・τ_ｉｎであるｎビットの光パルス列を発生させる光パルス列発生器と、
   前記光パルス列発生器から発生した光パルス列をｍ個に分波する第３の分波器と、
   前記第３の分波器で分波されたｍ本の並列光信号を前記ｍ組の電気−電気型パラレル−シリアル変換部から出力するｎビットｍ組の並列電気信号で変調するｍ個の光変調器と、
   前記ｍ個の光変調器の入力側又は出力側においてｍ本の並列光信号をｍ・τ_ｉｎずつの時間を遅延させる第２の光遅延器と、
   前記第２の光遅延器で遅延されたｍ本の並列光信号を１本の光パルス列に合波して１／（ｃ・τ_ｉｎ）のビットレートの出力光パケット信号とする合波器と
   を有することを特徴とする光信号処理装置。
4. 前記電気−電気型パラレル−シリアル変換部は、
   前記第１の光遅延線からの光信号の照射によってその抵抗値が変わる金属−半導体−金属光検出器と、
   前記サンプルホールド部からのデータを電荷として蓄積するキャパシタと、
   前記キャパシタを充電する時間（ＣＲ時定数）を調整する抵抗と、
   前記キャパシタに充電された電荷が前記金属−半導体−金属光検出器を通じて流れる出力用の高周波線路と、
   前記高周波線路に流れる出力電気信号を前記光変調器が駆動できるだけの電圧に増幅する増幅器と
   を有することを特徴とする請求項１乃至３のいずれかに記載の光信号処理装置。
5. 高速な光パケットを信号処理することの可能な光信号処理方法であって、
   入力する光パケット信号をｋ本ずつの並列電気信号に変換し、
   前記ｋ個の並列電気信号を電子回路により構成された電子メモリに書き込み、
   前記電子メモリからｋ個の並列電気信号を同時に読み出して、ｎ個の電気信号を保持するｍ（ｍ＝ｋ／ｎ）組のサンプルホールド回路によって蓄積された電荷を各々１／（ｂ・ｍ・τ_ｉｎ）（ｂは１でない正数）のビットレートをもつｍ組のｎビット電気パルス列信号として出力させ、
   光パルス光源から出力された光パルスをｍ個に分岐し、
   前記ｍ組のｎビット電気パルス列信号を印加した光変調器を通過させることで、ｍ本の光信号列に変換し、それらをｂ・τ_ｉｎずつ遅延させ、再び合波器によって合わせることで、１／（ｂ・τ_ｉｎ）のビットレートをもつ１本の光パケット信号に変換する
   ことを特徴とする光信号処理方法。
6. 高速な光パケットを信号処理することの可能な光信号処理方法であって、
   入力する光パケット信号をｋ本ずつの並列電気信号に変換し、
   前記ｋ個の並列電気信号を電子回路により構成された電子メモリに書き込み、
   前記電子メモリからｋ個の並列電気信号を同時に読み出して、データ配列を組み替えたうえで、ｎ個の電気信号を保持するｍ（ｍ＝ｋ／ｎ）組のサンプルホールド回路によって蓄積された電荷を各々１／（ｂ・ｍ・τ_ｉｎ）（ｂは１でない正数）のビットレートをもつｍ組のｎビット電気パルス列信号として出力させ、
   光パルス光源から出力された光パルスをｍ個に分岐し、
   前記ｍ組のｎビット電気パルス列信号を印加した光変調器を通過させることで、ｍ本の光信号列に変換し、それらをｂ・ｋ・τ_ｉｎずつ遅延させ、再び合波器によって合わせることで、１／（ｂ・ｍ・τ_ｉｎ）のビットレートをもつ１本の光パケット信号に変換する
   ことを特徴とする光信号処理方法。
7. 高速な光パケットを信号処理することの可能な光信号処理方法であって、
   入力する光パケット信号をｋ本ずつの並列電気信号に変換し、
   前記ｋ個の並列電気信号を電子回路により構成された電子メモリに書き込み、
   前記電子メモリからｋ／ｃ（ｃはｋの因数）個のデータと（ｃ−１）・ｋ／ｃ個の「０」の合わせてｋ個の並列電気信号を１度に出力させて、ｎ個の電気信号を保持するｍ（ｍ＝ｋ／ｎ）組のサンプルホールド回路によって蓄積された電荷を各々１／（ｍ・τ_ｉｎ）のビットレートをもつｍ組のｎビット電気パルス列信号として出力させ、
   光パルス光源から出力された光パルスをｍ個に分岐し、
   前記ｍ組のｎビット電気パルス列信号を印加した光変調器を通過させることで、ｍ本の光信号列に変換し、それらをｍ・τ_ｉｎずつ遅延させ、再び合波器によって合わせることで、１／（ｃ・τ_ｉｎ）のビットレートをもつ１本の光パケット信号に変換する
   ことを特徴とする光信号処理方法。

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