JP5462384B1 - 光トリガ型パラレルシリアル変換回路 - Google Patents

Abstract

【課題】信号入力端子から伝送線路を経てサンプリングされる信号が、２つのトランジスタを経由することなく、１つのトランジスタを経由して出力されるようにする。
【解決手段】差動トリガ方式の光トリガ型パラレルシリアル変換回路１０において、パラレル電気信号ＳＰ₁〜ＳＰ_Nを切り出してシリアル電気信号ＳＳ₁〜ＳＳ_Nを出力するラインには、第１のトランジスタＴｒ₁₁〜Ｔｒ_N1のみを配置する。一方、光電変換素子Ｍ₁〜Ｍ_Nのバイアス電圧を第２のトランジスタＴｒ₁₂〜Ｔｒ_N2で制御する。これによりサンプリングされる信号は、信号入力端子から信号出力ラインまでの間に一つのトランジスタのみを経由することとなり、サンプリングされた信号出力を増大させることができる。
【選択図】図１

Description

本発明は、光トリガ型パラレルシリアル変換回路、より詳しくは低速な複数のパラレル電気信号を高速なシリアル電気信号に変換するＮ対１の光トリガ型パラレルシリアル変換回路に関するものである。

近年、インターネットを中心とするパケットベースのネットワークの隆盛により、光通信の大容量化と柔軟性・拡張性の向上が求められている。このため、帯域利用効率・柔軟性・拡張性の面に優れる光パケットを用いたネットワーク（光パケットスイッチネットワーク）の実現が必要とされている。

このような光パケットスイッチネットワークの実現のためには、非同期任意長のバースト光パケット信号の生成が不可欠である。そのためには、光パケットスイッチネットワークのノードである光パケットルータ内のランダムアクセスメモリ（ＲＡＭ）から出力される低速な（<1Gbps）パラレル信号を、光ファイバで用いられる高速な（>10Gbps）シリアル信号に変換するという動作を、バースト信号に対して行わなければならない。

一般的なパラレルシリアル変換回路では、内部で用いられるクロック再生のために、このようなバースト信号に対応することが困難であるとともに、多くの場合、変換回路自体が大規模なものとなるため大きな消費電力を必要とした。

これらの問題を解決するため、光トリガ型サンプリング回路が提案されている（例えば、特許文献１、非特許文献１参照）。
更にそれを発展させ、差動トリガを用いて光パワー変動耐性を高めることを実現した光トリガ型サンプリングを応用したパラレルシリアル変換回路（例えば、特許文献２、非特許文献２参照）も提案されている。

この差動トリガ方式パラレルシリアル変換回路の一例である従来の光トリガ型パラレルシリアル変換回路を図３に示す。
この光トリガ型パラレルシリアル変換回路１００は、Ｎ対１のパラレルシリアル変換を行うものであり、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個（Ｎは２以上の整数）の光トリガ型トランジスタ回路１００−１〜１００−Ｎが、伝送線路Ｌに並列に接続されて構成されている。

接続状態の詳細は後述するが、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１００−１〜１００−Ｎは、ループ状に接続されている。

各光トリガ型トランジスタ回路１００−１〜１００−Ｎは、ＨＥＭＴ（High-Electron-Mobility Transistor）でなる第１のトランジスタＴｒ₁₁₁〜Ｔｒ_1N1と、ＨＥＭＴ（High-Electron-Mobility Transistor）でなる第２のトランジスタＴｒ₁₁₂〜Ｔｒ_1N2と、トランジスタ制御回路Ｃｏ₁₀₁〜Ｃｏ_10Nとで構成されている。

第１のトランジスタＴｒ₁₁₁〜Ｔｒ_1N1と第２のトランジスタＴｒ₁₁₂〜Ｔｒ_1N2は直列接続されている。
更に詳述すると、第１のトランジスタＴｒ₁₁₁〜Ｔｒ_1N1は、その出力端子（ソース端子）が伝送線路Ｌに接続されている。第２のトランジスタＴｒ₁₁₂〜Ｔｒ_1N2は、その出力端子（ソース端子）が第１のトランジスタＴｒ₁₁₁〜Ｔｒ_1N1の入力端子（ドレイン端子）に接続され、その入力端子（ドレイン端子）が信号入力端子ｔ₁₀₁〜ｔ_10Nに接続されている。
第１のトランジスタＴｒ₁₁₁〜Ｔｒ_1N1の制御端子（ゲート端子）と、第２のトランジスタＴｒ₁₁₂〜Ｔｒ_1N2の制御端子（ゲート端子）の接続状態は後述する。

トランジスタ制御回路Ｃｏ₁₀₁〜Ｃｏ_10Nは、光電変換部ＯＥ₁₀₁〜ＯＥ_10Nと、充電用キャパシタＣ₁₀₁〜Ｃ_10Nと、並列抵抗Ｒ₁₁₁〜Ｒ_1N1、Ｒ₁₁₂〜Ｒ_1N2と、バイアス抵抗Ｒ₁₁₃〜Ｒ_1N3と、バイアス抵抗Ｒ₁₁₄〜Ｒ_1N4により構成されている。

光電変換部ＯＥ₁₀₁〜ＯＥ_10Nは、光電変換素子として、一つのＭＳＭ−ＰＤ（Metal−Semiconductor−Metal Photo Detector）Ｍ₁₀₁〜Ｍ_10Nを備えている。

光電変換部ＯＥ₁₀₁〜ＯＥ_10Nには、一定の時間間隔τをあけて光トリガパルスＰ₁〜Ｐ_Nが順次且つ周回的に照射される。

ＭＳＭ−ＰＤ Ｍ₁₀₁〜Ｍ_10Nの一方の端子（図３では右側の端子）には、並列抵抗Ｒ₁₁₁〜Ｒ_1N1，Ｒ₁₁₂〜Ｒ_1N2が接続される。
ＭＳＭ−ＰＤ Ｍ₁₀₁〜Ｍ_10Nの他方の端子（図３では左側の端子）には、充電用キャパシタＣ₁₀₁〜Ｃ_10Nと、バイアス抵抗Ｒ₁₁₃〜Ｒ_1N3と、バイアス抵抗Ｒ₁₁₄〜Ｒ_1N4が接続されている。
充電用キャパシタＣ₁₀₁〜Ｃ_10Nと、バイアス抵抗Ｒ₁₁₄〜Ｒ_1N4は、レベル変換回路としても機能するものである。なおレベル変換動作については後述する。

並列抵抗Ｒ₁₁₁，Ｒ₁₁₂〜Ｒ_1N1Ｒ_1N2には負のバイアス電圧Ｖ_NLが入力され、バイアス抵抗Ｒ₁₁₃〜Ｒ_1N3には正のバイアス電圧Ｖ_MSMが入力され、バイアス抵抗Ｒ₁₁₄〜Ｒ_1N4には正のバイアス電圧Ｖ_NHが入力されている。

並列抵抗Ｒ₁₁₁，Ｒ₁₁₂〜Ｒ_1N1Ｒ_1N2に入力される負のバイアス電圧Ｖ_NLは、第１のトランジスタＴｒ₁₁₁〜Ｔｒ_1N1の制御端子（ゲート端子）に印加され、第１のトランジスタＴｒ₁₁₁〜Ｔｒ_1N1をノーマリオフにする電圧値に設定されている。
バイアス抵抗Ｒ₁₁₄〜Ｒ_1N4に入力される正のバイアス電圧Ｖ_NHは、第２のトランジスタＴｒ₁₁₂〜Ｔｒ_1N2をノーマリオンにする電圧値に設定されている。

光トリガ型トランジスタ回路１００−１〜１００−ＮのＭＳＭ−ＰＤ Ｍ₁₀₁〜Ｍ_10Nは、その一方の端子（図３では右側の端子）が、当該光トリガ型トランジスタ回路１００−１〜１００−Ｎの第１のトランジスタＴｒ₁₁₁〜Ｔｒ_1N1の制御端子に接続されている。

光トリガ型トランジスタ回路１００−１〜１００−ＮのＭＳＭ−ＰＤ Ｍ₁₀₁〜Ｍ_10Nは、その他方の端子（図３では左側の端子）が、当該光トリガ型トランジスタ回路１００−１〜１００−Ｎに対して並び順が一つ下位の光トリガ型トランジスタ回路１００−１〜１００−Ｎの第２のトランジスタＴｒ₁₁₂〜Ｔｒ_1N2の制御端子に接続されている。

例えば、第１チャンネルのＭＳＭ−ＰＤ Ｍ₁₀₁の他方の端子は、並び順が一つ下位の第Ｎチャンネルの第２のトランジスタＴｒ_1N2の制御端子に接続され、第２チャンネルのＭＳＭ−ＰＤ Ｍ₁₀₂の他方の端子は、並び順が一つ下位の第１チャンネルの第２のトランジスタＴｒ₁₁₂の制御端子に接続され、第ｋチャンネルのＭＳＭ−ＰＤ Ｍ_10kの他方の端子は、並び順が一つ下位の第（ｋ−１）チャンネルの第２のトランジスタＴｒ_1(k-1)2の制御端子に接続され、第ＮチャンネルのＭＳＭ−ＰＤ Ｍ_10Nの他方の端子は、並び順が一つ下位の第（Ｎ―１）チャンネルの第２のトランジスタＴｒ_1(N-1)2の制御端子に接続されている。
このような接続により、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１００−１〜１００−Ｎによる、ループ状の接続が形成されるのである。

第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−１〜１００−Ｎの光電変換部ＯＥ₁₀₁〜ＯＥ_10Nには、予め決めた一定の時間間隔τをあけて、チャンネルの順番に沿い、光トリガパルスＰ₁〜Ｐ_Nが順次且つ周回的に照射される。
なお、時間間隔τは、光トリガ型シリアルパラレル変換回路１００から出力されるシリアル電気信号ＳＳ（詳細は後述）のユニットインターバルに相当するものである。

光トリガパルスＰ₁〜Ｐ_Nの照射状態を具体的に説明すると、
・第１チャンネルの光トリガ型トランジスタ回路１００−１の光電変換部ＯＥ₁₀₁に光トリガパルスＰ₁が入射されてから、時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ₁₀₂に光トリガパルスＰ₂が入射され、
・第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ₁₀₂に光トリガパルスＰ₂が入射されてから、時間間隔τが経過した時点で、第３チャンネルの光トリガ型トランジスタ回路１００−３の光電変換部ＯＥ₁₀₃に光トリガパルスＰ₃が入射され、
・以降は同様に、時間間隔τごとに、並び順がより上位の光トリガ型トランジスタ回路の光電変換部に光トリガパルスが順次入射され、
・第Ｎチャンネルの光トリガ型トランジスタ回路１００−Ｎの光電変換部ＯＥ_10Nに光トリガパルスＰ_Nが入射されてから、時間間隔τが経過した時点で、第１チャンネルの光トリガ型トランジスタ回路１００−１の光電変換部ＯＥ₁₀₁に光トリガパルスＰ₁が入射されていく、
という具合に、光トリガパルスＰ₁〜Ｐ_Nが順次且つ周回的に照射される。

第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−１〜１００−Ｎの信号入力端子ｔ₁₀₁〜ｔ_10Nには、それぞれ個別に、パラレル電気信号ＳＰ₁〜ＳＰ_Nが入力される。

次に、上記構成となっている光トリガ型パラレルシリアル変換回路１００により、パラレルシリアル変換をする動作を説明する。

先ず、第１チャンネルの光トリガ型トランジスタ回路１００−１により、パラレル電気信号ＳＰ₁を切り出してサンプリングすることにより、１ビット分のシリアル電気信号ＳＳ₁を出力する動作を説明する。

第１チャンネルの光トリガ型トランジスタ回路１００−１の光電変換部ＯＥ₁₀₁に光トリガパルスＰ₁が入射されていないときには、負のバイアス電圧Ｖ_NLが制御端子に入力されているトランジスタＴｒ₁₁₁は、ノーマリオフになっており、正のバイアス電圧Ｖ_NHが制御端子に入力されているトランジスタＴｒ₁₁₂はノーマリオンになっている。
また正のバイアス電圧Ｖ_MSMにより、充電用キャパシタＣ₁₀₁に電荷が充電される。

第１チャンネルの光電変換部ＯＥ₁₀₁に光トリガパルスＰ₁が入射されると、ＭＳＭ−ＰＤ Ｍ₁₀₁は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ₁₀₁に蓄積されていた電荷はＭＳＭ−ＰＤ Ｍ₁₀₁を通って高速に放電され、並列抵抗Ｒ₁₁₁，Ｒ₁₁₂に流れるため、ＭＳＭ−ＰＤ Ｍ₁₀₁の一方の端子（図３では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ Ｍ₁₀₁の他方の端子（図３では左側の端子）から負の電気パルスが発生する。

ＭＳＭ−ＰＤ Ｍ₁₀₁の一方の端子（図３では右側の端子）から発生した正の電気パルスは、第１のトランジスタＴｒ₁₁₁の制御端子に入力される。そうすると、トランジスタＴｒ₁₁₁はノーマリオフ状態からオン状態になる。
このため、第１チャンネルの信号入力端子ｔ₁₀₁に入力されたパラレル電気信号ＳＰ₁が、ノーマリオンになっている第２のトランジスタＴｒ₁₁₂及びオン状態になった第１のトランジスタＴｒ₁₁₁を通って、伝送線路Ｌに向かって流れ始める。

第１チャンネルの光電変換部ＯＥ₁₀₁に光トリガパルスＰ₁が入射された時点から時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ₁₀₂に光トリガパルスＰ₂が入射される。

第２チャンネルの光電変換部ＯＥ₁₀₂に光トリガパルスＰ₂が入射されると、ＭＳＭ−ＰＤ Ｍ₁₀₂は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ₁₀₂に蓄積されていた電荷はＭＳＭ−ＰＤ Ｍ₁₀₂を通って高速に放電され、並列抵抗Ｒ₁₂₁，Ｒ₁₂₂に流れるため、ＭＳＭ−ＰＤ Ｍ₁₀₂の一方の端子（図３では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ Ｍ₁₀₂の他方の端子（図３では左側の端子）から負の電気パルスが発生する。

第２チャンネルのＭＳＭ−ＰＤ Ｍ₁₀₂の他方の端子（図３では左側の端子）から発生した負の電気パルスは、第２チャンネルの充電用キャパシタＣ₁₀₂により直流成分が除去された後、第２チャンネルのバイアス抵抗Ｒ₁₂₄に印加されているバイアス電圧Ｖ_NHでレベル調整（レベル変換）がされてから、第１チャンネルの第２のトランジスタＴｒ₁₁₂の制御端子に入力される。そうすると、第１チャンネルの第２のトランジスタＴｒ₁₁₂はノーマリオン状態からオフ状態になる。
このため、第１チャンネルの信号入力端子ｔ₁₀₁から第２のトランジスタＴｒ₁₁₂及び第１のトランジスタＴｒ₁₁₁を通って伝送線路Ｌに向かって流れていた電気信号が遮断される。

このように、第１チャンネルの光電変換部ＯＥ₁₀₁に光トリガパルスＰ₁が入射された時点から、第２チャンネルの光電変換部ＯＥ₁₀₂に光トリガパルスＰ₂が入射された時点までの期間（つまり時間間隔τ）において、第１チャンネルの光トリガ型トランジスタ回路１００−１では、信号入力端子ｔ₁₀₁から第２のトランジスタＴｒ₁₁₂及び第１のトランジスタＴｒ₁₁₁を通って伝送線路Ｌに向かって電気信号が流れ、この電気信号が１ビット分のシリアル電気信号ＳＳ₁として、伝送線路Ｌに出力される。

以降は、時間間隔τごとに、第１チャンネルの光トリガ型トランジスタ回路１００−１での動作と同じ動作が、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−２〜１００−Ｎで行われる。
このため、時間間隔τごとに、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−２〜１００−Ｎから伝送線路Ｌに、１ビット分のシリアル電気信号ＳＳ₂〜ＳＳ_Nが出力される。

このようにして出力された各シリアル電気信号ＳＳ₁〜ＳＳ_Nが時間順に並んで、Ｎビットのシリアル電気信号ＳＳとなり、伝送線路Ｌを伝播する。これによりＮ対１のパラレルシリアル変換動作が行われる。

第Ｎチャンネルの光トリガ型トランジスタ回路１００−Ｎから伝送線路Ｌに、シリアル電気信号ＳＳ_Nが出力された後は、再び、上記と同じ動作が第１チャンネルから第Ｎチャンネルで次々と繰り返されて、Ｎ対１のパラレルシリアル変換動作が順次行われていく。
このようにして、低速な複数のパラレル電気信号ＳＰ₁〜ＳＰ_Nを高速なシリアル電気信号ＳＳに変換することができる。

なお、図３に示す光トリガ型パラレルシリアル変換回路１００を差動入力型としたものが、図４に示す光トリガ型パラレルシリアル変換回路１００Ａである。
この光トリガ型パラレルシリアル変換回路１００Ａには、ＬＶＤＳ（Low Voltage Differential Signaling：小振幅差動信号方式）で用いているような差動信号となっている、パラレル電気信号ＳＰ_1-1，ＳＰ_1-2〜ＳＰ_N-1，ＳＰ_N-2が入力される。
このため、各チャンネルの光トリガ型トランジスタ回路１００−１〜１００−Ｎには、信号入力端子ｔ_101-1，ｔ_101-2〜ｔ_10N-1，ｔ_10N-2や、終端抵抗ｒ_101-1，ｒ_101-2〜ｒ_10N-1，ｒ_10N-2や、信号入力用トランジスタＴｒ₁₁₃〜Ｔｒ_1N3等により構成された、差動信号入力用の信号終端回路が備えられている。

特開2004-88660号公報（段落番号0037、第１図） 特開2012-004617号公報（段落番号0044、第1図）

リョウヘイ・ウラタ（R．Urata）、他４名「アン・オプティカリィ・クロックト・トランジスター・アレイ・フォー・ハイスピード・アシンクロニャス・ラベル・スワッピング・フォーティギガビットパーセンコンズ・アンド・ビヨンド（An Optically Clocked Transistor Array for High-Speed Asynchronous Label Swapping:40 Gb/s and Beyond）」、ジャーナル・オブ・ライトウェーブ・テクノロジー（JOURNAL OF LIGHTWAVE TECHNOLOGY）、アイトリプルイー（IEEE）、2008年3月、第26巻、第6号、pp.692-703 石川裕士、他5名、「ア・ノーベル・オプティカリィ・クロックト・トランジスター・アレイ・ユージング・ディファレンシャル・オペレイション・フォー・パラレル・トゥ・シリアル・コンバージョン（A novel optically clocked transistor array using differential operation，for parallel‐to‐serial conversion）」、イーシーオーシー２０１０（ECOC 2010）

ところで、上述した従来の差動トリガ方式の光トリガ型パラレルシリアル変換回路１００，１００Ａでは、サンプリングされる信号は、信号入力端子ｔ₁₀₁〜ｔ_10N、ｔ_101-1，ｔ_101-2〜ｔ_10N-1，ｔ_10N-2から伝送線路Ｌまで、二つのトランジスタＴｒ₁₁₁〜Ｔｒ_1N1、Ｔｒ₁₁₂〜Ｔｒ_1N2を経由して出力されていた。このため、サンプリングされた信号（シリアル電気信号ＳＳ₁〜ＳＳ_N）が減衰した形で出力されてしまうという問題があった。

そこで本発明では、光電変換部のバイアス電圧をトランジスタで制御することにより、サンプリングされる信号が信号入力端子から信号出力ライン（伝送線路Ｌ）までの間に一つのトランジスタのみを経由するようにし、それを通じて信号出力を増大せしめるとともに、より小さな電圧振幅ないし電流振幅の入力信号を扱うことが可能となり、本回路および本回路を使用したシステム全体の消費電力を減少せしめる、差動トリガ方式の光トリガ型パラレルシリアル変換回路を提供する。

上記課題を解決する本発明は、
伝送線路と、
第１チャンネルから第Ｎチャンネルまで順に並んで前記伝送線路に並列に接続されており、第１チャンネルから第Ｎチャンネルに対して予め決めた一定の時間間隔をあけてチャンネルの順番に沿い光トリガパルスが順次且つ周回的に照射されるＮ個の光トリガ型トランジスタ回路を備えており、
前記光トリガ型トランジスタ回路は、それぞれ、
入力端子にパラレル電気信号が入力されるとともに、出力端子が前記伝送線路に接続されている第１のトランジスタと、
一方の端子が前記第１のトランジスタの制御端子に接続されるとともに、前記光トリガパルスが照射される光電変換素子と、
一方の端子が前記光電変換素子の他方の端子に接続されている充電用キャパシタと、
前記第１のトランジスタの制御端子に負のバイアス電圧を印加して、前記第１のトランジスタをノーマリオフ状態にする並列抵抗と、
前記光電変換素子の他方の端子及び前記充電用キャパシタの一方の端子に接続されて、第１の正のバイアス電圧を印加する第１のバイアス抵抗と、
前記光電変換素子に対して前記第１の正のバイアス電圧を印加する経路に介在された第２のトランジスタと、
前記充電用キャパシタの他方の端子に接続されて、第２の正のバイアス電圧を印加する第２のバイアス抵抗とを有し、
前記第２の正のバイアス電圧を印加する前記第２のバイアス抵抗は、更に、当該光トリガ型トランジスタ回路に対して並び順が一つ下位の光トリガ型トランジスタ回路の前記第２のトランジスタの制御端子に接続されて当該第２のトランジスタをノーマリオン状態にすることを特徴とする。

また本発明は、
前記光電変換素子は、前記光トリガパルスが照射されると抵抗値が減少して、その一方の端子から正の電気パルスを発生して前記第１のトランジスタをオン状態にするとともに、その他方の端子から負の電気パルスを発生して前記第２のトランジスタをオフ状態にすることを特徴とする。

また本発明は、
前記光電変換素子は、ＭＳＭ−ＰＤまたはpinフォトダイオードまたはアバランシェフォトダイオードのいずれかであることを特徴とする。

また本発明は、
前記第１のトランジスタと第２のトランジスタは、ＨＥＭＴまたはＣＭＯＳまたはバイポーラトランジスタのいずれかであることを特徴とする。

また本発明は、
前記第１のトランジスタの入力端子には、差動信号入力用の信号終端回路が備えられていることを特徴とする。

従来の光トリガ型パラレルシリアル変換回路では、サンプリングされる信号は、信号入力端子から信号出力ライン（伝送線路）まで二つのトランジスタを経由して出力されていた。このため、サンプリングされた信号が減衰した形で出力されるという課題があった。
本発明では、光電変換素子のバイアス電圧を第２のトランジスタで制御することにより、サンプリングされる信号が、信号入力端子から信号出力ラインまでの間に一つの第１のトランジスタのみを経由する構成とした。
このため、サンプリングされた信号出力を増大せしめるとともに、より小さな電圧振幅ないし電流振幅の入力信号を扱うことが可能となり、本回路の消費電力を減少させることを可能とする優れた効果を奏する。

本発明の実施例１に係る光トリガ型パラレルシリアル変換回路を示す回路図。 本発明の実施例２に係る光トリガ型パラレルシリアル変換回路を示す回路図。 従来技術に係る光トリガ型パラレルシリアル変換回路を示す回路図。 従来技術に係る光トリガ型パラレルシリアル変換回路を示す回路図。

以下、本発明に係る光トリガ型パラレルシリアル変換回路を、実施例に基づき詳細に説明する。

［実施例１］
図１は本発明の実施例１に係る、モノリシック集積して構成された差動トリガ方式の光トリガ型パラレルシリアル変換回路１０を示す。
この光トリガ型パラレルシリアル変換回路１０は、Ｎ対１のパラレルシリアル変換を行うものであり、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個（Ｎは２以上の整数）の光トリガ型トランジスタ回路１０−１〜１０−Ｎが、伝送線路Ｌに並列に接続されて構成されている。

接続状態の詳細は後述するが、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１０−１〜１０−Ｎは、ループ状に接続されている。

各光トリガ型トランジスタ回路１０−１〜１０−Ｎは、ＨＥＭＴ（High-Electron-Mobility Transistor）でなる第１のトランジスタＴｒ₁₁〜Ｔｒ_N1と、ＨＥＭＴ（High-Electron-Mobility Transistor）でなる第２のトランジスタＴｒ₁₂〜Ｔｒ_N2を含むトランジスタ制御回路Ｃｏ₁〜Ｃｏ_Nとで構成されている。

第１のトランジスタＴｒ₁₁〜Ｔｒ_N1は、その出力端子（ソース端子）が伝送線路Ｌに接続され、その入力端子（ドレイン端子）が信号入力端子ｔ₁〜ｔ_Nに接続されている。

トランジスタ制御回路Ｃｏ₁〜Ｃｏ_Nは、光電変換部ＯＥ₁〜ＯＥ_Nと、充電用キャパシタＣ₁〜Ｃ_Nと、並列抵抗Ｒ₁₁〜Ｒ_N1、Ｒ₁₂〜Ｒ_N2と、第１のバイアス抵抗Ｒ₁₃〜Ｒ_N3と、第２のバイアス抵抗Ｒ₁₄〜Ｒ_N4と、第２のトランジスタＴｒ₁₂〜Ｔｒ_N2により構成されている。

光電変換部ＯＥ₁〜ＯＥ_Nは、光電変換素子として、一つのＭＳＭ−ＰＤ（Metal−Semiconductor−Metal Photo Detector）Ｍ₁〜Ｍ_Nを備えている。ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nの一方の端子（図１では右側の端子）は、第１のトランジスタＴｒ₁₁〜Ｔｒ_N1の制御端子（ゲート端子）に接続されている。

光電変換部ＯＥ₁〜ＯＥ_NのＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nには、一定の時間間隔τをあけて光トリガパルスＰ₁〜Ｐ_Nが順次且つ周回的に照射される。光トリガパルスＰ₁〜Ｐ_Nの半値幅は、時間間隔τよりも十分に狭くなっている。

充電用キャパシタＣ₁〜Ｃ_Nの一方の端子（図１では右側の端子）は、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nの他方の端子（図１では左側の端子）に接続されている。

並列抵抗Ｒ₁₁〜Ｒ_N1，Ｒ₁₂〜Ｒ_N2は、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nの一方の端子（図１では右側の端子）及び第１のトランジスタＴｒ₁₁〜Ｔｒ_N1の制御端子（ゲート端子）に接続されている。
第１のバイアス抵抗Ｒ₁₃〜Ｒ_N3は、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nの他方の端子（図１では左側の端子）及び充電用キャパシタＣ₁〜Ｃ_Nの一方の端子（図１では右側の端子）に接続されている。
第２のバイアス抵抗Ｒ₁₄〜Ｒ_N4は、充電用キャパシタＣ₁〜Ｃ_Nの他方の端子（図１では左側の端子）に接続されている。
なお充電用キャパシタＣ₁〜Ｃ_Nと、バイアス抵抗Ｒ₁₄〜Ｒ_N4は、レベル変換回路としても機能するものである。なおレベル変換動作については後述する。

並列抵抗Ｒ₁₁，Ｒ₁₂〜Ｒ_N1Ｒ_N2には負のバイアス電圧Ｖ_NLが入力され、第１のバイアス抵抗Ｒ₁₃〜Ｒ_N3には第１の正のバイアス電圧Ｖ_MSMが入力され、第２のバイアス抵抗Ｒ₁₄〜Ｒ_N4には第２の正のバイアス電圧Ｖ_NHが入力されている。
この場合、第１の正のバイアス電圧Ｖ_MSMの値は、第２の正のバイアス電圧Ｖ_NHの値よりも大きくなっている。

並列抵抗Ｒ₁₁，Ｒ₁₂〜Ｒ_N1Ｒ_N2に入力される負のバイアス電圧Ｖ_NLは、第１のトランジスタＴｒ₁₁〜Ｔｒ_N1の制御端子（ゲート端子）に印加され、第１のトランジスタＴｒ₁₁〜Ｔｒ_N1をノーマリオフにする電圧値に設定されている。
第１のバイアス抵抗Ｒ₁₃〜Ｒ_N3に入力される第１の正のバイアス電圧Ｖ_MSMは、充電用キャパシタＣ₁〜Ｃ_Nに印加され、充電用キャパシタＣ₁〜Ｃ_Nに電荷が充電される。この場合、充電用キャパシタＣ₁〜Ｃ_Nの一方の端子（図１では右側の端子）側が正となり、他方の端子（図１では左側の端子）側が負となる状態で、充電用キャパシタＣ₁〜Ｃ_Nに電荷が充電される。
第２のバイアス抵抗Ｒ₁₄〜Ｒ_N4に入力される第２の正のバイアス電圧Ｖ_NHは、第２のトランジスタＴｒ₁₂〜Ｔｒ_N2をノーマリオンにする電圧値に設定されている。

第２のトランジスタＴｒ₁₂〜Ｔｒ_N2は、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nに対して第１の正のバイアス電圧Ｖ_MSMを印加する経路に介在されている。この例では、第２のトランジスタＴｒ₁₂〜Ｔｒ_N2は、第１のバイアス抵抗Ｒ₁₃〜Ｒ_N3と第１の正のバイアス電圧Ｖ_MSMが入力される端子との間に介在されている。
なお、第２のトランジスタＴｒ₁₂〜Ｔｒ_N2を、第１のバイアス抵抗Ｒ₁₃〜Ｒ_N3とＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nの他方の端子（図１では左側の端子）との間の位置に介在するようにしてもよい。

光トリガ型トランジスタ回路１０−１〜１０−Ｎの第２のバイアス抵抗Ｒ₁₄〜Ｒ_N4は、当該光トリガ型トランジスタ回路１０−１〜１０−Ｎに対して並び順が一つ下位の光トリガ型トランジスタ回路１０−１〜１０−Ｎの第２のトランジスタＴｒ₁₂〜Ｔｒ_N2の制御端子に接続されている。これにより、第２のトランジスタＴｒ₁₂〜Ｔｒ_N2に第２の正のバイアス電圧Ｖ_NHが印加され第２のトランジスタＴｒ₁₂〜Ｔｒ_N2はノーマリオン状態になる。

第２のバイアス抵抗Ｒ₁₄〜Ｒ_N4の接続状態は、例えば、第１チャンネルの第２のバイアス抵抗Ｒ₁₄は、並び順が一つ下位の第Ｎチャンネルの第２のトランジスタＴｒ_N2の制御端子に接続され、第２チャンネルの第２のバイアス抵抗Ｒ₂₄は、並び順が一つ下位の第１チャンネルの第２のトランジスタＴｒ₁₂の制御端子に接続され、第ｋチャンネルの第２のバイアス抵抗Ｒ_k4は、並び順が一つ下位の第（ｋ−１）チャンネルの第２のトランジスタＴｒ_(k-1)2の制御端子に接続され、第Ｎチャンネルの第２のバイアス抵抗Ｒ_N4は、並び順が一つ下位の第（Ｎ―１）チャンネルの第２のトランジスタＴｒ_(N-1)2の制御端子に接続されている。
このような接続により、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１０−１〜１０−Ｎによる、ループ状の接続が形成されるのである。

第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎの光電変換部ＯＥ₁〜ＯＥ_Nには、予め決めた一定の時間間隔τをあけて、チャンネルの順番に沿い、光トリガパルスＰ₁〜Ｐ_Nが順次且つ周回的に照射される。
なお、時間間隔τは、光トリガ型シリアルパラレル変換回路１０から出力されるシリアル電気信号ＳＳ（詳細は後述）のユニットインターバルに相当するものである。

光トリガパルスＰ₁〜Ｐ_Nの照射状態を具体的に説明すると、
・第１チャンネルの光トリガ型トランジスタ回路１０−１の光電変換部ＯＥ₁に光トリガパルスＰ₁が入射されてから、時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１０−２の光電変換部ＯＥ₂に光トリガパルスＰ₂が入射され、
・第２チャンネルの光トリガ型トランジスタ回路１０−２の光電変換部ＯＥ₂に光トリガパルスＰ₂が入射されてから、時間間隔τが経過した時点で、第３チャンネルの光トリガ型トランジスタ回路１０−３の光電変換部ＯＥ₃に光トリガパルスＰ₃が入射され、
・以降は同様に、時間間隔τごとに、並び順がより上位の光トリガ型トランジスタ回路の光電変換部に光トリガパルスが順次入射され、
・第Ｎチャンネルの光トリガ型トランジスタ回路１０−Ｎの光電変換部ＯＥ_Nに光トリガパルスＰ_Nが入射されてから、時間間隔τが経過した時点で、第１チャンネルの光トリガ型トランジスタ回路１０−１の光電変換部ＯＥ₁に光トリガパルスＰ₁が入射されていく、
という具合に、光トリガパルスＰ₁〜Ｐ_Nが順次且つ周回的に照射される。

第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎの信号入力端子ｔ₁〜ｔ_Nには、それぞれ個別に、パラレル電気信号ＳＰ₁〜ＳＰ_Nが入力される。

次に、上記構成となっている光トリガ型パラレルシリアル変換回路１０により、パラレルシリアル変換をする動作を説明する。

先ず、第１チャンネルの光トリガ型トランジスタ回路１０−１により、パラレル電気信号ＳＰ₁を切り出してサンプリングすることにより、１ビット分のシリアル電気信号ＳＳ₁を出力する動作を説明する。

第１チャンネルの光トリガ型トランジスタ回路１０−１の光電変換部ＯＥ₁に光トリガパルスＰ₁が入射されていないときには、負のバイアス電圧Ｖ_NLが制御端子に入力されているトランジスタＴｒ₁₁は、ノーマリオフになっており、正のバイアス電圧Ｖ_NHが制御端子に入力されているトランジスタＴｒ₁₂はノーマリオンになっている。
また正のバイアス電圧Ｖ_MSMにより、充電用キャパシタＣ₁に電荷が充電される。

第１チャンネルの光電変換部ＯＥ₁に光トリガパルスＰ₁が入射されると、ＭＳＭ−ＰＤ Ｍ₁は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ₁に蓄積されていた電荷はＭＳＭ−ＰＤ Ｍ₁を通って高速に放電され、並列抵抗Ｒ₁₁，Ｒ₁₂に流れるため、ＭＳＭ−ＰＤ Ｍ₁の一方の端子（図１では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ Ｍ₁の他方の端子（図１では左側の端子）から負の電気パルスが発生する。

ＭＳＭ−ＰＤ Ｍ₁の一方の端子（図１では右側の端子）から発生した正の電気パルスは、第１のトランジスタＴｒ₁の制御端子に入力される。そうすると、トランジスタＴｒ₁₁はノーマリオフ状態からオン状態になる。
このため、第１チャンネルの信号入力端子ｔ₁に入力されたパラレル電気信号ＳＰ₁が、オン状態になった第１のトランジスタＴｒ₁₁を通って、伝送線路Ｌに向かって流れ始める。

第１チャンネルの光電変換部ＯＥ₁に光トリガパルスＰ₁が入射された時点から時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１０−２の光電変換部ＯＥ₂に光トリガパルスＰ₂が入射される。

第２チャンネルの光電変換部ＯＥ₂に光トリガパルスＰ₂が入射されると、ＭＳＭ−ＰＤ Ｍ₂は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ₂に蓄積されていた電荷はＭＳＭ−ＰＤ Ｍ₂を通って高速に放電され、並列抵抗Ｒ₂₁，Ｒ₂₂に流れるため、ＭＳＭ−ＰＤ Ｍ₂の一方の端子（図１では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ Ｍ₂の他方の端子（図１では左側の端子）から負の電気パルスが発生する。

第２チャンネルのＭＳＭ−ＰＤ Ｍ₂の他方の端子（図１では左側の端子）から発生した負の電気パルスは、第２チャンネルの充電用キャパシタＣ₂により直流成分が除去された後、第２チャンネルのバイアス抵抗Ｒ₂₄に印加されているバイアス電圧Ｖ_NHでレベル調整（レベル変換）がされてから、第１チャンネルの第２のトランジスタＴｒ₁₂の制御端子に入力される。そうすると、第１チャンネルの第２のトランジスタＴｒ₁₂はノーマリオン状態からオフ状態になる。第１チャンネルの第２のトランジスタＴｒ₁₂がオフ状態になると第１の正のバイアス電圧Ｖ_MSMが第１チャンネルのＭＳＭ−ＰＤ Ｍ₁に入力されなくなり、第１チャンネルのＭＳＭ−ＰＤ Ｍ₁の一方の端子（図１では右側の端子）が負電位となり、第１チャンネルの第１のトランジスタＴｒ₁₁はオン状態からノーマリオフ状態に戻る。
このため、第１チャンネルの信号入力端子ｔ₁から第１のトランジスタＴｒ₁₁を通って伝送線路Ｌに向かって流れていた電気信号が遮断される。

このように、第１チャンネルの光電変換部ＯＥ₁に光トリガパルスＰ₁が入射された時点から、第２チャンネルの光電変換部ＯＥ₂に光トリガパルスＰ₂が入射された時点までの期間（つまり時間間隔τ）において、第１チャンネルの光トリガ型トランジスタ回路１０−１では、信号入力端子ｔ₁から第１のトランジスタＴｒ₁₁を通って伝送線路Ｌに向かって電気信号が流れ、この電気信号が１ビット分のシリアル電気信号ＳＳ₁として、伝送線路Ｌに出力される。つまりパラレル電気信号ＳＰ₁が矩形に切り出されて、１ビット分のシリアル電気信号ＳＳ₁が伝送線路Ｌに出力される。

以降は、時間間隔τごとに、第１チャンネルの光トリガ型トランジスタ回路１０−１での動作と同じ動作が、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−２〜１０−Ｎで行われる。
このため、時間間隔τごとに、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−２〜１０−Ｎから伝送線路Ｌに、１ビット分のシリアル電気信号ＳＳ₂〜ＳＳ_Nが出力される。

このようにして出力された各シリアル電気信号ＳＳ₁〜ＳＳ_Nが時間順に並んで、Ｎビットのシリアル電気信号ＳＳとなり、伝送線路Ｌを伝播する。これによりＮ対１のパラレルシリアル変換動作が行われる。

第Ｎチャンネルの光トリガ型トランジスタ回路１０−Ｎから伝送線路Ｌに、シリアル電気信号ＳＳ_Nが出力された後は、再び、上記と同じ動作が第１チャンネルから第Ｎチャンネルで次々と繰り返されて、Ｎ対１のパラレルシリアル変換動作が順次行われていく。
このようにして、低速な複数のパラレル電気信号ＳＰ₁〜ＳＰ_Nを高速なシリアル電気信号ＳＳに変換することができる。

上述したように、本実施例では、光電変換素子Ｍ₁〜Ｍ_Nに入力される第１の正のバイアス電圧Ｖ_MSMを第２のトランジスタＴｒ₁₂〜Ｔｒ_N2で制御することにより、サンプリングされる信号は、信号入力端子ｔ₁〜ｔ_Nから伝送線路Ｌまでの間に一つの第１のトランジスタＴｒ₁₁〜Ｔｒ_N1のみを経由する構成となっている。
このため、サンプリングされた信号出力を増大せしめるとともに、より小さな電圧振幅ないし電流振幅の入力信号を扱うことが可能となり、本回路の消費電力を減少させることを可能とするという優れた効果を奏する。

なお、光電変換素子としては、ＭＳＭ−ＰＤのみならず、pinフォトダイオードまたはアバランシェフォトダイオードを使用することもできる。
また、第１のトランジスタと第２のトランジスタは、ＨＥＭＴのみならず、ＣＭＯＳまたはバイポーラトランジスタを使用することもできる。
更に、上記の光トリガ型パラレルシリアル変換回路１０は、モノリシック集積して構成したが、モノリシック集積でない実施形態でも同様な効果がある。

［実施例２］
なお、図１に示す光トリガ型パラレルシリアル変換回路１０を差動入力型としたものが、図２に示す光トリガ型パラレルシリアル変換回路１０Ａである。
この光トリガ型パラレルシリアル変換回路１０Ａには、ＬＶＤＳ（Low Voltage Differential Signaling：小振幅差動信号方式）で用いているような差動信号となっている、パラレル電気信号ＳＰ_1-1，ＳＰ_1-2〜ＳＰ_N-1，ＳＰ_N-2が入力される。
このため、各チャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎには、信号入力端子ｔ_1-1，ｔ_1-2〜ｔ_N-1，ｔ_N-2や、終端抵抗ｒ_1-1，ｒ_1-2〜ｒ_N-1，ｒ_N-2や、信号入力用トランジスタＴｒ₁₃〜Ｔｒ_N3等により構成された、差動信号入力用の信号終端回路が備えられている。

実施例２の光トリガ型パラレルシリアル変換回路１０Ａによれば、システムの低消費電力化・低フットプリント化を実現することができる。

１０、１０Ａ 光トリガ型パラレルシリアル変換回路
１０−１、１０−２、１０−ｋ、１０−Ｎ 光トリガ型トランジスタ回路
Ｔｒ₁₁、Ｔｒ₂₁、Ｔｒ_k1、Ｔｒ_N1 第１のトランジスタ
Ｔｒ₁₂、Ｔｒ₂₂、Ｔｒ_k2、Ｔｒ_N2 第２のトランジスタ
Ｃｏ₁、Ｃｏ₂、Ｃｏ_k、Ｃｏ_N トランジスタ制御回路
ＯＥ₁、ＯＥ₂、ＯＥ_k、ＯＥ_N 光電変換部
Ｍ₁₁、Ｍ₂₁、Ｍ_K1、Ｍ_N1 ＭＳＭ−ＰＤ
Ｒ₁₁、Ｒ₂₁、Ｒ_K1、Ｒ_N1、Ｒ₁₂、Ｒ₂₂、Ｒ_K2、Ｒ_N2 並列抵抗
Ｒ₁₃、Ｒ₂₃、Ｒ_K3、Ｒ_N3 第１のバイアス抵抗
Ｒ₁₄、Ｒ₂₄、Ｒ_K4、Ｒ_N4 第２のバイアス抵抗
ｔ₁、ｔ₂、ｔ_k、ｔ_N、ｔ_1-1、ｔ_1-2、ｔ_2-1、ｔ_2-2、ｔ_k-1、ｔ_k-2、ｔ_N-1、ｔ_N-2 信号入力端子
Ｃ₁、Ｃ2、Ｃ_K、Ｃ_N 充電用キャパシタ
Ｌ 伝送線路
Ｐ₁、Ｐ₂、Ｐ_k、Ｐ_N 光トリガパルス
ＳＰ₁、ＳＰ₂、ＳＰ_k、ＳＰ_N パラレル電気信号
ＳＳ₁、ＳＳ₂、ＳＳ_k、ＳＳ_N １ビット分のシリアル電気信号
ＳＳ Ｎビットのシリアル電気信号

Claims (5)

1. 伝送線路と、
   第１チャンネルから第Ｎチャンネルまで順に並んで前記伝送線路に並列に接続されており、第１チャンネルから第Ｎチャンネルに対して予め決めた一定の時間間隔をあけてチャンネルの順番に沿い光トリガパルスが順次且つ周回的に照射されるＮ個の光トリガ型トランジスタ回路を備えており、
   前記光トリガ型トランジスタ回路は、それぞれ、
   入力端子にパラレル電気信号が入力されるとともに、出力端子が前記伝送線路に接続されている第１のトランジスタと、
   一方の端子が前記第１のトランジスタの制御端子に接続されるとともに、前記光トリガパルスが照射される光電変換素子と、
   一方の端子が前記光電変換素子の他方の端子に接続されている充電用キャパシタと、
   前記第１のトランジスタの制御端子に負のバイアス電圧を印加して、前記第１のトランジスタをノーマリオフ状態にする並列抵抗と、
   前記光電変換素子の他方の端子及び前記充電用キャパシタの一方の端子に接続されて、第１の正のバイアス電圧を印加する第１のバイアス抵抗と、
   前記光電変換素子に対して前記第１の正のバイアス電圧を印加する経路に介在された第２のトランジスタと、
   前記充電用キャパシタの他方の端子に接続されて、第２の正のバイアス電圧を印加する第２のバイアス抵抗とを有し、
   前記第２の正のバイアス電圧を印加する前記第２のバイアス抵抗は、更に、当該光トリガ型トランジスタ回路に対して並び順が一つ下位の光トリガ型トランジスタ回路の前記第２のトランジスタの制御端子に接続されて当該第２のトランジスタをノーマリオン状態にすることを特徴とする光トリガ型パラレルシリアル変換回路。
2. 請求項１において、
   前記光電変換素子は、前記光トリガパルスが照射されると抵抗値が減少して、その一方の端子から正の電気パルスを発生して前記第１のトランジスタをオン状態にするとともに、その他方の端子から負の電気パルスを発生して前記第２のトランジスタをオフ状態にすることを特徴とする光トリガ型パラレルシリアル変換回路。
3. 請求項１または請求項２において、
   前記光電変換素子は、ＭＳＭ−ＰＤまたはpinフォトダイオードまたはアバランシェフォトダイオードのいずれかであることを特徴とする光トリガ型パラレルシリアル変換回路。
4. 請求項１ないし請求項３のいずれか一項において、
   前記第１のトランジスタと第２のトランジスタは、ＨＥＭＴまたはＣＭＯＳまたはバイポーラトランジスタのいずれかであることを特徴とする光トリガ型パラレルシリアル変換回路。
5. 請求項１ないし請求項４のいずれか一項において、
   前記第１のトランジスタの入力端子には、差動信号入力用の信号終端回路が備えられていることを特徴とする光トリガ型パラレルシリアル変換回路。

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