JP2014225247A - 電源回路 - Google Patents

Abstract

【課題】不安定状態での電源動作を抑制する。
【解決手段】電源回路１は、入力電圧Ｖｉｎに基づく電源動作によって出力電圧を生成する出力回路２０と、電源動作の起動後、出力電圧が加わる出力端子１２と、出力端子１２及びグランド間にテスト電流を流す制御回路３０と、を備える。制御回路３０は、テスト電流を流すテスト期間中における出力端子１２の電圧ＶＬをテスト電圧として検出する。そして、所定の判定タイミングにおけるテスト電圧が判定電圧よりも小さい場合には出力コンデンサＣｏが出力端子１２に接続されていると判定して、電源動作を許可する。一方、テスト電圧が判定電圧よりも大きい場合には出力コンデンサＣｏが出力端子１２に接続されていないと判定して、電源動作を禁止する。
【選択図】図４

Description

本発明は、電源回路に関する。

電源動作によって入力電圧から出力電圧を得る電源回路に対しては、出力端子に出力コンデンサが接続される。

特開平４−２２５１７４号公報

例えば、リニアレギュレータとして形成された電源回路において、出力端子に出力コンデンサが接続されていないと、出力電圧が不安定となる（例えば、出力電圧が発振したり、急峻な負荷変動により出力電圧が大幅に変動したりする）。不安定状態での電源回路の動作を継続すると、電源回路以外の回路の動作が不安定になることがあるし、場合によっては、電源回路内の回路素子又は電源回路外の回路素子の劣化又は破損を招く。

そこで本発明は、不安定状態での電源動作を抑制する電源回路を提供することを目的とする。

本発明に係る電源回路は、入力電圧に基づく電源動作によって出力電圧を生成する出力回路と、前記電源動作の起動後、前記出力電圧が加わる出力端子と、前記出力端子及び基準電位ライン間に所定のテスト電流を流すテスト期間を設けて前記テスト期間中における前記出力端子の電圧をテスト電圧として検出し、前記テスト電圧に基づき前記電源動作の可否を制御する制御回路と、を備えたことを特徴とする。

具体的には例えば、前記制御回路は、前記テスト期間中の所定の判定タイミングにおける前記テスト電圧と所定の判定電圧とを比較することで、前記電源動作の可否を制御すると良い。

この際例えば、前記制御回路は、前記判定タイミングにおける前記テスト電圧が前記判定電圧よりも小さいとき、前記電源動作を許可し、前記判定タイミングにおける前記テスト電圧が前記判定電圧よりも大きいとき、前記電源動作を禁止すると良い。

或いは例えば、前記制御回路は、前記テスト期間中における前記テスト電圧の変化率に基づき、前記電源動作の可否を制御しても良い。

この際例えば、前記制御回路は、前記変化率が所定の判定変化率よりも小さいとき、前記電源動作を許可し、前記変化率が所定の判定変化率よりも大きいとき、前記電源動作を禁止すると良い。

また具体的には例えば、前記制御回路は、前記テスト期間中において所定の定電流を前記テスト電流として前記出力端子及び基準電位ライン間に流すことができる。

また具体的には例えば、前記制御回路は、前記テスト電圧に基づき、前記出力端子に所定の静電容量以上の出力コンデンサが接続されているか否かを判定し、当該判定の結果に基づき前記電源動作の可否を制御すると良い。

この際例えば、前記制御回路は、前記電源動作の起動のたびに、前記出力コンデンサの接続有無を判定すると良い。

なお、例えば、前記制御回路は、前記電源動作の起動前に前記出力コンデンサの接続有無を判定し、その判定結果に基づいて前記電源動作を起動するか否かを制御するとよい。

また、例えば、前記制御回路は、前記電源動作の起動後に前記出力コンデンサの接続有無を判定し、その判定結果に基づいて前記電源動作を継続するか否かを制御するとよい。

また、例えば、前記制御回路は、前記電源動作の起動時に前記出力電圧の目標値を第１目標値よりも低い第２目標値に設定しておき、前記テスト期間の開始時または完了時に前記出力電圧の目標値を前記第２目標値から前記第１目標値に切り替えるとよい。

また、例えば、前記電源回路は、前記出力電圧の供給を受けて動作する内部回路をさらに有するとよい。

また例えば、当該電源回路は、リニアレギュレータとして形成されていると良い。

そして例えば、上記の電源回路を形成するための集積回路を含む半導体装置を構成すると良い。

また例えば、上記の半導体装置を備えた電子機器を構成すると良い。

本発明によれば、不安定状態での電源動作を抑制する電源回路を提供することが可能である。

本発明の実施形態に係る電源回路の概略構成図である。 図１の出力回路の内部回路図である。 本発明の実施形態に係り、テスト期間に関連する入力電圧及び出力端子の電圧の波形を示す図である。 出力コンデンサ接続時／未接続時における、テスト電流の流れを示す図である。 本発明の第１実施例に係る電源回路の部分回路図である。 本発明の第１実施例に係る電源回路の部分回路図である。 本発明の第１実施例に係る電源回路の部分回路図である。 複数の信号の状態と電源動作の起動状態との関係を示す図である。 出力コンデンサ接続時における各種の電圧、電流及び信号の波形図である。 出力コンデンサ接続時における各種の電圧及び信号の拡大波形図である。 出力コンデンサ未接続時における各種の電圧、電流及び信号の波形図である。 出力コンデンサ未接続時における各種の電圧及び信号の拡大波形図である。 本発明の第１実施例に係る電源回路の部分回路図である。 本発明の別の実施形態に係る電源回路の概略構成図である。 本発明の第３実施例に係る電源回路の部分回路図である。 本発明の第３実施例に係る電源回路の部分回路図である。 出力コンデンサ接続時における各種の電圧、電流及び信号の波形図である。 出力コンデンサ接続時における各種の電圧及び信号の拡大波形図である。 出力コンデンサ未接続時における各種の電圧、電流及び信号の波形図である。 出力コンデンサ未接続時における各種の電圧及び信号の拡大波形図である。 本発明の第４実施例に係る液晶テレビ装置の外観図である。 本発明の第４実施例に係るタブレット端末の外観図である。

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。

図１は、本発明の実施形態に係る電源回路１の概略構成図である。電源回路１は、直流の入力電圧Ｖｉｎから、入力電圧Ｖｉｎと電圧値が異なる直流の出力電圧Ｖｏを生成する。電源回路１は、半導体集積回路である電源用ＩＣ１０を含んで形成される。電源用ＩＣ１０そのものが電源回路１であると考えても良い。ＩＣ１０は、入力電圧Ｖｉｎが加わる入力端子１１と、入力電圧Ｖｉｎに基づく電源動作によって出力電圧Ｖｏを生成する出力回路２０と、電源動作の起動後、出力電圧Ｖｏが加わる出力端子１２と、電源動作の起動制御等を行う制御回路３０と、を備える。原則として、出力端子１２には所定の静電容量ＣＴＨ以上の静電容量を有する出力コンデンサＣｏが接続される。ＬＤは、出力端子１２に接続された負荷を表している。

本実施形態において、入力電圧Ｖｉｎ及び出力電圧Ｖｏは正の電圧である。また、入力電圧Ｖｉｎ及び出力電圧Ｖｏなどの各電圧の基準となる電位を基準電位と呼び、基準電位を有する配線、金属層又は点をグランド（基準電位ライン）と呼ぶ。基準電位は０Ｖ（ボルト）である。出力コンデンサＣｏの接続時、出力コンデンサＣｏの正極は出力端子１２に接続され、出力コンデンサＣｏの負極はグランドに接続される。

また、以下では、グランドから見た出力端子１２の電圧を記号ＶＬによっても参照する。電源動作の起動後においては、電圧ＶＬは、電源動作を経て得られた出力電圧Ｖｏである。電源動作の起動前においては、電源動作を介さずに、ゼロでない電圧が電圧ＶＬとして出力端子１２に加わりうる（詳細は後述される）。

電源回路１は、リニアレギュレータとして形成されている。図２に、リニアレギュレータを形成するための出力回路２０の回路図を示す。図２の出力回路２０は、出力トランジスタ２１と、分圧抵抗２２及び２３と、入力電圧Ｖｉｎに基づき基準電圧Ｖｒｅｆを生成する基準電圧生成部２４と、オペアンプにて形成された誤差増幅器２５と、を備える。図２の回路例において、出力トランジスタ２１は、Ｐチャンネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。ＦＥＴ２１のソースに入力電圧Ｖｉｎが印加され、ＦＥＴ２１のドレインは、出力端子１２に接続されると共に分圧抵抗２２及び２３の直列回路を介してグランドに接続される。より具体的には、ＦＥＴ２１のドレインは分圧抵抗２２の一端に接続され、分圧抵抗２２の他端は分圧抵抗２３を介してグランドに接続される。誤差増幅器２５は、基準電圧Ｖｒｅｆと、分圧抵抗２２及び２３間の接続点の電圧（即ち、電圧ＶＬを、抵抗２２及び２３の抵抗値に依存する比にて分圧した電圧）との誤差がゼロになるように、ＦＥＴ２１のゲート電位を制御する。

出力回路２０における電源動作は、入力電圧Ｖｉｎに基づく電力を、出力トランジスタ２１を介して出力端子１２から負荷ＬＤに出力する動作を含む。電源動作の起動前においては、入力電圧Ｖｉｎに基づく電力が、出力トランジスタ２１を介して出力端子１２から負荷ＬＤに出力されないよう、出力トランジスタ２１が制御される（即ち、出力トランジスタ２１が遮断状態に維持される）。図１の制御回路３０は、電源動作を起動させるか否かを制御する起動制御信号を出力回路２０に供給する。起動制御信号は、電源動作の起動を許可する起動許可信号又は電源動作の起動を禁止する起動禁止信号である。従って、起動許可信号が出力回路２０に供給された場合には、電源動作が起動するが、起動禁止信号が出力回路２０に供給された場合には、電源動作は起動しない。起動許可信号が供給されない状態は、起動禁止信号が供給される状態に相当する。出力回路２０は、起動許可信号が供給されるまでは出力トランジスタ２１がオフに維持されるように（即ちＦＥＴ２１のドレイン及びソース間の遮断状態が維持されるように）形成されている。例えば、起動制御信号に応じて基準電圧Ｖｒｅｆの値を制御しても良い（電源動作の起動後における基準電圧Ｖｒｅｆは、出力電圧Ｖｏの目標値に応じた所定値を持つ）。

周知の如く、リニアレギュレータでは、出力端子１２に対する出力コンデンサＣｏの接続（以下単に出力コンデンサＣｏの接続という）が必須であり、出力コンデンサＣｏが接続されていない状態において電源動作を起動すると、出力電圧Ｖｏが不安定となる（例えば、出力電圧Ｖｏが発振したり、急峻な負荷変動により出力電圧Ｖｏが大幅に変動したりする）。ＩＣ１０は、電源動作の起動に先立ち、出力コンデンサＣｏの接続有無をチェックする機能を有している。

当該チェックを行うために、電源動作の起動前に設けられる期間をテスト期間と呼ぶ。図３において、実線３１０は入力電圧Ｖｉｎの波形を表す。実線３２０は、出力コンデンサＣｏの接続時における電圧ＶＬの波形を表し、破線３２１は、出力コンデンサＣｏの未接続時における電圧ＶＬの波形を表す。テスト期間前において、実線３２０及び破線３２１は互いに重なっている。入力電圧Ｖｉｎが０Ｖ（ボルト）から上昇して所定値に達すると、テスト期間が開始する。テスト期間中における電圧ＶＬ（即ちグラントから見た出力端子１２の電位）を特にテスト電圧と呼ぶ。テスト期間において、制御回路３０は、出力端子１２及びグランド間に所定のテスト電流を流す。当該テスト電流は出力端子１２からグランドに流れるものとする。テスト電流は、定電流であると良いが、定電流でなくても構わない。テスト期間の時間長（時間の長さ）は所定の長さであって良い。制御回路３０は、テスト期間の終了後、テスト電流の供給を停止すると良い。

図４（ａ）に示す如く、出力コンデンサＣｏの接続時には、テスト電流が出力端子１２と寄生コンデンサＣａ及び出力コンデンサＣｏの並列回路を介してグランドに流れる。一方、図４（ｂ）に示す如く、出力コンデンサＣｏの未接続時には、テスト電流が出力端子１２と寄生コンデンサＣａを介してグランドに流れる（出力コンデンサＣｏが存在しないので、当然、テスト電流は出力コンデンサＣｏを流れない）。尚、電源動作の起動前において負荷ＬＤは電力を消費しないものとする。寄生コンデンサＣａは、出力端子１２のパッドの寄生容量及び出力端子１２に接続される配線の配線容量を含む寄生容量であり、寄生コンデンサＣａの静電容量は出力コンデンサＣｏの静電容量及び上記所定の静電容量ＣＴＨよりも十分に小さい。

テスト期間において、テスト電流が流れることでテスト電圧は０Ｖを起点として上昇する。この際、出力コンデンサＣｏが接続されている時と比べて、出力コンデンサＣｏが接続されていない時には、テスト電圧の上昇率が大きくなる（図３の実線３２０及び破線３２１参照）。故に、制御回路３０は、テスト電圧を検出することで出力コンデンサＣｏの接続の有無を判定することができる。制御回路３０は、テスト電圧に基づき出力端子１２に出力コンデンサＣｏが接続されているか否かを判定し、出力コンデンサＣｏが接続されていると判定した場合には起動許可信号を出力回路２０に供給して電源動作を開始させる一方で、出力コンデンサＣｏが接続されていないと判定した場合には起動許可信号を出力回路２０に供給せずに電源動作の起動を禁止する（換言すれば、テスト期間前及びテスト期間中から継続実行していた、出力回路２０に対する起動禁止信号の供給をテスト期間後も維持することで電源動作の起動を禁止する）。

出力コンデンサＣｏが接続されていない状態で電源動作を起動させると、不安定状態で電源回路１が動作することになる。不安定状態での電源回路１の動作を継続すると、電源回路以外の回路の動作が不安定になることがあるし、場合によっては、電源回路内の回路素子又は電源回路外の回路素子の劣化又は破損を招く。本実施形態の如く、出力コンデンサＣｏの接続有無を判定し、出力コンデンサＣｏの未接続状態での電源動作の起動を禁止することで、不安定状態での電源回路１の起動が抑制され、当該起動が招きうる弊害（他回路の不安定動作、回路素子の破損等）を抑制することができる。

上述の構成及び動作を基本とする、電源回路１のより具体的な構成例及び動作例等を、以下の複数の実施例の中で説明する。

＜＜第１実施例＞＞
電源回路１の第１実施例を説明する。図５〜図７の夫々に、第１実施例に係る電源回路１の部分回路図が示されており、図５〜図７の全体によって電源回路１が構成される。

図５〜図７に示される各比較器及び論理回路は、入力電圧Ｖｉｎを駆動電圧として用いて駆動する。任意の比較器又は任意の論理回路から出力される信号は、ハイレベル、又は、ハイレベルよりも電位が低く且つハイレベルとは論理値が異なるローレベルの電圧信号である。以下では、当該電圧信号の信号レベルがハイレベルであることをハイ（Ｈｉ）と表現し、当該電圧信号の信号レベルがローレベルであることをロー（Ｌｏ）と表現する。また、図８に、信号ＯＰＥＮ＿ＬＡＴＣＨ及びＯＰＥＮ＿ＴＩＭＥと信号ＯＰＥＮ＿ＤＥＴとの関係（図７参照）、並びに、信号ＯＰＥＮ＿ＤＥＴと電源動作との関係を示す。

まず、図５の回路について説明する。制御回路３０は、符号１０１〜１０７によって参照される各部位を備える。ＦＥＴ１０４は、Ｎチャンネル型のＭＯＳＦＥＴである。電圧生成回路１０１は、半導体バンドギャップ電圧を利用して入力電圧Ｖｉｎから入力電圧Ｖｉｎよりも低い所定の定電圧ＢＧを生成すると共に、定電流ｉｕを生成して出力する。入力電圧Ｖｉｎは抵抗１０５、１０６及び１０７の直列回路に印加される。抵抗１０５、１０６及び１０７の内、抵抗１０５が最も高電圧側に位置し、抵抗１０７が最も低電圧側に位置する。比較器１０２の非反転入力端子は抵抗１０５及び１０６間の接続点に接続され、比較器１０２の反転入力端子には定電圧ＢＧが印加される。比較器１０２の出力端子からは信号ＵＶＬＯが出力され、また、ＮＯＴ回路１０３によって信号ＵＶＬＯの論理反転信号ＵＶＬＯ＿Ｂが生成される。信号ＵＶＬＯ＿Ｂは、ＦＥＴ１０４のゲートに供給される。ＦＥＴ１０４において、ドレインは抵抗１０６及び１０７間の接続点に接続され、ソースはグランドに接続される。

従って、図５に示す回路においては、入力電圧Ｖｉｎが０Ｖから上昇して定電圧ＢＧが生成及び出力された後、入力電圧Ｖｉｎが更に上昇して第１の所定電圧に達すると、比較器１０２の出力信号ＵＶＬＯがローからハイに切り替わる。その後、入力電圧Ｖｉｎが第２の所定電圧まで下降すると、出力信号ＵＶＬＯはハイからローに切り替わる。ＦＥＴ１０４及び抵抗１０５〜１０７により、第２の所定電圧は第１の所定電圧よりも低くなる。つまり、出力信号ＵＶＬＯの変化に対してヒステリシスが付与されている。出力信号ＵＶＬＯがローであるとき、図６のラッチ回路１２１により信号ＯＰＥＮ＿ＬＡＴＣＨがローになり、図７のＮＡＮＤ回路１２４を通じて信号ＯＰＥＮ＿ＤＥＴがハイになる（図８参照）。結果、出力回路２０における電源動作は実行されない。従って、ＩＣ１０には、入力電圧Ｖｉｎが所定電圧以下であるときに電源動作を停止させる減電圧保護回路が含まれていると言え、減電圧保護回路は、比較器１０２、ＮＯＴ回路１０３、ＦＥＴ１０４及び抵抗１０５〜１０７を含む。

次に、図６及び図７の回路について説明する。制御回路３０は、更に符号１１１〜１２４によって参照される各部位を備える。ＦＥＴ１１１〜１１４はＰチャンネル型のＭＯＳＦＥＴであり、ＦＥＴ１１５〜１１７はＮチャンネル型のＭＯＳＦＥＴである。２入力のＮＯＲ（否定論理和）回路１１８は、信号ＯＰＥＮ＿ＴＩＭＥ及びＵＶＬＯ＿Ｂの否定論理和の信号を、ＦＥＴ１１１のゲートに出力する。ＦＥＴ１１１〜１１４の各ソースには入力電圧Ｖｉｎが印加される。ＦＥＴ１１２〜１１４のゲート並びにＦＥＴ１１１、１１２及び１１６のドレインは共通接続される。ＦＥＴ１１５のゲート及びドレイン並びにＦＥＴ１１６のゲートは共通接続される。ＦＥＴ１１５〜１１７のソースはグランドに接続される。ＦＥＴ１１３及び１１７のドレインは共通接続される。ＦＥＴ１１７のゲートには信号ＵＶＬＯ＿Ｂが入力される。

ＦＥＴ１１３のドレインは、比較器１１９の非反転入力端子に接続されると共にコンデンサ１２３を介してグランドに接続される。比較器１１９の非反転入力端子における電圧を電圧ＴＩＭＥ＿ＲＥＦと呼ぶ。ＦＥＴ１１４のドレインは、比較器１２０の反転入力端子に接続されると共に抵抗１２２を介してグランドに接続される。比較器１１９の反転入力端子及び比較器１２０の非反転入力端子には定電圧ＢＧが印加される。比較器１１９は、電圧ＴＩＭＥ＿ＲＥＦ及びＢＧ間の比較結果を信号ＯＰＥＮ＿ＴＩＭＥとして出力する。また、ＦＥＴ１１４のドレインは出力端子１２に接続される。故に、比較器１２０の反転入力端子には電圧ＶＬが加わる。ラッチ回路１２１は、信号ＯＰＥＮ＿ＴＩＭＥがローからハイへ切り替わるタイミングにおける比較器１２０の出力信号ＶＬ＿ＣＭＰのレベルを保持し、保持したレベルを有する信号を信号ＯＰＥＮ＿ＬＡＴＣＨとして出力する。但し、当該保持後、ローの信号ＵＶＬＯがラッチ回路１２１に入力されると、当該保持は解消され、信号ＯＰＥＮ＿ＬＡＴＣＨはローになる。

図７の２入力のＮＡＮＤ（否定論理積）回路１２４は、信号ＯＰＥＮ＿ＬＡＴＣＨ及びＯＰＥＮ＿ＴＩＭＥの入力を受け、それらの否定論理積の信号ＯＰＥＮ＿ＤＥＴを出力回路２０に供給する。ハイの信号ＯＰＥＮ＿ＤＥＴは起動禁止信号に相当し、ローの信号ＯＰＥＮ＿ＤＥＴは起動許可信号に相当する（図８参照）。出力回路２０は、定電圧ＢＧを元に基準電圧Ｖｒｅｆを生成することができる、或いは、定電圧ＢＧを基準電圧Ｖｒｅｆとして用いることができる。図７には、負荷ＬＤのモデル回路が示されている。出力端子１２から負荷ＬＤを経由してグランドに流れる電流を記号ＩＬＤによって参照する。後述の図９〜図１２に示す波形例では、テスト期間が終了してから一定時間の経過後、出力端子１２を抵抗ＬＤＲを介してグランドに接続する状態と出力端子１２を開放する状態とが交互に繰り返される。

図５の電圧生成回路１０１が定電圧ＢＧを出力し且つ定電流ｉｕを出力しているとき、定電流ｉｕは図６のＦＥＴ１１５のドレイン電流として流れる。ＦＥＴ１１５及び１１６は、互いに同一の特性を有して、ＦＥＴ１１５を電流の入力側とするカレントミラー回路を形成している。故に、ＦＥＴ１１５に定電流ｉｕが流れているとき、定電流ｉｕと同じ電流値を持つドレイン電流がＦＥＴ１１６にも流れる。信号ＯＰＥＮ＿ＴＩＭＥ及びＵＶＬＯ＿Ｂの少なくとも一方がハイであるときには、ＦＥＴ１１１がオンとなるため、ＦＥＴ１１６のドレイン電流はＦＥＴ１１１を経由して流れ、ＦＥＴ１１２には電流が流れない。

一方、信号ＯＰＥＮ＿ＴＩＭＥ及びＵＶＬＯ＿Ｂの双方がローであるとき、ＦＥＴ１１１がオフとなって、ＦＥＴ１１６のドレイン電流（即ち定電流）はＦＥＴ１１２を経由して流れる。ＦＥＴ１１２〜１１４は、互いに同一の特性を有して、ＦＥＴ１１２を電流の入力側とするカレントミラー回路を形成している。故に、ＦＥＴ１１２に定電流が流れると、ＦＥＴ１１２に流れる電流に応じた定電流がＦＥＴ１１３及び１１４の夫々にも流れる。ＦＥＴ１１７がオフであるとき、ＦＥＴ１１３を経由する定電流はコンデンサ１２３を充電する。ＦＥＴ１１４を経由する定電流ｉｃｃは、寄生コンデンサＣａ及び出力コンデンサＣｏを充電する、又は、寄生コンデンサＣａを充電する。上述のテスト期間は定電流ｉｃｃが流れる期間に相当する。

図９及び図１０を参照し、出力コンデンサＣｏが接続されている状態（以下、出力コンデンサ接続状態という）における電源動作の起動時周辺の各信号状態を説明する。図９において、波形４０１〜４０４は、夫々、出力コンデンサ接続状態における、入力電圧Ｖｉｎの波形、電圧ＶＬの波形、負荷電流ＩＬＤの波形、信号ＯＰＥＮ＿ＤＥＴの波形である。図９及び図１０の例では、入力電圧Ｖｉｎが０Ｖから５Ｖまで上昇して安定し、且つ、電源動作の起動後における出力電圧ＶＬ（Ｖｏ）は約３Ｖであることを想定している。

図１０には、テスト期間中及びテスト期間周辺の波形４０１、４０２及び４０４の拡大図が示されている。また、図１０において、波形４１１〜４１５は、夫々、出力コンデンサ接続状態におけるテスト期間中及びテスト期間周辺の、電圧又は信号ＢＧ、ＴＩＭＥ＿ＲＥＦ、ＶＬ＿ＣＭＰ、ＯＰＥＮ＿ＴＩＭＥ及びＯＰＥＮ＿ＬＡＴＣＨの波形である。

電圧ＴＩＭＥ＿ＲＥＦ及びＶＬが共に０Ｖである状態を起点にして入力電圧Ｖｉｎが０Ｖから上昇すると、まず、信号ＵＶＬＯがローに維持されたまま定電圧ＢＧ及び定電流ｉｕが生成及び出力されるが、この段階では信号ＵＶＬＯ＿Ｂがハイであるため、ＦＥＴ１１２〜１１４に電流は流れない。その後、タイミングｔ１において入力電圧Ｖｉｎが所定のＵＶＬＯ解除電圧（約４Ｖ）に達すると、信号ＵＶＬＯがローからハイに切り替わり、結果、ＦＥＴ１１３及び１１４の夫々に定電流が流れ出す。この段階で信号ＵＶＬＯ＿ＢはローであるためＦＥＴ１１７はオフである。故に、ＦＥＴ１１３を経由する定電流はコンデンサ１２３を充電して電圧ＴＩＭＥ＿ＲＥＦを徐々に増大させてゆく（波形４１２参照）。一方、ＦＥＴ１１４を経由する定電流ｉｃｃは、コンデンサＣａ及びＣｏを充電して電圧ＶＬを徐々に増大させてゆく。但し、コンデンサＣｏの静電容量は十分に大きいため、電源動作の起動前において電圧ＶＬは殆ど０Ｖのまま維持される。

そして、電圧ＴＩＭＥ＿ＲＥＦが定電圧ＢＧ以上となったタイミングｔ２において信号ＯＰＥＮ＿ＴＩＭＥがローからハイに切り替わる（波形４１４参照；図１０ではタイミングｔ２以降において波形４１１及び４１２は互いに重なり合っている）。信号ＯＰＥＮ＿ＴＩＭＥがローからハイに切り替わるとＮＯＲ回路１１８を通じてＦＥＴ１１１がオンとなるため、ＦＥＴ１１３を経由した定電流の供給及びＦＥＴ１１４を経由した定電流ｉｃｃの供給は停止する。出力コンデンサ接続状態においては、テスト期間中の定電流ｉｃｃの総量に対して出力コンデンサＣｏの静電容量が十分に大きいため、タイミングｔ２における電圧ＶＬは定電圧ＢＧよりも低い。このため、タイミングｔ２における信号ＶＬ＿ＣＭＰはハイである（波形４１３参照）。ラッチ回路１２１は、タイミングｔ２における信号ＶＬ＿ＣＭＰのレベルをラッチして、ラッチしたレベルを持つ信号ＯＰＥＮ＿ＬＡＴＣＨを出力する。故に、出力コンデンサ接続状態では、タイミングｔ２において信号ＯＰＥＮ＿ＬＡＴＣＨがローからハイに切り替わる。結果、信号ＯＰＥＮ＿ＤＥＴがハイからローに切り替わるため、出力回路２０による電源動作が起動する（図８参照）。

尚、出力コンデンサＣｏが接続されているとき、テスト期間中の定電流ｉｃｃの供給により、出力コンデンサＣｏが幾分充電されている状態で電源動作が起動することになる。

次に、図１１及び図１２を参照し、出力コンデンサＣｏが接続されていない状態（以下、出力コンデンサ未接続状態という）における各信号状態を説明する。図１１において、波形４２１〜４２４は、夫々、出力コンデンサ未接続状態における、入力電圧Ｖｉｎの波形、電圧ＶＬの波形、負荷電流ＩＬＤの波形、信号ＯＰＥＮ＿ＤＥＴの波形である。図１１及び図１２の例でも、入力電圧Ｖｉｎが０Ｖから５Ｖまで上昇して安定することを想定している。

図１２には、テスト期間中及びテスト期間周辺の波形４２１、４２２及び４２４の拡大図が示されている。また、図１２において、波形４３１〜４３５は、夫々、出力コンデンサ未接続状態におけるテスト期間中及びテスト期間周辺の、電圧又は信号ＢＧ、ＴＩＭＥ＿ＲＥＦ、ＶＬ＿ＣＭＰ、ＯＰＥＮ＿ＴＩＭＥ及びＯＰＥＮ＿ＬＡＴＣＨの波形である。

電圧ＴＩＭＥ＿ＲＥＦ及びＶＬが共に０Ｖである状態を起点にして入力電圧Ｖｉｎが０Ｖから上昇すると、まず、信号ＵＶＬＯがローに維持されたまま定電圧ＢＧ及び定電流ｉｕが生成及び出力されるが、この段階では信号ＵＶＬＯ＿Ｂがハイであるため、ＦＥＴ１１２〜１１４に電流は流れない。その後、タイミングｔ１において入力電圧Ｖｉｎが所定のＵＶＬＯ解除電圧（約４Ｖ）に達すると、信号ＵＶＬＯがローからハイに切り替わり、結果、ＦＥＴ１１３及び１１４の夫々に定電流が流れ出す。この段階で信号ＵＶＬＯ＿ＢはローであるためＦＥＴ１１７はオフである。故に、ＦＥＴ１１３を経由する定電流はコンデンサ１２３を充電して電圧ＴＩＭＥ＿ＲＥＦを徐々に増大させてゆく（波形４３２参照）。一方、ＦＥＴ１１４を経由する定電流ｉｃｃは、コンデンサＣａを充電して電圧ＶＬを徐々に増大させてゆく（波形４２２参照）。

電圧ＴＩＭＥ＿ＲＥＦが定電圧ＢＧ以上となったタイミングｔ２において信号ＯＰＥＮ＿ＴＩＭＥがローからハイに切り替わる（波形４３４参照；図１２ではタイミングｔ２以降において波形４３１及び４３２は互いに重なり合っている）。信号ＯＰＥＮ＿ＴＩＭＥがローからハイに切り替わるとＮＯＲ回路１１８を通じてＦＥＴ１１１がオンとなるため、ＦＥＴ１１３を経由した定電流の供給及びＦＥＴ１１４を経由した定電流ｉｃｃの供給は停止する。出力コンデンサ未接続状態においてテスト期間中に電圧ＶＬが定電圧ＢＧを超えるように、テスト期間の時間長及び定電流ｉｃｃの大きさが設定されており、図１２に示す如く、タイミングｔ１より後であってタイミングｔ２よりも前のタイミングにおいて、電圧ＶＬが定電圧ＢＧを超える。このため、タイミングｔ２における信号ＶＬ＿ＣＭＰはローである（波形４３３参照）。ラッチ回路１２１は、タイミングｔ２における信号ＶＬ＿ＣＭＰのレベルをラッチして、ラッチしたレベルを持つ信号ＯＰＥＮ＿ＬＡＴＣＨを出力する。故に、出力コンデンサ未接続状態では、タイミングｔ２以前もタイミングｔ２以後も信号ＯＰＥＮ＿ＬＡＴＣＨがローである。結果、信号ＯＰＥＮ＿ＤＥＴがハイのまま維持され、十分に高い入力電圧Ｖｉｎが供給されていたとしても、出力回路２０による電源動作が起動しない（図８参照）。

上述の説明から理解されるように、第１実施例に係る制御回路３０は、テスト期間中の所定の判定タイミングにおけるテスト電圧ＶＬ（図３参照）と所定の判定電圧とを比較する。判定電圧は所定の正の値を有する。そして、制御回路３０は、判定タイミングにおけるテスト電圧ＶＬが判定電圧よりも小さいとき、出力コンデンサＣｏが接続されていると判定して電源動作の起動を許可し、判定タイミングにおけるテスト電圧ＶＬが判定電圧よりも大きいとき、出力コンデンサＣｏが接続されていないと判定して電源動作の起動を禁止する。テスト期間の終了後において、ローの信号ＯＰＥＮ＿ＤＥＴは起動許可信号を表すと共に出力コンデンサＣｏの接続の判定結果を示し、ハイの信号ＯＰＥＮ＿ＤＥＴは起動禁止信号を表すと共に出力コンデンサＣｏの未接続の判定結果を示す。第１実施例において、上記判定タイミングはテスト期間の終了タイミングｔ２と一致するが、テスト期間の終了タイミングより前に判定タイミングを設けても良い。第１実施例において、定電圧ＢＧが上記判定電圧に相当し、定電流ｉｃｃが上記テスト電流に相当する。

制御回路３０は、テスト期間を設定、計測するタイマ回路と、テスト期間中の電圧ＶＬ（即ちテスト電圧）を検出する電圧検出回路と、を有していると言える。例えば、図１３に示す如く、タイマ回路は、ＦＥＴ１１１〜１１３及び１１５〜１１７、ＮＯＲ回路１１８、比較器１１９並びにコンデンサ１２３を有して形成され、電圧検出回路は、ＦＥＴ１１４、比較器１２０、ラッチ回路１２１及び抵抗１２２を有して形成されている、と考えることができる。

尚、制御回路３０は、電源動作の起動の度に（電源動作の起動を試みる度に）、出力コンデンサＣｏの接続有無を判定し、当該起動の許可又は禁止を行う（後述の他の実施例においても同様）。

＜＜第２実施例＞＞
電源回路１の第２実施例を説明する。第２実施例に係る制御回路３０は、テスト期間中におけるテスト電圧ＶＬの変化率に基づき、電源動作の起動可否を制御する。これによっても、第１実施例と同様の作用及び効果が得られる。

具体的には、第２実施例でも、上記のタイマ回路（図１３参照）及びＦＥＴ１１４を制御回路３０に設けて、テスト期間中に定電流ｉｃｃを、出力端子１２を介して、出力コンデンサＣｏ及び寄生コンデンサＣａに供給する、又は、寄生コンデンサＣａに供給する。制御回路３０は、テスト期間中における電圧ＶＬ（即ちテスト電圧ＶＬ）の変化率を検出し、検出したテスト電圧ＶＬの変化率を所定の判定変化率と比較する。判定変化率は、所定の正の値を有する。例えば、タイミングｔ１及びｔ２におけるテスト電圧ＶＬの電圧値とタイミングｔ１及びｔ２間の時間長から、テスト電圧ＶＬの変化率を検出することができる。

そして、制御回路３０は、テスト電圧ＶＬの変化率が所定の判定変化率よりも小さいとき、出力コンデンサＣｏが接続されていると判定して電源動作の起動を許可し（ローの信号ＯＰＥＮ＿ＤＥＴを出力回路２０に供給し）、テスト電圧ＶＬの変化率が上記判定変化率よりも大きいとき、出力コンデンサＣｏが接続されていないと判定して電源動作の起動を禁止する（ハイの信号ＯＰＥＮ＿ＤＥＴを出力回路２０に供給する）。

＜＜第３実施例＞＞
図１４は、本発明の別の実施形態に係る電源回路１の概略構成図である。当該構成例の電源回路１は、先の図１で示した構成とほぼ同様であるが、出力電圧Ｖｏ（ＶＬ）の供給を受けて動作する内部回路４０がＩＣ１０に集積化されている。例えば、ＩＣ１０が入力電圧ＶｉｎからＮ系統（ただしＮ≧２）の出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮを生成するシステム電源ＩＣである場合、Ｎ系統のＤＣ／ＤＣコンバータが内部回路４０に相当する。

先の第１実施例または第２実施例では、出力回路２０の電源動作を停止させた状態（ＶＬ＝０Ｖ）で出力コンデンサＣｏの接続有無を判定していた。そのため、当該判定処理が完了するまで、内部回路４０への電力供給が開始されないので、内部回路４０の起動が遅れる。しかしながら、電源回路１を搭載するアプリケーションによっては、内部回路４０の起動を優先するものがあり、このような要求に応えるためには、出力回路２０の電源動作を行っている状態で出力コンデンサＣｏの接続有無を判定する必要がある。第３実施例では、上記の判定処理を実現するための具体的な構成及び動作について詳述する。

図１５及び図１６は、それぞれ、第３実施例に係る電源回路１の部分回路図であり、先の図６及び図７に置き換わるものである。一方、図５の部分回路図については、第３実施例に係る電源回路１でもそのまま流用することが可能である。すなわち、図５、図１５、及び、図１６の全体によって、第３実施例に係る電源回路１が構成される。

図１５の部分回路図について、図６からの変更点を説明する。第１の変更点として、ＦＥＴ１１７のゲートには、信号ＵＶＬＯ＿Ｂではなく信号ＥＮが入力されている。第２の変更点として、２入力のＮＯＲ（否定論理和）回路１１８は、信号ＯＰＥＮ＿ＴＩＭＥと信号ＵＶＬＯ＿Ｂとの否定論理和信号ではなく、信号ＯＰＥＮ＿ＴＩＭＥと信号ＥＮとのの否定論理和信号を、ＦＥＴ１１１のゲートに出力する。第３の変更点として、ＦＥＴ１１４のドレイン（出力端子１２）は、比較器１２０の入力端子に直接接続されるのではなく、抵抗１２５を介して比較器１２０の入力端子に接続されている。すなわち、比較器１２０の入力端子には、電圧ＶＬが直接入力されるのではなく、これを抵抗１２５及び１２２で分圧した電圧ＶＬ２が入力されている。第４の変更点として、比較器１２０の入力極性が図６の例とは逆転されている。すなわち、比較器１２０の非反転入力端子に電圧ＶＬ２が入力されており、比較器１２０の反転入力端子に定電圧ＢＧが入力されている。従って、信号ＶＬ＿ＣＭＰは、電圧ＶＬ２が定電圧ＢＧよりも高いときにハイレベルとなり、電圧ＶＬ２が定電圧ＢＧよりも低いときにローレベルとなる。

次に、図１６の部分回路図について、図７からの変更点を説明する。第１の変更点として、図７の２入力のＮＡＮＤ（否定論理積）回路１２４に代えて、信号ＯＰＥＮ＿ＬＡＴＣＨの入力を受けて信号ＯＰＥＮ＿ＤＥＴを出力するバッファ１２６が設けられている。すなわち、信号ＯＰＥＮ＿ＤＥＴの論理レベルは、信号ＯＰＥＮ＿ＬＡＴＣＨの論理レベルと一致する。なお、先と同様、ハイの信号ＯＰＥＮ＿ＤＥＴは起動禁止信号に相当し、ローの信号ＯＰＥＮ＿ＤＥＴは起動許可信号に相当する。第２の変更点として、定電圧ＢＧから分圧定電圧ＢＧ２を生成し、これを出力回路２０に出力する分圧回路１２７が追加されている。出力回路２０は、分圧定電圧ＢＧ２を元に基準電圧Ｖｒｅｆを生成することができる、或いは、分圧定電圧ＢＧ２を基準電圧Ｖｒｅｆとして用いることができる。

分圧回路１２７は、抵抗１２７ａ〜１２７ｃとＮチャネル型のＭＯＳＦＥＴ１２７ｄを含む。抵抗１２７ａの第１端は、定電圧ＢＧの印加端に接続されている。抵抗１２７ａの第２端と抵抗１２７ｂの第１端は、いずれも分圧定電圧ＢＧ２の出力端として、出力回路２０に接続されている。抵抗１２７ｂの第２端は、抵抗１２７ｃの第１端に接続されている。抵抗１２７ｃの第２端は、接地端に接続されている。ＦＥＴ１２７ｄのドレインは、抵抗１２７ｃの第１端に接続されている。ＦＥＴ１２７ｄのソースは、抵抗１２７ｃの第２端（接地端）に接続されている。ＦＥＴ１２７ｄのゲートは、信号ＥＮの印加端に接続されている。

上記構成から成る分圧回路１２７において、信号ＥＮがハイレベルであるときには、ＦＥＴ１２７ｄがオンとなり、抵抗１２７ｃの両端間がショートされる。その結果、分圧回路１２７の分圧比が低くなるので、分圧定電圧ＢＧ２が引き下げられる。このような状態は、電圧ＶＬ（Ｖｏ）の目標値を第１目標値（例えば５Ｖ）よりも低い第２目標値（例えば４．５Ｖ）に設定した状態に相当する。一方、信号ＥＮがローレベルであるときには、ＦＥＴ１２７ｄがオフとなり、抵抗１２７ｃが分圧回路１２７の回路要素として組み込まれる。その結果、分圧回路１２７の分圧比が高くなるので、分圧定電圧ＢＧ２が引き上げられる。このような状態は、電圧ＶＬ（Ｖｏ）の目標値を第１目標値（例えば５Ｖ）に設定した状態に相当する。

図５の電圧生成回路１０１が定電圧ＢＧを出力し且つ定電流ｉｕを出力しているとき、定電流ｉｕは図１５のＦＥＴ１１５のドレイン電流として流れる。ＦＥＴ１１５及び１１６は、互いに同一の特性を有して、ＦＥＴ１１５を電流の入力側とするカレントミラー回路を形成している。故に、ＦＥＴ１１５に定電流ｉｕが流れているとき、定電流ｉｕと同じ電流値を持つドレイン電流がＦＥＴ１１６にも流れる。信号ＯＰＥＮ＿ＴＩＭＥ及びＥＮの少なくとも一方がハイであるときには、ＦＥＴ１１１がオンとなるため、ＦＥＴ１１６のドレイン電流はＦＥＴ１１１を経由して流れ、ＦＥＴ１１２には電流が流れない。

一方、信号ＯＰＥＮ＿ＴＩＭＥ及びＥＮの双方がローであるとき、ＦＥＴ１１１がオフとなって、ＦＥＴ１１６のドレイン電流（即ち定電流）は、ＦＥＴ１１２を経由して流れる。ＦＥＴ１１２〜１１４は、互いに同一の特性を有して、ＦＥＴ１１２を電流の入力側とするカレントミラー回路を形成している。故に、ＦＥＴ１１２に定電流が流れると、ＦＥＴ１１２に流れる電流に応じた定電流がＦＥＴ１１３及び１１４の夫々にも流れる。ＦＥＴ１１７がオフ（ＥＮ＝Ｌ）であるとき、ＦＥＴ１１３を経由する定電流はコンデンサ１２３を充電する。ＦＥＴ１１４を経由する定電流ｉｃｃは、寄生コンデンサＣａ及び出力コンデンサＣｏを充電する、又は、寄生コンデンサＣａを充電する。上述のテスト期間は定電流ｉｃｃが流れる期間に相当する。

図１７及び図１８を参照し、出力コンデンサ接続状態におけるテスト期間（ｔ１１〜ｔ１２）周辺の各信号状態を説明する。図１７において、波形５０１〜５０４は、夫々、出力コンデンサ接続状態における、入力電圧Ｖｉｎの波形、電圧ＶＬの波形、信号ＥＮの波形、及び、信号ＯＰＥＮ＿ＬＡＴＣＨ（＝ＯＰＥＮ＿ＤＥＴ）の波形である。なお、図１７及び図１８の例では、入力電圧Ｖｉｎが０Ｖから７Ｖまで上昇して安定することを想定している。

また、信号ＥＮがハイレベルであるとき（図１６のＦＥＴ１２７ｄがオンであるとき）には、電圧ＶＬ（Ｖｏ）の目標値が４．５Ｖ（内部回路４０の動作下限電圧以上であれば可）に設定される一方、信号ＥＮがローレベルであるとき（図１６のＦＥＴ１２７ｄがオフであるとき）には、電圧ＶＬ（Ｖｏ）の目標値が５Ｖ（本来の目標値）に設定されるものとする。

また、図１６の抵抗１２５及び１２２の抵抗比については、電圧ＶＬ（Ｖｏ）が所定の判定電圧（例えば４．７５Ｖ）よりも高くなったときに、電圧ＶＬ２が定電圧ＢＧ（例えば、１．１７Ｖ）を上回るように設定されている。

図１８には、テスト期間中及びテスト期間周辺の波形５０１、５０２及び５０４の拡大図が示されている。また、図１８において、波形５１１〜５１４は、夫々、出力コンデンサ接続状態におけるテスト期間中及びテスト期間周辺の、電圧又は信号ＢＧ、ＴＩＭＥ＿ＲＥＦ、ＶＬ＿ＣＭＰ、及び、ＯＰＥＮ＿ＴＩＭＥの波形である。

電圧ＴＩＭＥ＿ＲＥＦ及びＶＬが共に０Ｖである状態を起点にして入力電圧Ｖｉｎが０Ｖから上昇すると、まず、定電圧ＢＧ及び定電流ｉｕの生成及び出力が開始されるが、この段階（タイミングｔ１１以前）では、信号ＥＮがハイレベルとされており、ＦＥＴ１１１がオンしているので、ＦＥＴ１１２〜１１４に電流は流れない。また、タイミングｔ１１以前には、ＦＥＴ１１７がオンしており、電圧ＴＩＭＥ＿ＲＥＦが０Ｖ（＜ＢＧ）となっているので、信号ＯＰＥＮ＿ＴＩＭＥはローレベルとなっている。また、タイミングｔ１１以前には、電圧ＶＬ２が定電圧ＢＧよりも低く、信号ＶＬ＿ＣＭＰがローレベルとなっており、延いては、信号ＯＰＥＮ＿ＬＡＴＣＨ（＝ＯＰＥＮ＿ＤＥＴ）がローレベルとなっているので、出力回路２０の電源動作が許可された状態となっている。従って、入力電圧Ｖｉｎの上昇に伴って電圧ＶＬも上昇していき、信号ＥＮがハイレベルであるときの目標値（４．５Ｖ）に維持される。

その後、タイミングｔ１１において、信号ＥＮがローレベルに立ち下げられると、ＦＥＴ１１１がオフされるので、ＦＥＴ１１２〜１１４の夫々に定電流が流れ出す。また、信号ＥＮがローレベルに立ち下げられると、ＦＥＴ１１７がオフされるので、ＦＥＴ１１３を経由する定電流はコンデンサ１２３を充電して電圧ＴＩＭＥ＿ＲＥＦを徐々に増大させてゆく（波形５１２参照）。一方、ＦＥＴ１１４を経由する定電流ｉｃｃは、コンデンサＣａ及びＣｏを充電して電圧ＶＬを徐々に増大させてゆく。但し、コンデンサＣｏの静電容量は十分に大きいため、定電流ｉｃｃを流しても電圧ＶＬは殆ど上昇せず、これを分圧した電圧ＶＬ２も定電圧ＢＧを下回った状態のままとなる。

なお、信号ＥＮがローレベルに立ち下げられると、ＦＥＴ１２７ｄがオフされるので、電圧ＶＬ（Ｖｏ）の目標値が４．５Ｖから本来の５Ｖに引き上げられる。ただし、出力回路２０の応答速度はさほど高くないので、テスト期間（ｔ１１〜ｔ１２）を十分に短く設定しておけば、電圧ＶＬ（Ｖｏ）の目標値を引き上げたとしてもテスト期間内に電圧ＶＬ２が定電圧ＢＧを上回ることはない。すなわち、テスト期間における電圧ＶＬ（Ｖｏ）の上昇要因としては、テスト電流（ｉｃｃ）が支配的であると言える。

そして、電圧ＴＩＭＥ＿ＲＥＦが定電圧ＢＧ以上となったタイミングｔ１２において、信号ＯＰＥＮ＿ＴＩＭＥがローからハイに切り替わる（波形５１４参照；図１８ではタイミングｔ１２以降において波形５１１及び５１２は互いに重なり合っている）。信号ＯＰＥＮ＿ＴＩＭＥがローからハイに切り替わるとＮＯＲ回路１１８を通じてＦＥＴ１１１がオンとなるため、ＦＥＴ１１３を経由した定電流の供給及びＦＥＴ１１４を経由した定電流ｉｃｃの供給は停止する。出力コンデンサ接続状態においては、テスト期間中の定電流ｉｃｃの総量に対して出力コンデンサＣｏの静電容量が十分に大きいため、タイミングｔ１２における電圧ＶＬ２は定電圧ＢＧよりも低い。このため、タイミングｔ１２における信号ＶＬ＿ＣＭＰはローのままである（波形５１３参照）。ラッチ回路１２１は、タイミングｔ１２における信号ＶＬ＿ＣＭＰのレベルをラッチして、ラッチしたレベルを持つ信号ＯＰＥＮ＿ＬＡＴＣＨを出力する。故に、出力コンデンサ接続状態では、タイミングｔ１２において信号ＯＰＥＮ＿ＬＡＴＣＨがローのままとなる。結果、信号ＯＰＥＮ＿ＤＥＴもローのままとなるので、出力回路２０による電源動作が継続される。

次に、図１９及び図２０を参照し、出力コンデンサ未接続状態におけるテスト期間（ｔ１１〜ｔ１２）周辺の各信号状態を説明する。図１９において、波形５２１〜５２４は、夫々、出力コンデンサ未接続状態における、入力電圧Ｖｉｎの波形、電圧ＶＬの波形、信号ＥＮの波形、及び、信号ＯＰＥＮ＿ＬＡＴＣＨ（＝ＯＰＥＮ＿ＤＥＴ）の波形である。なお、図１９及び図２０の例でも、入力電圧Ｖｉｎが０Ｖから７Ｖまで上昇して安定することを想定している。

図２０には、テスト期間中及びテスト期間周辺の波形５２１、５２２及び５２４の拡大図が示されている。また、図２０において、波形５３１〜５３４は、夫々、出力コンデンサ未接続状態におけるテスト期間中及びテスト期間周辺の、電圧又は信号ＢＧ、ＴＩＭＥ＿ＲＥＦ、ＶＬ＿ＣＭＰ、及び、ＯＰＥＮ＿ＴＩＭＥの波形である。

タイミングｔ１１以前については、電圧ＶＬの立上がりがやや急峻なこと以外、先の図１７（出力コンデンサ接続時）と同様の挙動を示すので、重複した説明を割愛する。

その後、タイミングｔ１１において、信号ＥＮがローレベルに立ち下げられると、ＦＥＴ１１１がオフされるので、ＦＥＴ１１２〜１１４の夫々に定電流が流れ出す。また、信号ＥＮがローレベルに立ち下げられると、ＦＥＴ１１７がオフされるので、ＦＥＴ１１３を経由する定電流はコンデンサ１２３を充電して電圧ＴＩＭＥ＿ＲＥＦを徐々に増大させてゆく（波形５３２参照）。一方、ＦＥＴ１１４を経由する定電流ｉｃｃは、コンデンサＣａを充電して電圧ＶＬを増大させる。このとき、出力端子１２にはコンデンサＣｏが接続されていないので、定電流ｉｃｃを流すことにより電圧ＶＬが入力電圧Ｖｉｎ付近まで大きく跳ね上がる。

そして、電圧ＴＩＭＥ＿ＲＥＦが定電圧ＢＧ以上となったタイミングｔ１２において、信号ＯＰＥＮ＿ＴＩＭＥがローからハイに切り替わる（波形５３４参照；図２０ではタイミングｔ１２以降において波形５３１及び５３２は互いに重なり合っている）。信号ＯＰＥＮ＿ＴＩＭＥがローからハイに切り替わるとＮＯＲ回路１１８を通じてＦＥＴ１１１がオンとなるため、ＦＥＴ１１３を経由した定電流の供給及びＦＥＴ１１４を経由した定電流ｉｃｃの供給は停止する。出力コンデンサ未接続状態においてテスト期間中に電圧ＶＬ２が定電圧ＢＧを超えるように、テスト期間の時間長及び定電流ｉｃｃの大きさが設定されており、図２０に示す如く、タイミングｔ１１より後であってタイミングｔ１２よりも前のタイミングにおいて、電圧ＶＬ２が定電圧ＢＧを超える。このため、タイミングｔ１２における信号ＶＬ＿ＣＭＰはハイである（波形５３３参照）。ラッチ回路１２１は、タイミングｔ１２における信号ＶＬ＿ＣＭＰのレベルをラッチして、ラッチしたレベルを持つ信号ＯＰＥＮ＿ＬＡＴＣＨを出力する。故に、出力コンデンサ未接続状態では、タイミングｔ１２において信号ＯＰＥＮ＿ＬＡＴＣＨがローからハイに立ち上がる。その結果、信号ＯＰＥＮ＿ＤＥＴもローからハイに立ち上がるので、十分に高い入力電圧Ｖｉｎが供給されていたとしても、出力回路２０による電源動作が禁止される。

上記したように、第３実施例に係る制御回路３０は、出力回路２０の電源動作を起動した後に出力コンデンサＣｏの接続有無を判定し、その判定結果に基づいて出力回路２０の電源動作を継続するか否かを制御する。このように、出力回路２０の電源動作を行っている状態で出力コンデンサＣｏの接続有無を判定する構成であれば、電圧ＶＬ（Ｖｏ）の供給を受けて動作する内部回路４０の起動を優先することが可能となる。

また、第３実施例に係る制御回路３０は、電源動作の起動時に出力電圧ＶＬ（Ｖｏ）の目標値を第１目標値（例えば５Ｖ）よりも低い第２目標値（例えば４．５Ｖ）に設定しておき、テスト期間の開始時に出力電圧ＶＬ（Ｖｏ）の目標値を第２目標値から第１目標値に切り替える。このような構成とすることにより、出力端子１２に出力コンデンサＶｏが正しく接続されていれば、テスト電流ｉｃｃを流し込んでも電圧ＶＬ（Ｖｏ）が本来の第１目標値を超えることはないので、負荷ＬＤに過大な電圧を印加せずに済む。

なお、出力電圧ＶＬ（Ｖｏ）の目標値を切り替えるタイミングについては、テスト期間の開始時（ＥＮ＝Ｌ時）に限らず、テスト期間の完了時（ＯＰＥＮ＿ＴＩＭＥ＝Ｈ時）としてもよい。このようなシーケンスを実現する場合には、トランジスタ１１７のゲートに信号ＯＰＥＮ＿ＴＩＭＥの論理反転信号を入力すればよい。

また、第３実施例では、入力電圧Ｖｉｎが７Ｖで安定した直後に信号ＥＮをローレベルに立ち下げてテスト期間を開始しているが、テスト期間の開始タイミングはこれに限定されるものではない。なお、出力コンデンサＣｏの接続判定に際しては、電圧ＶＬ２と定電圧ＢＧとの比較判定が行われているが、これは、電圧ＶＬ（Ｖｏ）と所定の判定電圧（例えば４．７５Ｖ）との比較判定を行っていることに他ならない。これを鑑みると、入力電圧Ｖｉｎが上記の判定電圧を上回って以後であれば、基本的にいかなるタイミングでテスト期間を開始しても構わない。

また、第３実施例では、先の第１実施例に倣い、テスト期間中の所定の判定タイミングにおけるテスト電圧ＶＬと所定の判定電圧とを比較することで、電源動作の可否を制御する構成としたが、出力コンデンサＣｏの接続判定手法についてはこれに限定されるものではなく、先の第２実施例に倣い、テスト期間中におけるテスト電圧ＶＬの変化率に基づきいて電源動作の起動可否を制御する構成としても構わない。

＜＜第４実施例＞＞
電源回路１を任意の電子機器に搭載することができる。この場合、当該電子機器内の電気部品の全部又は一部を出力電圧Ｖｏにて駆動させると良い。電子機器は、任意の情報の取得、再生又は加工等を行うことのできる任意の機器であり、例えば、表示パネル、磁気ディスク装置（磁気ディスク記憶装置）、光ディスク装置（例えば、ＤＶＤ（Digital Versatile Disc）又はＢＤ（Blu-ray（登録商標） Disc）を用いたデータ記憶／再生装置）、パーソナルコンピュータ、携帯電話機、情報端末、電子書籍リーダ、電子辞書、デジタルカメラ、ゲーム機器又はナビゲーション装置である。表示パネルは、例えば、液晶ディスプレイパネル、有機ＥＬ（Organic Electro-Luminescence）ディスプレイパネル、プラズマディスプレイパネルである。

電源回路１を搭載した電子機器が、表示パネルそのもの又は表示パネルを含んだ電子機器である場合、電源回路１の出力電圧Ｖｏを表示パネルの駆動用電圧に用いることができる。電源回路１が搭載され且つ表示パネルを含んだ電子機器は、例えば、図２１に示すようなテレビ装置（液晶テレビ装置等）、図２２に示すようなタブレット端末、ノート型パーソナルコンピュータ、スマートフォンである。

＜＜変形等＞＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈１〜注釈６を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。

［注釈１］
図２、図５〜図７、ないしは、図１５及び図１６に示した具体的な回路構成は様々に変形可能である。例えば、図２を参照して、リニアレギュレータを形成する出力回路２０の内部回路を例示したが、本発明に係る電源回路がリニアレギュレータに分類される限り、出力回路２０の内部回路は様々に変更可能である。

［注釈２］
Ｎチャンネル型のＦＥＴがＰチャンネル型のＦＥＴに置き換わるように、又は、Ｐチャンネル型のＦＥＴがＮチャンネル型のＦＥＴに置き換わるように、適宜、上述の各回路を変更することが可能である。

［注釈３］
上述の各回路におけるＭＯＳＦＥＴを、接合型電界効果トランジスタ（ＪＦＥＴ）又はバイポーラトランジスタに置き換えても良い。ＭＯＳＦＥＴの代わりにバイポーラトランジスタを利用する場合、上述の各説明におけるゲート（制御端子）、ドレイン、ソースを、夫々、ベース（制御端子）、コレクタ、エミッタに読み替えれば良い。

［注釈４］
入力電圧Ｖｉｎ及び出力電圧Ｖｏが負の電圧となるように、電源回路１の構成を変更しても良い。入力電圧Ｖｉｎ及び出力電圧Ｖｏが正の電圧である場合も、入力電圧Ｖｉｎ及び出力電圧Ｖｏが負の電圧である場合も、テスト電圧ＶＬは判定電圧よりも小さい、大きいとは、夫々、テスト電圧ＶＬの絶対値が判定電圧の絶対値よりも小さい、大きいことを意味し、テスト電圧ＶＬの変化率が判定変化率よりも小さい、大きいとは、夫々、テスト電圧ＶＬの変化率の絶対値が判定変化率の絶対値よりも小さい、大きいことを意味する。

尚、第１実施例ないし第３実施例において上記判定タイミングにおけるテスト電圧ＶＬが所定の判定電圧と一致する場合、又は、第２実施例においてテスト電圧ＶＬの変化率が所定の判定変化率と一致する場合、制御回路３０は、出力コンデンサＣｏが接続されていると判定して電源動作を許可しても良いし、出力コンデンサＣｏが接続されていないと判定して電源動作を禁止しても良い。

［注釈５］
本発明に係る電源回路は、スイッチングレギュレータとして形成されていても良い。スイッチングレギュレータにおける電源動作では、入力端子１１又は出力端子１２に接続される出力トランジスタがスイッチングされる（オン及びオフが交互に切り替えられる）ことで、出力電圧Ｖｏが得られる。

［注釈６］
例えば、以下のように考えることができる。ＩＣ１０は、上述の電源回路１を形成するための集積回路を含んだ半導体装置である。第４実施例で述べた電子機器は当該半導体装置を備えている。ＩＣ１０の中に、上述の電源回路１を形成する回路以外の回路（例えば、他の電源回路用の回路）が更に含まれていても構わない。

１ 電源回路
１０ 電源用ＩＣ
１１ 入力端子
１２ 出力端子
２０ 出力回路
３０ 制御回路
４０ 内部回路
Ｃａ 寄生コンデンサ
Ｃｏ 出力コンデンサ

Claims (15)

1. 入力電圧に基づく電源動作によって出力電圧を生成する出力回路と、
   前記電源動作の起動後、前記出力電圧が加わる出力端子と、
   前記出力端子及び基準電位ライン間に所定のテスト電流を流すテスト期間を設けて前記テスト期間中における前記出力端子の電圧をテスト電圧として検出し、前記テスト電圧に基づき前記電源動作の可否を制御する制御回路と、を備えた
   ことを特徴とする電源回路。
2. 前記制御回路は、前記テスト期間中の所定の判定タイミングにおける前記テスト電圧と所定の判定電圧とを比較することで、前記電源動作の可否を制御する
   ことを特徴とする請求項１に記載の電源回路。
3. 前記制御回路は、前記判定タイミングにおける前記テスト電圧が前記判定電圧よりも小さいとき、前記電源動作を許可し、前記判定タイミングにおける前記テスト電圧が前記判定電圧よりも大きいとき、前記電源動作を禁止する
   ことを特徴とする請求項２に記載の電源回路。
4. 前記制御回路は、前記テスト期間中における前記テスト電圧の変化率に基づき、前記電源動作の可否を制御する
   ことを特徴とする請求項１に記載の電源回路。
5. 前記制御回路は、前記変化率が所定の判定変化率よりも小さいとき、前記電源動作を許可し、前記変化率が所定の判定変化率よりも大きいとき、前記電源動作を禁止する
   ことを特徴とする請求項４に記載の電源回路。
6. 前記制御回路は、前記テスト期間中において所定の定電流を前記テスト電流として前記出力端子及び基準電位ライン間に流す
   ことを特徴とする請求項１〜５の何れかに記載の電源回路。
7. 前記制御回路は、前記テスト電圧に基づき、前記出力端子に所定の静電容量以上の出力コンデンサが接続されているか否かを判定し、当該判定の結果に基づき前記電源動作の可否を制御する
   ことを特徴とする請求項１〜６の何れかに記載の電源回路。
8. 前記制御回路は、前記電源動作の起動のたびに、前記出力コンデンサの接続有無を判定する
   ことを特徴とする請求項７に記載の電源回路。
9. 前記制御回路は、前記電源動作の起動前に前記出力コンデンサの接続有無を判定し、その判定結果に基づいて前記電源動作を起動するか否かを制御する
   ことを特徴とする請求項７に記載の電源回路。
10. 前記制御回路は、前記電源動作の起動後に前記出力コンデンサの接続有無を判定し、その判定結果に基づいて前記電源動作を継続するか否かを制御する
    ことを特徴とする請求項７に記載の電源回路。
11. 前記制御回路は、前記電源動作の起動時に前記出力電圧の目標値を第１目標値よりも低い第２目標値に設定しておき、前記テスト期間の開始時または完了時に前記出力電圧の目標値を前記第２目標値から前記第１目標値に切り替える
    ことを特徴とする請求項１０に記載の電源回路。
12. 前記出力電圧の供給を受けて動作する内部回路をさらに有する
    ことを特徴とする請求項１０または請求項１１に記載の電源回路。
13. リニアレギュレータとして形成されたことを
    ことを特徴とする請求項１〜１２の何れかに記載の電源回路。
14. 請求項１〜１３の何れかに記載の電源回路を形成するための集積回路を含む
    ことを特徴とする半導体装置。
15. 請求項１４に記載の半導体装置を備えた
    ことを特徴とする電子機器。

Images