JP2014211673A5 - - Google Patents

Description

上記課題を解決するため、本発明のマイクロコンピュータは、命令コードを格納したプログラム記憶装置と、該プログラム記憶装置から前記命令コードを読み出して実行するマイクロプロセッサとを備えたマイクロコンピュータであって、前記プログラム記憶装置は、前記命令コードを記憶する複数の記憶手段と、前記複数の記憶手段の出力データの各々を入力し、入力した前記複数の記憶手段の出力データの何れか一つを選択して出力する出力手段と、前記マイクロプロセッサから送られるアドレスデータを入力し、該アドレスデータに基づき前記複数の記憶手段の何れか一つを選択する選択手段と、前記複数の記憶手段のうち前記選択手段により選択された記憶手段を活性化する活性化手段と、前記出力手段が、前記複数の記憶手段のうち前記活性化手段により活性化された記憶手段の出力データを出力するように制御する制御手段と、を備えたことを特徴とする。

上記課題を解決するため、本発明の記憶装置は、データを記憶する複数の記憶手段と、前記複数の記憶手段の出力データの各々を入力し、入力した前記複数の記憶手段の出力データの何れか一つを選択して出力する出力手段と、アドレスデータを入力し、該アドレスデータに基づき前記複数の記憶手段の何れか一つを選択する選択手段と、前記複数の記憶手段のうち前記選択手段により選択された記憶手段を活性化する活性化手段と、前記出力手段が、前記複数の記憶手段のうち前記活性化手段により活性化された記憶手段の出力データを出力するように制御する制御手段と、を備えたことを特徴とする。

Claims (10)

1. 命令コードを格納したプログラム記憶装置と、該プログラム記憶装置から前記命令コードを読み出して実行するマイクロプロセッサとを備えたマイクロコンピュータであって、
   前記プログラム記憶装置は、前記命令コードを記憶する複数の記憶手段と、
   前記複数の記憶手段の出力データの各々を入力し、入力した前記複数の記憶手段の出力データの何れか一つを選択して出力する出力手段と、
   前記マイクロプロセッサから送られるアドレスデータを入力し、該アドレスデータに基づき前記複数の記憶手段の何れか一つを選択する選択手段と、
   前記複数の記憶手段のうち前記選択手段により選択された記憶手段を活性化する活性化手段と、
   前記出力手段が、前記複数の記憶手段のうち前記活性化手段により活性化された記憶手段の出力データを出力するように制御する制御手段と、
   を備えたことを特徴とするマイクロコンピュータ。
2. 前記複数の記憶手段は、それぞれ同一容量の記憶手段であることを特徴とする請求項１記載のマイクロコンピュータ。
3. 前記複数の記憶手段は、複数の異なる容量の記憶手段で構成されていることを特徴とする請求項１記載のマイクロコンピュータ。
4. 前記複数の記憶手段は、少なくとも一つの第１の記憶容量の記憶手段と、少なくとも一つの前記第１の記憶容量より大きい第２の記憶容量の記憶手段で構成されていることを特徴とする請求項１記載のマイクロコンピュータ。
5. 前記第１の記憶容量の記憶手段には使用頻度が高い命令コードを格納し、前記第２の記憶容量の記憶手段には使用頻度が低い命令コードを格納することを特徴とする請求項４記載のマイクロコンピュータ。
6. 前記複数の記憶手段はＳＲＡＭであることを特徴とする請求項１乃至５に記載のマイクロコンピュータ。
7. 前記プログラム記憶装置と前記マイクロプロセッサを、一つの半導体に集積したことを特徴とする請求項１記載のマイクロコンピュータ。
8. データを記憶する複数の記憶手段と、
   前記複数の記憶手段の出力データの各々を入力し、入力した前記複数の記憶手段の出力データの何れか一つを選択して出力する出力手段と、
   アドレスデータを入力し、該アドレスデータに基づき前記複数の記憶手段の何れか一つを選択する選択手段と、
   前記複数の記憶手段のうち前記選択手段により選択された記憶手段を活性化する活性化手段と、
   前記出力手段が、前記複数の記憶手段のうち前記活性化手段により活性化された記憶手段の出力データを出力するように制御する制御手段と、
   を備えたことを特徴とする記憶装置。
9. 前記複数の記憶手段はＳＲＡＭであることを特徴とする請求項８に記載の記憶装置。
10. 前記複数の記憶手段と、前記出力手段と、前記選択手段と、前記活性化手段と、前記制御手段を、一つの半導体に集積したことを特徴とする請求項８記載の記憶装置。