CN104111802A - 微型计算机及存储装置 - Google Patents

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Abstract

本发明提供一种微型计算机及存储装置。该微型计算机，具备：保存指令代码的程序存储装置、和从该程序存储装置读出所述指令代码来执行的微型处理器，所述程序存储装置具备：多个存储单元，该多个存储单元存储所述指令代码；输出单元，其分别输入所述多个存储单元的输出数据，选择所输入的所述多个存储单元的输出数据中的任一个来进行输出；选择单元，其输入从所述微型处理器发送的地址数据，基于该地址数据选择所述多个存储单元中的任一个；激活单元，其激活所述多个存储单元之中被所述选择单元选择出的存储单元；和控制单元，其进行控制，使得所述输出单元输出所述多个存储单元之中被所述激活单元激活的存储单元的输出数据。

Description

微型计算机及存储装置
本申请主张以2013年4月17日申请的日本专利申请第2013-086327号作为基础申请的优先权，本申请援引该基础申请的全部内容。
技术领域
本发明涉及微型计算机及存储装置。
背景技术
一般的微型计算机，微型处理器从保存了被称为程序的指令代码的程序存储器中读出该指令代码后执行该指令代码(例如JP特开平5-265754号公报)。
图1是表示一般的微型计算机100的功能电路结构的框图。在图1中，执行处理的微型处理器10与存储了指令代码的程序存储器20及数据存储器30连接。
近几年的微型计算机伴随着搭载该微型计算机的设备的高功能化、高性能化，程序的指令代码量正在增加，保存指令代码的程序存储器的容量也在增加。因此，存在每次从程序存储器读出应执行的指令代码的指令提取动作的电力消耗变大的问题。
发明内容
本发明鉴于上述情况而完成，其目的在于提供一种能够抑制执行指令代码时的耗电的微型计算机以及存储装置。
本发明的第1方式是一种微型计算机，其具备：保存指令代码的程序存储装置、和从该程序存储装置读出所述指令代码来执行的微型处理器，所述程序存储装置具备：多个存储单元，该多个存储单元存储所述指令代码；输出单元，其分别输入所述多个存储单元的输出数据，选择所输入的所述多个存储单元的输出数据中的任一个来进行输出；选择单元，其输入从所述微型处理器发送的地址数据，基于该地址数据选择所述多个存储单元中的任一个；激活单元，其激活所述多个存储单元之中被所述选择单元选择出的存储单元；和控制单元，其进行控制，使得所述输出单元输出所述多个存储单元之中被所述激活单元激活的存储单元的输出数据。
本发明的第2方式是一种微型计算机，具备：多个存储单元，该多个存储单元存储数据；输出单元，其分别输入所述多个存储单元的输出数据，选择所输入的所述多个存储单元的输出数据中的任一个来进行输出；选择单元，其输入地址数据，基于该地址数据选择所述多个存储单元中的任一个；激活单元，其激活所述多个存储单元之中被所述选择单元选择的存储单元；控制单元，其进行控制，使得所述输出单元输出所述多个存储单元中被所述激活单元激活的存储单元的输出数据。
附图说明
图1是表示一般的微型计算机的功能电路结构的框图。
图2是表示由1个大规模SRAM构成了程序存储器的一般的微型计算机的功能电路结构的框图。
图3是表示由本发明的第1实施方式涉及的10个小规模的SRAM构成了程序存储器的微型计算机的功能电路结构的框图。
图4是表示实施方式1涉及的地址解码器的输入输出信号的框图。
图5是表示实施方式1涉及的SRAM的输入输出信号的框图。
图6是表示实施方式1涉及的选择器的输入输出信号的框图。
图7是实施方式1涉及的微型计算机的各信号的时序图。
图8是表示SRAM构成差异带来的耗电差异的图表。
图9是表示由本发明的第2实施方式涉及的6个小规模的SRAM和1个中等规模的SRAM构成了程序存储器的微型计算机的功能电路结构的框图。
图10是表示SRAM构成差异带来的电路面积与耗电的差异的图表。
具体实施方式
(第1实施方式)
以下，参照附图说明本发明的第1实施方式的微型处理器。另外，在以下的说明以及图2～图7中，对于与本发明的动作无关的信号以及数据存储器将省略说明及图示。
图2是表示由1个大规模的SRAM构成了程序存储器的一般的微型计算机100的功能电路结构的框图。在图2中，程序存储器20由保存16bit×1280字的指令代码的1个SRAM(PM00)21构成。在该构成中，如以上说明，微型处理器10经由地址总线指定地址，从而经由数据总线读出保存在SRAM(PM00)21的相应地址内的指令代码。
图3是本发明的第1实施方式中的微型计算机100的框图。在图3中，程序存储器40的容量与图2的程序存储器20的整体容量相同，是16bit×1280字，但是分割成了10个小规模的SRAM，由16bit×128字的小规模SRAM(PM0～PM9)41a～41j构成。
在图3中，地址解码器42经由地址总线输入微型处理器10指定的地址rd_addr[10：0](B)，对所输入的地址rd_addr[10：0](B)的上位4bit进行解码后决定访问10个SRAM(PM0～PM9)41a～41j中的哪个SRAM。
此外，选择器43选择要访问的SRAM的输出数据，经由数据总线向微型处理器10输出在所访问的SRAM中保存着的指令代码rd_data[15：0](Y)。
图4是表示地址解码器42的输入输出信号的框图。在图4中，rd_addr[10：0](B)是微型处理器10指定的11bit的地址。ceb0～ceb9(D、F、H、J、L、N、P、R、T、V)是决定激活10个SRAM(PM0～PM9)41a～41j中的哪个SRAM的芯片激活信号。以所输入的11bit的地址rd_addr[10：0](B)的下位7bit，分别向10个SRAM(PM0～PM9)41a～41j输出dec_addr[6：0](C)。sel[3：0](X)是指定使选择器43选择被激活的SRAM的输出信号的选择信号。
图5是表示10个SRAM(PM0～PM9)41a～41j各自的输入输出信号的框图。图5中，在地址解码器42中，dec_addr[6：0](C)取出微型处理器10指定的11bit的地址rd_addr[10：0](B)的下位7bit。cebx(D、F、H、J、L、N、P、R、T、V)是芯片激活信号，在Low电平的信号下该SRAM被激活。rd_datax[15：0](E、G、I、K、M、O、Q、S、U、W)是由dec_addr[6：0](C)指定的地址所保存的指令代码。
图6是表示选择器43的输入输出信号的框图。在图6中，rd_data0[15：0]～rd_data9[15：0](E、G、I、K、M、O、Q、S、U、W)是分别从10个SRAM(PM0～PM9)41a～41j输出的指令代码。sel[3：0](X)是选择所选出的SRAM的输出信号的选择信号。rd_data[15：0](Y)是10个SRAM(PM0～PM9)41a～41j内的任一个所输出的指令代码，是在rd_data0[15：0]～rd_data9[15：0](E、G、I、K、M、O、Q、S、U、W)内由sel[3：0](X)选择出的指令代码。
以下，详细说明程序存储器40的动作。
现在若从微型处理器10经由地址总线向地址解码器42输入11bit的地址rd_addr[10：0](B)，则地址解码器42将11bit的地址分割为上位4bit和下位7bit。上位4bit是决定访问10个SRAM(PM0～PM9)41a～41j中的哪个SRAM的比特，若为0，则将芯片激活信号ceb0(D)设为Low电平以使SRAM(PM0)41a成为激活状态，同时将ceb0(D)以外的信号设为High电平并将SRAM(PM0)41a以外的存储器设为不激活(disable)状态。此外，将sel[3：0](X)设为0，以使选择器43选择来自SRAM(PM0)41a的输出信号。
以下，在上位4bit为1的情况下，将芯片激活信号ceb1(F)设为Low电平，将sel[3：0](X)设为1，在上位4bit为2的情况下，将芯片激活信号ceb2(H)设为Low电平，将sel[3：0](X)设为2，…，在上位4bit为9的情况下，将芯片激活信号ceb9(V)设为Low电平，将sel[3：0](X)设为9。
此外，地址解码器42提取11bit的地址rd_addr[10：0](B)的下位7bit，作为指定10个SRAM(PM0～PM9)41a～41j各自的地址的地址数据dec_addr[6：0](C)而分别输出给10个SRAM(PM0～PM9)41a～41j。
10个SRAM(PM0～PM9)41a～41j内，芯片激活信号cebx(D、F、H、J、L、N、P、R、T、V)为Low电平的SRAM成为激活状态，向选择器43输出在地址数据dec_addr[6：0](C)所指的地址中保存的指令代码rd_datax[15：0](E、G、I、K、M、O、Q、S、U、W)。
向选择器43输入10个SRAM(PM0～PM9)41a～41j各自的输出rd_datax[15：0](E、G、I、K、M、O、Q、S、U、W)，基于选择信号sel[3：0](X)的值，选择rd_datax[15：0](E、G、I、K、M、O、Q、S、U、W)中的任一个，向数据总线输出指令代码rd_data[15：0](Y)。
现在假设sel[3：0](X)例如为0，则选择器43输出rd_data0[15：0](E)作为指令代码rd_data[15：0](Y)。
以下，在sel[3：0](X)为1的情况下，将rd_datal[15：0](G)设为指令代码rd_data[15：0](Y)，在sel[3：0](X)为2的情况下，将rd_data2[15：0](I)设为指令代码rd_data[15：0](Y)，…，在sel[3：0](X)为9的情况下，将rd_data9[15：0](W)设为指令代码rd_data[15：0](Y)，从而进行输出。
图7是微型计算机100的各信号的时序图。
与系统时钟CLK(A)同步地，从微型处理器10经由地址总线，按0x000、0x37F、0x4A8、0x086、0x3DE、0x265、0x13B、0x453、0x2F7、0x192的顺序，向地址解码器42输入11bit的地址rd_addr[10：0](B)。
若输入0x000，则由于上位4bit为0，因此地址解码器42将ceb0(D)设为Low电平，同时将ceb0(D)以外的信号设为High电平，将sel[3：0](X)设为0。此外，将下位7bit作为dec_addr[6：0](C)而输出0x00。
以下，若输入0x37F，则由于上位4bit是6，因此将ceb6(P)设为Low电平，同时将ceb6(P)以外的信号设为High电平，将sel[3：0](X)设为6。此外，将下位7bit作为dec_addr[6：0](C)而输出0x7F。
若输入0x4A8，则由于上位4bit为9，因此将ceb9(V)设为Low电平，同时将ceb9(V)以外的信号设为High电平，将sel[3：0](X)设为9。此外，将下位7bit作为dec_addr[6：0](C)而输出0x28。
若输入0x086，则由于上位4bit为1，因此将cebl(F)设为Low电平，同时将cebl(F)以外的信号设为High电平，将sel[3：0](X)设为1。此外，将下位7bit作为dec_addr[6：0](C)而输出0x06。
若输入0x3DE，则由于上位4bit为7，因此将ceb7(R)设为Low电平，同时将ceb7(R)以外的信号设为High电平，将sel[3：0](X)设为7。此外，将下位7bit作为dec_addr[6：0](C)而输出0x5E。
若输入0x265，则由于上位4bit为4，因此将ceb4(L)设为Low电平，同时将ceb4(L)以外的信号设为High电平，将sel[3：0](X)设为4。此外，将下位7bit作为dec_addr[6：0](C)而输出0x65。
若输入0x13B，则由于上位4bit为2，因此将ceb2(H)设为Low电平，同时将ceb2(H)以外的信号设为High电平，将sel[3：0](X)设为2。此外，将下位7bit作为dec_addr[6：0](C)而输出0x3B。
如输入0x453，则由于上位4bit是8，因此将ceb8(T)设为Low电平，同时将ceb8(T)以外的信号设为High电平，将sel[3：0](X)设为8。此外，将下位7bit设为dec_addr[6：0](C)而输出0x53。
若输入0x2F7，则由于上位4bit为5，因此将ceb5(N)设为Low电平，同时将ceb5(N)以外的信号设为High电平，将sel[3：0](X)设为5。此外，将下位7bit作为dec_addr[6：0](C)而输出0x77。
若输入0x192，则由于上位4bit是3，因此将ceb3(J)设为Low电平，同时将ceb3(J)以外的信号设为High电平，将sel[3：0](X)设为3。此外，将下位7bit设为dec_addr[6：0](C)而输出0x12。
如上所述，若地址解码器42工作，则SRAM(PM0～PM9)41a～41j按SRAM0(PM0)41a、SRAM6(PM6)41g、SRAM9(PM9)41j、SRAM1(PM1)41b、SRAM7(PM7)41h、SRAM4(PM4)41e、SRAM2(PM2)41c、SRAM8(PM8)41i、SRAM5(PM5)41f、SRAM3(PM3)41d的顺序被激活，地址dec_addr[6：0](C)变化为0x00、0x7F、0x28、0x06、0x5E、0x65、0x3B、0x53、0x77、0x12，各SRAM向选择器43输出相应的地址中存储着的指令代码rd_datax[15：0](E、G、I、K、M、O、Q、S、U、W)。
由于选择信号cel[3：0](X)变化为0、6、9、1、7、4、2、8、5、3，因此选择器43按顺序向数据总线输出rd_data0[15：0](E)的值0、rd_data6[15：0](Q)的值1、rd_data9[15：0](W)的值2、rd_datal[15：0](G)的值3、rd_data7[15：0](S)的值4、rd_data4[15：0](M)的值5、rd_data2[15：0](I)的值6、rd_data8[15：0](U)的值7、rd_data5[15：0](O)的值8、rd_data3[15：0](K)的值9，作为指令代码rd_data[15：0](Y)。
图8是表示SRAM构成的差异带来的耗电差异的图表。
图8表示了由微型计算机100执行了3不同的处理时的耗电比率，因此表示了在将现有结构的由大规模的1个SRAM构成的情况下设为1时，本实施例的分割为小规模的SRAM10个时的耗电情况如何。
如图8所示，在现有结构中，由于从大规模的SRAM进行读取动作，因此耗电会增大，但是在本实施例的分割方式的SRAM构成中，由于从分割为10个后的1个小规模的SRAM进行读取动作，因此耗电可减少约4成～5成。
(第2实施方式)
图9是本发明的第2实施方式中的微型计算机100的框图。图9中，程序存储器50的容量与图2的程序存储器20的整体容量相同，是16bit×1280字，但是分割成了6个小规模的SRAM和1个中等规模的SRAM，由16bit×128字的小规模SRAM(PM0～PM5)51a～51f、和16bit×512字的中等规模SRAM(PM6)51g构成。
另外，程序存储器50的地址解码器52、选择器53、以及各SRAM(PM0～PM6)51a～51g的动作与程序存储器40相同，因此省略说明。
在程序存储器50中，编译了程序时，分析所使用的指令(子程序)次数，将使用较多的指令(子程序)保存在小规模SRAM(PM0～PM5)51a～51f中，将使用频度较少的指令(子程序)保存在中等规模SRAM(PM6)51g中。
在第2实施方式的构成中，可实现与第1实施方式的10个小规模SRAM的构成相等的耗电，同时程序存储器的电路面积能够做到比第1实施方式的构成还小。
图10是表示SRAM构成差异带来的电路面积与耗电的差异的图表。
如图10所示，在第2实施方式的构成中，可实现与第1实施方式的10个小规模SRAM的构成相等的耗电，同时程序存储器的电路面积能够抑制到比第1实施方式的构成还小。
以上，与现有技术中的1个大规模的SRAM的构成的程序存储器相比，将本发明的程序存储器分割为多个小规模的SRAM的微型处理器能够抑制执行指令代码时的耗电。
另外，各电路的构成是所述实施方式例示的一例，并不限于此，只要在可获得本发明的作用效果的范围内，就能够进行适当变更，变更后的实施方式也包含在权利要求记载的发明及与该发明的均等的发明的范围内。

Claims (10)

1.一种微型计算机，具备：保存指令代码的程序存储装置、和从该程序存储装置读出所述指令代码来执行的微型处理器，该微型计算机的特征在于，
所述程序存储装置具备：
多个存储单元，该多个存储单元存储所述指令代码；
输出单元，其分别输入所述多个存储单元的输出数据，选择所输入的所述多个存储单元的输出数据中的任一个来进行输出；
选择单元，其输入从所述微型处理器发送的地址数据，基于该地址数据选择所述多个存储单元中的任一个；
激活单元，其激活所述多个存储单元之中被所述选择单元选择出的存储单元；和
控制单元，其进行控制，使得所述输出单元输出所述多个存储单元之中被所述激活单元激活的存储单元的输出数据。
2.根据权利要求1所述的微型计算机，其特征在于，
所述多个存储单元是静态随机存取存储器即SRAM。
3.根据权利要求2所述的微型计算机，其特征在于，
所述多个存储单元分别是相同容量的存储单元。
4.根据权利要求2所述的微型计算机，其特征在于，
所述多个存储单元由多个不同容量的存储单元构成。
5.根据权利要求2所述的微型计算机，其特征在于，
所述多个存储单元由至少一个第1存储容量的存储单元、和至少一个比所述第1存储容量大的第2存储容量的存储单元构成。
6.根据权利要求5所述的微型计算机，其特征在于，
在所述第1存储容量的存储单元中保存使用频度高的指令代码，在所述第2存储容量的存储单元中保存使用频度低的指令代码。
7.根据权利要求1所述的微型计算机，其特征在于，
在一个半导体中集成所述程序存储装置和所述微型处理器。
8.一种存储装置，其特征在于，具备：
多个存储单元，该多个存储单元存储数据；
输出单元，其分别输入所述多个存储单元的输出数据，选择所输入的所述多个存储单元的输出数据中的任一个来进行输出；
选择单元，其输入地址数据，基于该地址数据选择所述多个存储单元中的任一个；
激活单元，其激活所述多个存储单元之中被所述选择单元选择的存储单元；
控制单元，其进行控制，使得所述输出单元输出所述多个存储单元之中被所述激活单元激活的存储单元的输出数据。
9.根据权利要求8所述的存储装置，其特征在于，
所述多个存储单元是静态随机存取存储器即SRAM。
10.根据权利要求8所述的存储装置，其特征在于，
在一个半导体中集成所述多个存储单元、所述输出单元、所述选择单元、所述激活单元、和所述控制单元。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070220316A1 (en) * 2002-09-03 2007-09-20 Copan Systems, Inc. Method and Apparatus for Power-Efficient High-Capacity Scalable Storage System
CN101454840A (zh) * 2006-05-25 2009-06-10 株式会社半导体能源研究所 半导体器件
CN102855090A (zh) * 2012-07-23 2013-01-02 深圳市江波龙电子有限公司 存储设备及其运行方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63120346A (ja) * 1986-11-10 1988-05-24 Hitachi Ltd ワンチツプ・プロセツサ
JP2760694B2 (ja) 1992-03-19 1998-06-04 シャープ株式会社 マイクロプロセッサ
JPH06103779A (ja) * 1992-09-22 1994-04-15 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH0793280A (ja) * 1993-09-28 1995-04-07 Nec Corp メモリ内蔵型プロセッサｌｓｉ
US7062619B2 (en) * 2002-01-31 2006-06-13 Saifun Semiconductor Ltd. Mass storage device architecture and operation
US7243204B2 (en) * 2003-11-25 2007-07-10 International Business Machines Corporation Reducing bus width by data compaction
US7489584B2 (en) * 2005-05-11 2009-02-10 Texas Instruments Incorporated High performance, low-leakage static random access memory (SRAM)
JP4846306B2 (ja) * 2005-09-09 2011-12-28 富士通セミコンダクター株式会社 半導体記憶装置及びそれを用いた半導体集積回路システム並びに半導体記憶装置の制御方法
US20090052262A1 (en) * 2006-02-08 2009-02-26 Koji Nii Semiconductor memory device
US7817490B1 (en) * 2009-04-14 2010-10-19 Texas Instruments Incorporated Low-power operation of static memory in a read-only mode
JP2012008747A (ja) * 2010-06-24 2012-01-12 Nec Corp 集積装置、メモリ割り当て方法、および、プログラム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070220316A1 (en) * 2002-09-03 2007-09-20 Copan Systems, Inc. Method and Apparatus for Power-Efficient High-Capacity Scalable Storage System
CN101454840A (zh) * 2006-05-25 2009-06-10 株式会社半导体能源研究所 半导体器件
CN102855090A (zh) * 2012-07-23 2013-01-02 深圳市江波龙电子有限公司 存储设备及其运行方法

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