CN102866865A - 一种fpga专用配置存储器多版本码流存储电路架构 - Google Patents

一种fpga专用配置存储器多版本码流存储电路架构 Download PDF

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Abstract

一种FPGA专用配置存储器多版本码流存储电路架构，包括版本选择寄存器201、版本标识寄存器组202、同或逻辑203、数据存储块阵列204和多路选择器205。本发明将数据存储阵列由传统的只能存储一个版本的设计码流改进为可存储多个版本设计码流的数据存储块阵列，码流版本的选择可使用外部版本选择端口或者内部可编程版本选择控制位进行。采用本发明FPGA专用配置存储器可以将单个设计码流存储在一个数据存储块中，容量较大的设计码流可以跨越多个数据存储块存储，甚至可以通过配置存储器级联的方式跨越多个配置存储器存储；采用此电路架构的FPGA专用配置存储器支持在线系统多版本码流存储，这极大提升了面向FPGA配置应用的灵活性。

Description

一种FPGA专用配置存储器多版本码流存储电路架构
技术领域
本发明涉及一种FPGA专用配置存储器多版本码流存储电路架构，属于集成电路技术领域。
背景技术
图1是通过多个配置存储器级联的方式对现场可编程门阵列(FPGA，FieldProgrammable Gate Array)进行配置的电路接口示意图。在此处为了方便示意FPGA100器件的配置原理及配置存储器的可级联特性，仅仅将与配置及级联特性相关的接口信号标注了出来，主要包括：控制使能信号CE、控制使能输出信号CEO和FPGA配置端口105；FPGA配置端口105又主要包括：配置完成信号DONE、控制总线110、地址总线111和数据总线112。
针对FPGA100器件的配置，需要将FPGA100器件的配置完成信号DONE与配置存储器101的控制使能信号CE相连；FPGA100通过控制总线110与配置存储器101进行控制信号交互，通过地址总线111向配置存储器101发送地址信息，通过数据总线112与配置存储器101进行设计码流和指令数据的交互。如果配置存储器101(主)的存储容量可以满足FPGA100器件的配置需求，则无需级联配置存储器101(从)；否则，需要级联配置存储器101(从)甚至更多的配置存储器，并将配置存储器101(主)的控制使能输出信号CEO与下一级配置存储器101(从)的控制使能信号CE相连，依此类推。
传统的FPGA专用配置存储器只能存储一个版本的设计码流，如果需要改变FPGA100器件的配置数据，必须将新的设计码流重新写入配置存储器。对于处于原型阶段的FPGA100器件来说，每次都从外部数据源对配置存储器重新编程，不利于提升调试和测试效率；对于板级系统来说，每次都人为加载调试程序及应用程序，不利于减小系统调试时间及降低成本；当需要进行远程系统更新时，如果没有原始版本的码流备份，当新版本码流出现数据缺陷或者损坏时，将会导致FPGA100器件配置失败并且有可能需要返工；同时，单个版本的设计码流只能加载一种应用程序，这限制了FPGA系统应用方式的多样性。因此，有必要实现FPGA专用配置存储器的多版本码流存储功能，以便拥有更灵活的应用特性。
发明内容
本发明的技术解决问题是：克服现有技术的不足之处，提供一种FPGA专用配置存储器多版本码流存储电路架构，解决了传统的FPGA专用配置存储器只能存储一个版本设计码流的问题。
本发明的技术解决方案是：
一种FPGA专用配置存储器多版本码流存储电路架构，包括：版本选择寄存器201、版本标识寄存器组202、同或逻辑203、数据存储块阵列204和多路选择器205；
版本选择寄存器201：用于存储配置存储器内部的可编程版本选择控制位，位宽为m，m为大于1的整数；
版本标识寄存器组202：用于标识数据存储块阵列204中各存储块对应的版本信息；所述版本标识寄存器组202包含n组位宽为m的版本标识寄存器A_0～A_n-1，n为大于1的整数；
同或逻辑203包含n组同或门B_0～B_n-1，第i个同或门将多路选择器205输出的位宽为m的数据与第i个版本标识寄存器并行输出的位宽为m的数据进行同或运算，并将运算结果输出给数据存储块阵列204中的第i个存储块作为该存储块的输出使能信号；所述i为整数，取值范围为1～n；
数据存储块阵列204用于存储FPGA设计码流，包含n组相互独立的可擦写存储块，各存储块均支持写保护功能，每个存储块的存储容量为8M位；
多路选择器205的信号选择端与外部输入的使能选择信号相连，多路选择器205的一个输入端与外部输入的位宽为m的版本选择信号相连，另一个输入端与版本选择寄存器201输出的位宽为m的可编程版本选择控制位相连。
所述版本标识寄存器组202中的n组版本标识寄存器所存储内容相互独立，可以存储相同的版本信息，也可以存储不同的版本信息。
所述m与所述n应满足下列关系式：
2m≥n
所述数据存储块阵列204中第一个存储块的起始地址作为数据存储块阵列204的起始地址，第n个存储块的结束地址作为数据存储块阵列204的结束地址，起始地址到结束地址之间是以1为单位逐渐累加的；数据存储块阵列204的写操作对应的起始地址为第一个存储块的起始地址，数据存储块阵列204的读操作对应的起始地址为由输出使能信号所选中存储块的最低地址。
所述FPGA设计码流可以存储在一个或多个8M位存储块中，如果FPGA设计码流长度不够8M位，则该FPGA设计码流存储在一个8M位存储块中，该存储块中未使用的存储位全部填充1；如果FPGA设计码流长度大于8M位，则该FPGA设计码流存储在多个8M位存储块中，每个存储块中未使用的存储位全部填充1。
本发明与现有技术相比的有益效果是：
(1)与传统的FPGA专用配置存储器相比，采用本发明提供的配置存储器多版本码流存储电路架构可以一次性完成多个版本的设计码流存储，有利于提升原型阶段FPGA100器件的调试和测试效率，有利于减小板级系统调试时间及降低成本；
(2)采用本发明提供的配置存储器多版本码流存储电路架构可以备份原始版本的设计码流，有利于获得一个稳定的远程更新功能；
(3)采用本发明提供的配置存储器多版本码流存储电路架构无需对配置存储器重新编程就可以重新配置FPGA100器件，使得一个FPGA系统可以有多种应用。
附图说明
图1为FPGA器件与配置存储器级联应用配置接口示意图；
图2为为本发明FPGA专用配置存储器多版本码流存储电路架构示意图；
图3为32M位数据存储块阵列地址分配图；
图4为1个32M位配置存储器多版本码流存储实例；
图5为2个32M位配置存储器级联应用多版本码流存储实例；
图6为使用外部版本选择端口进行32M位配置存储器设计码流版本选择实例；
图7为FPGA器件与采用图2中多版本码流存储电路架构的配置存储器级联应用配置接口示意图；
图8为安全更新应用下多版本码流存储示意图；
图9为多版本码流存储应用下码流管理示意图。
具体实施方式
图1是FPGA器件与配置存储器101级联应用配置接口示意图，在此处为了方便示意FPGA100器件的配置原理及配置存储器101的可级联特性，仅仅将与配置及级联特性相关的接口信号标注了出来，主要包括：控制使能信号CE、控制使能输出信号CEO和FPGA配置端口105；FPGA配置端口105又主要包括：配置完成信号DONE、控制总线110、地址总线111和数据总线112。
针对FPGA100器件的配置，需要将FPGA100器件的配置完成信号DONE与配置存储器101(主)的控制使能信号CE相连；FPGA100通过控制总线110与配置存储器101(主)进行控制信号交互，通过地址总线111向配置存储器101(主)发送地址信息，通过数据总线112与配置存储器101(主)进行设计码流和指令数据的交互。如果配置存储器101(主)的存储容量可以满足FPGA100器件的配置需求，则无需级联配置存储器101(从)；否则，需要级联配置存储器101(从)甚至更多的配置存储器，将配置存储器101(主)的控制使能输出信号CEO与下一级配置存储器101(从)的控制使能信号CE相连，依此类推。
图2为本发明FPGA专用配置存储器多版本码流存储电路架构示意图，如图所示，包括：版本选择寄存器201、版本标识寄存器组202、同或逻辑203、数据存储块阵列204和多路选择器205；
版本选择寄存器201：用于存储配置存储器内部的可编程版本选择控制位，位宽为m，m为大于1的整数；
版本标识寄存器组202：用于标识数据存储块阵列204中各存储块对应的版本信息；所述版本标识寄存器组202包含n组位宽为m的版本标识寄存器A 0～A n-1，n为大于1的整数；版本标识寄存器组202中的n组版本标识寄存器所存储内容相互独立，可以存储相同的版本信息，也可以存储不同的版本信息。
同或逻辑203包含n组同或门B_O～B_n-1，第i个同或门将多路选择器205输出的位宽为m的数据与第i个版本标识寄存器并行输出的位宽为m的数据进行同或运算，并将运算结果输出给数据存储块阵列204中的第i个存储块作为该存储块的输出使能信号；所述i为整数，取值范围为1～n；
数据存储块阵列204用于存储FPGA设计码流，包含n组相互独立的可擦写存储块，各存储块均支持写保护功能，每个存储块的存储容量为8M位；
多路选择器205的信号选择端与外部输入的使能选择信号EN_EXT_SEL相连，多路选择器205的一个输入端与外部输入的位宽为m的版本选择信号VER_SEL[m-1:0]相连，另一个输入端与版本选择寄存器201输出的位宽为m的可编程版本选择控制位相连；码流版本的选择可使用外部版本选择端口或者内部可编程版本选择控制位进行，当使能选择信号EN_EXT_SEL为高电平时，外部输入的版本选择信号VER_SEL[m-1:0]有效，当使能选择信号EN_EXT_SEL为低电平时，版本选择寄存器201输出的可编程版本选择控制位有效。
上述m与所述n应满足下列关系式：2m≥n，
设计者可以根据实际应用需求，选择合适的m和n值，本发明为了便于说明，将m和n分别设为2和4，因此配置存储器的总容量为32M位，最多可存储4个版本的设计码流。
数据存储块阵列204中第一个存储块的起始地址作为数据存储块阵列204的起始地址，第n个存储块的结束地址作为数据存储块阵列204的结束地址，起始地址到结束地址之间是以1为单位逐渐累加的；数据存储块阵列204的写操作对应的起始地址为第一个存储块的起始地址，数据存储块阵列204的读操作对应的起始地址为由输出使能信号所选中存储块的最低地址。
图3为图2中容量为32M位的数据存储块阵列204地址分配图，数据宽度为16位，数据存储块阵列204中第一个存储块(即存储块0)的起始地址“000000h”作为32M位数据存储块阵列204的起始地址，第四个存储块(存储块3)的结束地址“1FFFFFh”作为32M位数据存储块阵列204的结束地址，起始地址到结束地址之间是以1为单位逐渐累加的；32M位数据存储块阵列204的写操作对应的起始地址为存储块0的起始地址，读操作对应的起始地址为由输出使能信号所选中存储块的最低地址；
FPGA设计码流可以存储在一个或多个8M位存储块中，如果FPGA设计码流长度不够8M位，则该FPGA设计码流存储在一个8M位存储块中，该存储块中未使用的存储位全部填充1；如果FPGA设计码流长度大于8M位，则该FPGA设计码流存储在多个8M位存储块中，每个存储块中未使用的存储位全部填充1。
图4为1个32M位配置存储器0多版本码流存储实例，单个存储块容量为8M位，m和n分别为2和4。当图2所示版本标识寄存器A_x存储的版本编码与版本标识寄存器A_y存储的版本编码相同时，存储块x与存储块y就被用来存储相同版本的设计码流，就可以实现单个设计码流跨越多个存储块存储，这里x和y均为整数，取值范围为0～3。因此可以划分为以下几种存储方式：
(1)4个版本401：4个独立的8M位设计码流；
(2)3个版本402：2个独立的8M位设计码流，1个16M位设计码流；
(3)2个版本403：2个独立的16M位设计码流，或者1个8M位设计码流和1个24M位设计码流；
(4)1个版本404：1个32M位设计码流。
图5为2个32M位配置存储器(配置存储器0和配置存储器1)级联应用多版本码流存储实例，单个存储块容量为8M位，m和n分别为2和4。当图2所示版本标识寄存器A_x存储的版本编码与版本标识寄存器A_y存储的版本编码相同时，存储块x与存储块y就被用来存储相同版本的设计码流，就可以实现单个设计码流跨越多个存储块存储，这里x和y均为整数，取值范围为0～3；当不同配置存储器中的存储块对应的版本编码相同时，就可以实现单个设计码流跨越多个配置存储器存储。考虑到可以组合的方式很多，这里只列举以下几种存储方式：
(1)4个版本501：4个独立的16M位设计码流；
(2)3个版本502：2个独立的16M位设计码流，1个32M位设计码流；
(3)2个版本503：2个独立的32M位设计码流，或者1个16M位设计码流和1个48M位设计码流；
(4)1个版本504：1个64M位设计码流。
图6为使用外部版本选择端口VER_SEL[1:0]进行32M位配置存储器0设计码流版本选择实例，使能选择信号EN_EXT_SEL为高电平，外部输入的版本选择端口VER_SEL[1:0]有效。如图6所示，VER_SEL[1:0]的数值为“01”，因此，配置存储器0中存储的版本1设计码流将通过配置端口105被读入FPGA100器件。
图7为FPGA100器件与采用图2中多版本码流存储电路架构的配置存储器200级联应用配置接口示意图，图中的m、p和q也需要满足如下关系式：
2m≥p，2m≥q(m、p和q均为大于1的整数)
FPGA100器件的配置完成信号DONE与配置存储器200(主)的控制使能信号CE相连；FPGA100通过控制总线110与配置存储器200(主)进行控制信号交互，通过地址总线111向配置存储器200(主)发送地址信息，通过数据总线112与配置存储器200(主)进行设计码流和指令数据的交互。如果配置存储器200(主)的存储容量可以满足FPGA100器件的配置需求，则无需级联配置存储器200(从)；否则，需要级联配置存储器200(从)甚至更多的配置存储器，将配置存储器200(主)的控制使能输出信号CEO与下一级配置存储器200(从)的控制使能信号CE相连，依此类推。
配置存储器200(主)和配置存储器200(从)共用使能选择信号EN_EXT_SEL及版本选择端口VER_SEL[1:0]，因此，一次配置过程只能将一个版本的设计码流载入FPGA100器件中。码流版本的选择可使用外部版本选择端口或者内部可编程版本选择控制位进行，当使能选择信号EN_EXT_SEL为高电平时，外部输入的版本选择信号VER_SEL[m-1:0]有效，当使能选择信号EN_EXT_SEL为低电平时，版本选择寄存器201输出的可编程版本选择控制位有效。
图8为安全更新应用下多版本码流存储示意图，图中以2个版本的码流为例进行说明，包括一个最初的备份设计作为版本0，一个用于更新的版本1；版本0存储在配置存储器200的写保护区域，因此当用于更新的版本1中的设计码流产生错误时，系统总是可以被还原的。
在安全更新模式下，原始码流(A)存储在版本0中并被执行写保护以防止被无意中修改，为了给后续设计码流更新操作占好位置，原始码流(A)也被存储在了版本1中；当设计码流存储完成并定义好版本号之后，新的设计码流(B)就可以在版本1的位置重新载入了；当新的设计码流(B)产生错误时，就可以利用原始码流(A)还原FPGA系统。
图9为多版本码流存储应用下码流管理示意图，图中以4个版本的码流管理为例进行说明。如果配置存储器200的最大可存储码流版本数目为4个，那么可以设置好相应的码流版本选择信息，并将码流(A)写入配置存储器200当中；为了便于后续的码流更新操作，并提前为后续的设计码流占好位置，其余版本中可以临时存储码流(A)；由于配置存储器200中存储了4个版本的码流(A)，因此仅可以通过码流(A)执行FPGA100器件配置操作。
当设计人员希望用一个新的设计码流(B)更新配置存储器200时，就可以使用码流(B)替换版本1中的码流(A)，并且仅需对版本1中的数据进行擦除并重新编程，而无需对整个配置存储器200执行擦除及重新编程操作；此时可以通过版本0、2和3选择码流(A)执行FPGA100器件配置操作，也可以通过版本1选择码流(B)执行FPGA100器件配置操作。
当希望针对每个版本号存储不同的设计码流时，就可以使用新的码流(C、D)替换版本2、3中的码流(A)。需要注意的是，码流(B)、码流(C)和码流(D)必须与码流(A)占用同等容量的存储块，否则就会在码流编程期间产生错误。

Claims (5)

1.一种FPGA专用配置存储器多版本码流存储电路架构，其特征在于包括：版本选择寄存器201、版本标识寄存器组202、同或逻辑203、数据存储块阵列204和多路选择器205；
版本选择寄存器201：用于存储配置存储器内部的可编程版本选择控制位，位宽为m，m为大于1的整数；
版本标识寄存器组202：用于标识数据存储块阵列204中各存储块对应的版本信息；所述版本标识寄存器组202包含n组位宽为m的版本标识寄存器A_0～A_n-1，n为大于1的整数；
同或逻辑203包含n组同或门B_0～B_n-1，第i个同或门将多路选择器205输出的位宽为m的数据与第i个版本标识寄存器并行输出的位宽为m的数据进行同或运算，并将运算结果输出给数据存储块阵列204中的第i个存储块作为该存储块的输出使能信号；所述i为整数，取值范围为1～n；
数据存储块阵列204用于存储FPGA设计码流，包含n组相互独立的可擦写存储块，各存储块均支持写保护功能，每个存储块的存储容量为8M位；
多路选择器205的信号选择端与外部输入的使能选择信号相连，多路选择器205的一个输入端与外部输入的位宽为m的版本选择信号相连，另一个输入端与版本选择寄存器201输出的位宽为m的可编程版本选择控制位相连。
2.根据权利要求1所述的一种FPGA专用配置存储器多版本码流存储电路架构，其特征在于：所述版本标识寄存器组202中的n组版本标识寄存器所存储内容相互独立，可以存储相同的版本信息，也可以存储不同的版本信息。
3.根据权利要求1所述的一种FPGA专用配置存储器多版本码流存储电路架构，其特征在于：所述m与所述n应满足下列关系式：
2m≥n
4.根据权利要求1所述的一种FPGA专用配置存储器多版本码流存储电路架构，其特征在于：所述数据存储块阵列204中第一个存储块的起始地址作为数据存储块阵列204的起始地址，第n个存储块的结束地址作为数据存储块阵列204的结束地址，起始地址到结束地址之间是以1为单位逐渐累加的；数据存储块阵列204的写操作对应的起始地址为第一个存储块的起始地址，数据存储块阵列204的读操作对应的起始地址为由输出使能信号所选中存储块的最低地址。
5.根据权利要求4所述的一种FPGA专用配置存储器多版本码流存储电路架构，其特征在于：所述FPGA设计码流可以存储在一个或多个8M位存储块中，如果FPGA设计码流长度不够8M位，则该FPGA设计码流存储在一个8M位存储块中，该存储块中未使用的存储位全部填充1；如果FPGA设计码流长度大于8M位，则该FPGA设计码流存储在多个8M位存储块中，每个存储块中未使用的存储位全部填充1。
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