CN204166522U - 一种高速大容量flash单板存储电路板 - Google Patents

Abstract

本实用新型公开了一种高速大容量FLASH单板存储电路板，包括第一FPGA、两片第二FPGA、PCI桥芯片和电源电路，第一FPGA通过LVDS差分线分别与两片第二FPGA相连接，第一FPGA、两片第二FPGA分别与PCI桥芯片的本地总线相连接，各第二FPGA分别连接有64片NAND LASH存储芯片，两片第二FPGA在物理结构上对称，64片NANDFLASH存储芯片分为8组，每组设有共用数据并联的8片NANDFLASH存储芯片，各第二FPGA还分别连接有NORLASH存储芯片。本实用新型满足机载震动实验要求，适用于电子对抗、雷达成像等领域的超高速大容量数据存储，具有良好的应用前景。

Description

一种高速大容量FLASH单板存储电路板

技术领域

本实用新型涉及一种高速大容量FLASH单板存储电路板，属于数据存储技术领域。

背景技术

雷达数据一般是通过车载、机载或弹载等方式获得，NAND FLASH存储芯片具有大容量、高密度、低功耗、低成本、耐高低温、重量轻、抗震动等优点，成为现代高速信息存储系统中非常关键的部件之一。但是，目前，已有的NAND FLASH存储芯片中，存在硬件框架结构、传输控制芯片、存储芯片、数据校验等方面的不足，用于存储雷达数据，会出现数据吞吐能力小、单板容量小、长时间工作后数据不可靠且数据不可恢复等缺点，使用十分不便。 

实用新型内容

本实用新型的目的是为了克服已有的NAND FLASH存储芯片，用于存储雷达数据，会出现数据吞吐能力小、单板容量小、长时间工作后数据不可靠且数据不可恢复等缺点，使用十分不便的问题。

为了解决上述问题，本实用新型所采用的技术方案是：

一种高速大容量FLASH单板存储电路板，其特征在于：包括一片第一FPGA、两片第二FPGA、PCI桥芯片和电源电路，第一FPGA通过LVDS差分线分别与两片第二FPGA相连接，第一FPGA、两片第二FPGA分别与PCI桥芯片的本地总线相连接，PCI桥芯片还连接有EEPROM存储芯片，各第二FPGA分别连接有64片NAND  LASH存储芯片，两片第二FPGA在物理结构上对称，64片NAND FLASH存储芯片分为8组，每组设有共用数据并联的8片NAND FLASH存储芯片，各第二FPGA还分别连接有NOR  LASH存储芯片，所述PCI桥芯片用于连接通信主机。

前述的一种高速大容量FLASH单板存储电路板，其特征在于：第一FPGA为Virtex5 FPGA芯片。

前述的一种高速大容量FLASH单板存储电路板，其特征在于：两片第二FPGA为Spartan6  FPGA芯片。

前述的一种高速大容量FLASH单板存储电路板，其特征在于：所述电源电路为cPCI的背板设有电源插针形式的3.3V、5V、12V、-12V和接地引脚，用于给第一FPGA、两片第二FPGA、PCI桥芯片提供工作电压。

前述的一种高速大容量FLASH单板存储电路板，其特征在于：所述NOR LASH存储芯片用于NAND FLASH存储芯片的坏块信息存储介质。

本实用新型的有益效果是：本实用新型的高速大容量FLASH单板存储电路板，通过优化硬件框架结构、优化单板核心工作思想和芯片选型，实现了FPGA程序支持动态重配置和灵活的多种加载方式，NAND FLASH具有ECC数据校验恢复、坏块管理功能，既可完成高速大容量数据采集存储，也可完成数据高速实时回放，环境工作温度为工业级，满足机载震动实验要求，适用于电子对抗、雷达成像等领域的超高速大容量数据存储，具有良好的应用前景。

附图说明

图1是传统的FLASH的选型图。

图2是本实用新型的高速大容量FLASH单板存储电路板的系统框图。

图3是本实用新型各组NAND FLASH存储芯片的并行流水工作图。

图4是本实用新型串并转换、乒乓工作的原理图。

图5是本实用新型NAND FLASH存储芯片的硬件框架结构示意图。

图6是本实用新型的硬件互连速度及FPGA的IO管脚工程计算图。

图7是本实用新型的Spartan6 FPGA的Bank分配图。

图8是本实用新型的Virtex5 FPGA的Bank分配图。

图9是本实用新型的Virtex5 FPGA的动态重配置数据流方向图。

图10是本实用新型的NAND FLASH存储芯片的坏块管理原理图。

图11是本实用新型的电源电路的管理图。

具体实施方式

下面将结合说明书附图，对本实用新型作进一步说明。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。

本实用新型的高速大容量FLASH单板存储电路板，通过优化硬件框架结构、优化单板核心工作思想和芯片选型，实现了FPGA程序支持动态重配置和灵活的多种加载方式，如图1所示，在众多的FLASH类别中，NAND与NOR在晶体管连接方式上的不同，导致两者在物理特性上体现出了巨大的差异，理论上，使用相同的工艺，在相同容量下NAND的面积约是NOR的一半，且受芯片面积、成本的制约，NOR很难提升容量。从密度、容量、可靠性和控制的难易程度等角度出发，本实用新型选用SLC NAND FLASH存储芯片作为高速大容量数据存储介质，选用SPI  NOR FLASH作为NAND FLASH的坏块信息存储介质，NAND FLASH具有ECC数据校验恢复、坏块管理功能，既可完成高速大容量数据采集存储，也可完成数据高速实时回放，环境工作温度为工业级，满足机载震动实验要求，适用于电子对抗、雷达成像等领域的超高速大容量数据存储，如图2所示，具体包括一片第一FPGA、两片第二FPGA、PCI桥芯片和电源电路，第一FPGA通过LVDS差分线分别与两片第二FPGA相连接，第一FPGA、两片第二FPGA分别与PCI桥芯片的本地总线相连接，PCI桥芯片还连接有EEPROM存储芯片，各第二FPGA分别连接有64片NAND  LASH存储芯片，两片第二FPGA在物理结构上对称，64片NAND FLASH存储芯片分为8组，每组设有共用数据并联的8片NAND FLASH存储芯片，各组间采用并行流水操作，各第二FPGA还分别连接有NOR  LASH存储芯片，所述PCI桥芯片用于连接通信主机，完成通信主机的能控制、指令下载、数据回读。

第一FPGA设有动态重配置单元，用于配置第一FPGA、两片第二FPGA，第一FPGA为Virtex5 FPGA芯片，两片第二FPGA为Spartan6  FPGA芯片。

本实用新型的高速大容量FLASH单板存储电路板工作原理为，板载1片Virtex5 FPGA通过LVDS差分线完成系统间的数据接收和系统内的数据分发，同时完成对两片Spartan6 FPGA的动态重配置功能，2片Spartan6  FPGA控制NAND FLASH阵列，两部分在物理结构上完全对称，这样做有利于分组简化FLASH控制，有利于印制电路板的布局布线和实现电气信号的完整性，1片PCI桥芯片与通信主机相连接，实现单板存储系统功能控制、系统指令的下载和数据的回读；128片SLC NAND FLASH存储芯片存储大容量数据，每64片NAND FLASH存储芯片为1个大组，每8片NAND FLASH存储芯片为1个小组，小组内控制共用数据并联，各组间并行流水操作；2片SPI NOR FLASH存储芯片存储坏块管理信息，实现上电自动加载坏块信息、工作过程中自动更新、断电自动存储坏块信息。

如图3所示为本实用新型的64片NAND FLASH存储芯片各组间的并行流水工作图，NAND FLASH阵列的读写操作以流水方式进行，NAND FLASH按页执行写操作，写频率50MHz（或写速度50MB/s），写操作完成后需要等待Tprog（350us~560us）才能继续写下一页，若连续存储数据，平均写频率达不到50MHz（写速度50MB/s），为使NAND FLASH能够连续写，把NAND FLASH分成8组，先对组1写数据，在组1的Tprog时间内操作其他组，Tprog时间后再操作组1，循环形成连续写操作，保证数据不丢失，NAND FLASH速度可以达到50MB/s，

FLASH加载一页数据需要的时间：8KB/50MB/s=163.84us，Tprog=350us~560us，实际工作中使用Read/Busy信号判断FLASH状态，Tprog 取典型值350us计算，350us/163.84us=2.1，即经过3组FLASH的写操作后，第一组FLASH的Tprog结束，又可进行再次写操作。

如图4所示，为本实用新型的串并转换、乒乓工作原理图，从中可以看出NAND FLASH阵列、Spartan6、Virtex5之间的具体分组排列方式，每一组NAND FLASH共用控制，数据并联；每一行NAND FLASH共用数据节省FPGA的IO管脚数量。

如图5所示，为每片NAND FLASH的硬件框架结构示意图，所选用的FLASH包含两个LUN，可利用同一个FLASH内部两个LUN之间的分时操作，提高系统的读写速度，因为NAND FLASH接口和封装的规范统一，后期可在不更改印制电路板的情况下，直接替换FLASH芯片，升级系统容量。

如图6所示，为硬件互连速度及FPGA的IO管脚工程计算图，高速数据采样之后产生的高速大容量数据，经过LVDS差分线接口进入系统之后，利用FPGA逐步串并转换分发数据，以空间换速度，使数据流降低到FLASH的写入速度，保证高速大容量数据的完整接收不丢失。

如图7所示，为Spartan6 FPGA的Bank分配图，对外通过LVDS差分线接收高速大容量数据，通过PCI本地总线接收控制指令，连续不间断存储数据。

如图8所示，为Virtex5 FPGA的Bank分配图，该FPGA主要起到数据的传输和分发作用，接收到高速采集的大容量数据后，经过串并转换降速后分发到两个Spartan6。同时可以接收控制指令进行系统各种功能操作，并实现两个Spartan6的配置功能。

如图9所示，为FPGA动态重配置数据流方向图；Platform Flash加载方式，因为系统具备了重配置功能，Platform  Flash的加载方式便显得毫无必要，故舍弃了部分FPGA的该功能，节约成本，使用PCI总线加载方式时，配置所需的BIN文件存储在上位机（如工业控制计算机机）里。需要更改FPGA配置时，上位机通过网线将BIN文件传输到下位机（如cPCI6880系统板卡），再通过PCI总线下载。Virtex5 FPGA接收BIN文件后分别配置两片Spartan6 FPGA。采用这种重配置方式时，因为配置所需的BIN文件是存储在上位机里的，所以可以存储很多不同系统功能的BIN文件，根据需要下载不同的配置文件实现相应的系统功能，方便系统程序的实时更新和不同功能的实现。

由于工艺不能保证NAND FLASH在其生命周期中保持性能的可靠，因此在生产及使用过程中会产生坏块，使用2片NOR FLASH专用于NAND FLASH的坏块管理，系统上电时自动读NOR FLASH，加载坏块信息列表到Spartan6  FPGA中，避免再次检查建立坏块列表的重复劳作；系统的使用过程中出现新的坏块时，能够实时更新坏块信息列表，保证系统的工作稳定，如图10所示为NAND FLASH的坏块管理原理图；系统断电前自动写NOR FLASH，存储更新坏块列表，方便下次上电时加载。

为了增强数据的可靠性和可恢复性，针对NAND FLASH，使用专用的校验：ECC（Error Correcting Code）校验，ECC能纠正单比特错误数据和检测双比特错误数据，而且计算速度很快，但对1bit以上的错误无法纠正，对2bit以上的错误不保证能检测。执行NAND FLASH写操作时，FPGA同时计算出写入数据的ECC码，写入NAND FLASH的空闲存储空间；执行NAND FLASH读操作时，FPGA同时计算出读出数据的ECC码，并与空闲存储空间中的ECC码作比较，从而可以纠正和检测数据。

如图11所示，电源电路为cPCI的背板设有电源插针形式的3.3V、5V、12V、-12V和接地引脚，用于给第一FPGA、两片第二FPGA、PCI桥芯片提供工作电压，为每块板卡提供500mA的电流。由于各FLASH芯片工作在+3.3V，FPGA需要+2.5V、+1.0V、+1.2V，根据评估的各种电压功耗，使用多种开关电源和线性电源，对cPCI的背板提供的电压进行二次稳压，提供系统使用。

以上显示和描述了本实用新型的基本原理、主要特征及优点。本行业的技术人员应该了解，本实用新型不受上述实施例的限制，上述实施例和说明书中描述的只是说明本实用新型的原理，在不脱离本实用新型精神和范围的前提下，本实用新型还会有各种变化和改进，这些变化和改进都落入要求保护的本实用新型范围内。本实用新型要求保护范围由所附的权利要求书及其等效物界定。

Claims (5)

1.一种高速大容量FLASH单板存储电路板，其特征在于：包括一片第一FPGA、两片第二FPGA、PCI桥芯片和电源电路，第一FPGA通过LVDS差分线分别与两片第二FPGA相连接，第一FPGA、两片第二FPGA分别与PCI桥芯片的本地总线相连接，PCI桥芯片还连接有EEPROM存储芯片，各第二FPGA分别连接有64片NAND  LASH存储芯片，两片第二FPGA在物理结构上对称，64片NAND FLASH存储芯片分为8组，每组设有共用数据并联的8片NAND FLASH存储芯片，各第二FPGA还分别连接有NOR  LASH存储芯片，所述PCI桥芯片用于连接通信主机。

2.根据权利要求1所述的一种高速大容量FLASH单板存储电路板，其特征在于：第一FPGA为Virtex5 FPGA芯片。

3.根据权利要求1所述的一种高速大容量FLASH单板存储电路板，其特征在于：两片第二FPGA为Spartan6  FPGA芯片。

4.根据权利要求1所述的一种高速大容量FLASH单板存储电路板，其特征在于：所述电源电路为cPCI的背板设有电源插针形式的3.3V、5V、12V、-12V和接地引脚，用于给第一FPGA、两片第二FPGA、PCI桥芯片提供工作电压。

5.根据权利要求1所述的一种高速大容量FLASH单板存储电路板，其特征在于：所述NOR LASH存储芯片用于NAND FLASH存储芯片的坏块信息存储介质。