WO2019114069A1 - 基于混合功能存储单元的可编程器件结构 - Google Patents

基于混合功能存储单元的可编程器件结构 Download PDF

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Abstract

一种基于混合功能存储单元的可编程器件结构，包括：存储单元SRAM和混合功能单元；其中，存储单元包括：n个寄存器单元和至少一个选择控制位，其中n＝2^x，x为自然数；寄存器单元根据选择控制位选择，当选择控制位选择混合功能单元用作查找表时，实现逻辑功能；或当选择控制位选择混合功能单元用作多路选择器时，实现选路功能。所述可编程器件结构通过对寄存器单元的复用，既实现了传统FPGA的选路功能，又提供了逻辑的功能，大大减少了资源的浪费。

Description

基于混合功能存储单元的可编程器件结构 技术领域
本发明涉及集成电路，尤其是涉及一种基于FPGA的混合功能存储单元结构。
背景技术
基于存储单元SRAM-BASED的可编程器件中，有25％的面积是配置用寄存器单元sram-bits。其中选路用的sram-bits在选路完成后还有近似50％的剩余是空闲的，没有用到。造成资源的浪费。
发明内容
本发明提供一种把FPGA剩余SRAM-BITS既能实现选路功能，又能实现逻辑功能的结构。这种结构可以根据FPGA中对逻辑单元和选路MUX的需求，由软件自动来控制，哪些SRAM-BITS用作选路用的功能，哪些SRAM-BITS用作逻辑功能。
为实现上述目的，本发明提供了一种基于混合功能存储单元的可编程器件结构，包括：存储单元SRAM和混合功能单元；其中，存储单元包括：n个寄存器单元和至少一个选择控制位，其中n＝2^x，x为自然数；寄存器单元根据选择控制位选择，当选择控制位选择混合功能单元用作查找表时，实现逻辑功能；或当选择控制位选择混合功能单元用作多路选择器时，实现选路功能。
优选地，选择控制位置为第一标记位时，将混合功能单元用作查找表，实现逻辑功能；选择控制位置为第二标记位时，将混合功能单元用作多路选择器，实现选路功能。
优选地，混合功能单元包括：输入选择单元、控制选择单元、混合模 块和多路选择模块。其中，输入选择单元包括：2n个二选一单元，其两个输入端与所述寄存器单元一一对应相连，输出混合输入位；控制选择单元包括：k个二选一单元，其中k＝1+x，其第一输入端与寄存器单元对应相连，第二输入端接收来自外部的输入信号，输出混合选择位。
优选地，混合模块包括：k层COMS传输门。第一层为2n个COMS传输门，其中相邻两个COMS传输门为一组，每组的第一个COMS传输门的输入端与其中一个输入选择单元的输出正向相连，每组的第二个COMS传输门的输入端与其中一个输入选择单元的输出反向相连，每组的两个COMS传输门输出端相连，作为整组的共同输出。第二层为n个COMS传输门，其中相邻两个COMS传输门为一组，每组的第一个COMS传输门的输入端与上一层的一组输出正向相连，每组的第二个COMS传输门与上一层的另一组输出反向相连，每组的两个COMS传输门输出端相连，作为整组的共同输出。以此类推，直至第K层为2个COMS传输门，第一个COMS传输门的输入端与上一层的一组输出正向相连，第二个COMS传输门与上一层的另一组输出反向相连，两个COMS传输门输出端相连，作为共同输出。
优选地，混合模块中的k层COMS传输门，每层COMS传输门由一个混合选择位控制其导通。
优选地，多路选择模块包括：x个多路选择器。多路选择器包括：k层COMS传输门。第一层为2n个COMS传输门，其中相邻两个COMS传输门为一组，每组的第一个COMS传输门的输入端正向接收外部选路输入信号，每组的第二个COMS传输门的输入端反向接收外部选路输入信号，每组的两个COMS传输门输出端相连，作为整组的共同输出。第二层为n个COMS传输门，其中相邻两个COMS传输门为一组，每组的第一个COMS传输门的输入端与上一层的一组输出正向相连，每组的第二个COMS传输门与上一层的另一组输出反向相连，每组的两个COMS传输门输出端相连，作为整组的共同输出。以此类推，直至第K层为2个COMS传输门，第一个COMS传输门的 输入端与上一层的一组输出正向相连，第二个COMS传输门与上一层的另一组输出反向相连，两个COMS传输门输出端相连，作为共同输出。
优选地，多路选择模块中的k层COMS传输门，每层COMS传输门由一个所述存储器单元控制其导通。
优选地，混合功能单元由硬件描述语言Verilog实现。
本发明通过对寄存器单元的复用，既实现了传统FPGA的选路功能，又提供了逻辑的功能，大大减少了资源的浪费。
附图说明
图1为一种基于混合功能存储单元的可编程器件结构示意图；
图2为现有逻辑功能示意图；
图3为现有多路选择器功能示意图；
图4为本发明的一个实施例提供的混合功能存储单元的可编程器件电路示意图；
图5为本发明的一个实施例混合功能单元实现逻辑示意图；
图6为本发明的一个实施例混合功能单元实现选路示意图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
图1为基于混合功能存储单元的可编程器件结构示意图。
如图1所示，本发明的一个实施例提供了一种基于混合功能存储单元的可编程器件结构，包括：存储单元SRAM和混合功能单元；其中，存储单元包括：n个寄存器单元和至少一个选择控制位，其中n＝2^x，x为自然数；寄存器单元根据选择控制位选择，当选择控制位选择混合功能单元用作查找表时，实现逻辑功能；或当选择控制位选择混合功能单元用作多路选择器时，实现选路功能。
图2为现有逻辑功能示意图。
如图2所示，现有技术中实现逻辑查找表时，提供了16个寄存器单元，每个寄存器单元存储着相应数据。每个寄存器单元与第一层COMS传输门一对一连接，其中第一层COMS传输门为16个。第一层中相邻的两个COMS传输门两两一组，并且连接方向相反，根据z0信号控制，实现二选一的功能。第二层COMS传输门为8个，接收端接收第一层的输出结果，根据z1信号控制，实现二选一的功能。以此类推，直至第4层COMS传输门为两个，接收来自第三层COMS传输门的输出结果，根据z3信号控制，实现二选一，输出唯一结果。实现了任意4输入控制的任何逻辑。
图3为现有多路选择器功能示意图。
如图3所示，现有技术中实现多路选择器功能时，提供了两个16选1的MUX功能。其中每个MUX分为5组4选1。每组4选一包括4个COMS传输门。第1、2、3和4组输入端接收输入信号，每组中相同位置的COMS传输门接收相同的来自SRAM的控制信号，控制其选通。第一组4输入信号分别为in0、in1、in2、in3，分别由bit0、bit1、bit2、bit3控制，输出为o0。第二组4输入信号分别为in4、in5、in6、in7，分别由bit0、bit1、bit2、bit3控制，输出为o1。第三组4输入信号分别为in8、in9、in10、in11，分别由bit0、bit1、bit2、bit3控制，输出为o2。第四组4输入信号分别为in12、in13、in14、in15，分别由bit0、bit1、bit2、bit3控制，输出为o3。第五组4输入信号分别为前4组的输出信号为o0、o1、o2、o3，分别由bit4、bit5、bit6、bit7控制，最后输出唯一信号。现有技术中实现多路选择功能时，由8个bit控制信号控制任意16个输入信号的选通。当提供了16个bit的控制信号，可以实现两个16选1的多路选择功能。
图4为本发明的一个实施例提供的混合功能存储单元的可编程器件电路示意图。
如图4所示，图中最左边部分是SRAM的bit位，用于存储相应数据。其 中SRAM bit中的c0-c15表示是当混合模块用作查找表LUT时，混合模块的输入信号。f0-f15表示当混合模块用作多路选择器MUX时，混合模块的输入信号。SRAM中的每个寄存器单元对应连接输入选择单元中的一个二选一MUX的一个输入端，输入选择单元中的二选一MUX的另一个输入端接收外部选路输入信号f0-f15，通过选择控制位Func_select作为输入选择单元中的二选一MUX的控制信号，输出混合模块的输入信号i0-i15。控制选择单元中的4个二选一MUX中的每个，其第一输入端接收SRAM中的c0-c3，第二输入端接收外部的任意四输入F0-F3，通过选择控制位Func_select作为控制选择单元中的二选一MUX的控制信号，输出混合模块的控制信号s0-s3。
混合模块包括4层COMS传输门，其中第一层COMS传输门接收输入选择单元的输出信号i0-i15。第一层中相邻的两个COMS传输门两两一组，并且连接方向相反，根据s0信号控制，实现二选一的功能。第二层COMS传输门为8个，接收端接收第一层的输出结果，根据s1信号控制，实现二选一的功能。以此类推，直至第4层COMS传输门为两个，接收来自第三层COMS传输门的输出结果，根据s3信号控制，实现二选一，输出唯一结果。
值得注意的是，本实施例中SRAM提供了16位输入，但本领域技术人员应当理解，也以为2n个输入，n＝2^x，x为自然数。其中有k层COMS传输门，其中k＝1+x。
在另一个实施例中，当有2n个输入时，第一层为2n个COMS传输门，其中相邻两个COMS传输门为一组，每组的第一个COMS传输门的输入端与其中一个输入选择单元的输出正向相连，每组的第二个COMS传输门的输入端与其中一个输入选择单元的输出反向相连，每组的两个COMS传输门输出端相连，作为整组的共同输出；
第二层为n个COMS传输门，其中相邻两个COMS传输门为一组，每组的第一个COMS传输门的输入端与上一层的一组输出正向相连，每组的第二个COMS传输门与上一层的另一组输出反向相连，每组的两个COMS传输门 输出端相连，作为整组的共同输出；
以此类推，直至第K层为2个COMS传输门，第一个COMS传输门的输入端与上一层的一组输出正向相连，第二个COMS传输门与上一层的另一组输出反向相连，两个COMS传输门输出端相连，作为共同输出。
多路选择模块至少一个多路选择器(图中仅示出1个)，每个多路选择器结构相似，只有控制信号不同。多路选择器包括4层COMS传输门。每层COMS传输门根据SRAM bit位控制选通，并且相邻的两个COMS传输门两两一组，连接方向相反。第一层COMS传输门接收外部选路输入信号f0-f15，根据c4信号控制，实现二选一的功能。第二层COMS传输门为8个，接收端接收第一层的输出结果，根据c5信号控制，实现二选一的功能。以此类推，直至第4层COMS传输门为两个，接收来自第三层COMS传输门的输出结果，根据c7信号控制，实现二选一，输出唯一结果。
本实施例中还可以再包括两个多路选择器(图中未示出)控制信号分别为c8-c11和c12-c15。其中多路选择器的个数，可根据SRAM bit位的个数适当选取。
值得注意的是，本实施例提供了16输入的逻辑，但本领域技术人员应当理解，多路选择器功能模块也可以包括：x个多路选择器。每个多路选择器包括：k层COMS传输门；第一层为2n个COMS传输门，其中相邻两个COMS传输门为一组，每组的第一个COMS传输门的输入端正向接收外部选路输入信号，每组的第二个COMS传输门的输入端反向接收外部选路输入信号，每组的两个COMS传输门输出端相连，作为整组的共同输出；
第二层为n个COMS传输门，其中相邻两个COMS传输门为一组，每组的第一个COMS传输门的输入端与上一层的一组输出正向相连，每组的第二个COMS传输门与上一层的另一组输出反向相连，每组的两个COMS传输门输出端相连，作为整组的共同输出；
以此类推，直至第K层为2个COMS传输门，第一个COMS传输门的输 入端与上一层的一组输出正向相连，第二个COMS传输门与上一层的另一组输出反向相连，两个COMS传输门输出端相连，作为共同输出。
图5为本发明的一个实施例混合功能单元实现逻辑示意图。
在一个实施例中，如图5所示，中用粗线重点描绘了实现逻辑功能时，混合功能单元与存储单元之间的信号传输。本实施例中选取0为第一标记位，1为第二标记位。当选择控制位置为0时，输入选择单元中的二选一MUX选择SRAM bit中的c0-c15作为输出i0-i15，同时，控制选择单元中的二选一MUX选择来自外部的任意4输入F0-F3作为输出s0-s3。此时，只有混合模块作为LUT工作，多路选择模块停止工作。
混合模块中的第一层COMS传输门接收输入选择单元的输出信号i0-i15。其中i0-i15的值为c0-c15，用于存储预先设置好的运算结果。第一层中相邻的两个COMS传输门两两一组，并且连接方向相反，根据s0信号控制，实现二选一的功能。第二层COMS传输门为8个，接收端接收第一层的输出结果，根据s1信号控制，实现二选一的功能。以此类推，直至第4层COMS传输门为两个，接收来自第三层COMS传输门的输出结果，根据s3信号控制，实现二选一，输出唯一结果，得到相应的逻辑运算结果。其中s0-s3的值为任意的四输入F0-F3，通过任意的四输入F0-F3，经过逻辑运算选择一个预先存好的值c0-c15中的一个，即混合模块实现了任意4输入的逻辑功能。
值得注意的是，本实施例中SRAM bit位为16位，可实现任意4输入的逻辑，但本领域的技术人员应当理解，SRAM bit位也以为2n个，n＝2^x，x为自然数。其中有k层COMS传输门，其中k＝1+x。也就可以实现任意k输入的逻辑功能。
图6为本发明的一个实施例混合功能单元实现选路示意图。
在一个实施例中，如图6所示，中用粗线重点描绘了实现选路功能时，混合功能单元与存储单元之间的信号传输。本实施例中选取0为第一标记位，1为第二标记位。当选择控制位置为1时，输入选择单元中的二选一 MUX选择外部输入信号f0-f15作为输出i0-i15，同时，控制选择单元中的二选一MUX选择SRAM bit中的c0-c3作为输出s0-s3。此时，混合模块作为多路选择器与多路选择模块同时工作。
混合模块中的第一层COMS传输门接收输入选择单元的输出信号i0-i15。其中i 0-i15的值为f0-f15，为外部输入信号。第一层中相邻的两个COMS传输门两两一组，并且连接方向相反，根据s0信号控制，实现二选一的功能。第二层COMS传输门为8个，接收端接收第一层的输出结果，根据s1信号控制，实现二选一的功能。以此类推，直至第4层COMS传输门为两个，接收来自第三层COMS传输门的输出结果，根据s3信号控制，实现二选一，输出唯一结果。其中s0-s3的值为SRAM bit中的c0-c3，输入信号i0-i15的值为外部输入信号f0-f15，即混合模块实现了由SRAM bit位控制的16选1的MUX功能。多路选择模块的输入与混合模块输入相同，控制信号为SRAM bit中的c4-c7。由于本实施例提供的SRAM bit为16位，根据实际情况的需求，还可以再增加两个多路选择模块(图中未示出)，其输入与混合模块相同，控制信号分别为c8-c11和c12-c15。每个16选1的MUX通过预先存在SRAM中的4个值c0-c3、c4-c7、c8-c11或c12-c15，实现一种选通方式，不同的MUX在相同的输入情况下根据SRAM能够得到不同的选通结果。可以看出，16位的SRAM bit最多可以控制4个16选1的MUX。
值得注意的是，本实施例中SRAM bit位为16位，可实现最多4个16选1的MUX，但本领域的技术人员应当理解，SRAM bit位也可以为2n个，n＝2^x，x为自然数。其中有k层COMS传输门，其中k＝1+x。可以实现2n选1的MUX，由k个控制信号控制。并且根据需求，可以实现m个多路选择模块，但控制信号个数最多不能超过2n个，即mk≤2n。
本发明电路根据选择控制位选择存储器单元用于逻辑功能或者多路选择功能。后面的逻辑部分还可以由硬件描述语言实现，在一个实施例中选择Verilog实现。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

  1. 一种基于混合功能存储单元的可编程器件结构，其特征在于，包括：存储单元(SRAM)和混合功能单元；其中，
    存储单元包括：n个寄存器单元和至少一个选择控制位，其中n＝2^x，x为自然数；
    所述寄存器单元根据所述选择控制位选择，当所述选择控制位选择所述混合功能单元用作查找表时，实现逻辑功能；或当所述选择控制位选择所述混合功能单元用作多路选择器时，实现选路功能。
  2. 根据权利要求1所述的结构，其特征在于，所述选择控制位置为第一标记位时，将所述混合功能单元用作查找表，实现逻辑功能；所述选择控制位置为第二标记位时，将所述混合功能单元用作多路选择器，实现选路功能。
  3. 根据权利要求1所述的结构，其特征在于，所述混合功能单元包括：输入选择单元、控制选择单元、混合模块和多路选择模块；其中，
    所述输入选择单元包括：2n个二选一单元，其两个输入端与所述寄存器单元一一对应相连，输出混合输入位；
    所述控制选择单元包括：k个二选一单元，其中k＝1+x，其第一输入端与所述寄存器单元的输出对应相连，第二输入端接收来自外部的输入信号，输出混合选择位。
  4. 根据权利要求3所述的结构，其特征在于，所述混合模块包括：k层COMS传输门；
    第一层为2n个COMS传输门，其中相邻两个COMS传输门为一组，每组的第一个COMS传输门的输入端与其中一个所述输入选择单元的输出正向相连，每组的第二个COMS传输门的输入端与其中一个所述输入选择单元的输出反向相连，每组的两个COMS传输门输出端相连，作为整组的共同输出；
    第二层为n个COMS传输门，其中相邻两个COMS传输门为一组，每组 的第一个COMS传输门的输入端与上一层的一组输出正向相连，每组的第二个COMS传输门与上一层的另一组输出反向相连，每组的两个COMS传输门输出端相连，作为整组的共同输出；
    以此类推，直至第K层为2个COMS传输门，第一个COMS传输门的输入端与上一层的一组输出正向相连，第二个COMS传输门与上一层的另一组输出反向相连，两个COMS传输门输出端相连，作为共同输出。
  5. 根据权利要求4所述的结构，其特征在于，所述混合模块中的k层COMS传输门，每层COMS传输门由一个混合选择位控制其导通。
  6. 根据权利要求3所述的结构，其特征在于，所述多路选择模块包括：x个多路选择器；
    所述多路选择器包括：k层COMS传输门；
    第一层为2n个COMS传输门，其中相邻两个COMS传输门为一组，每组的第一个COMS传输门的输入端正向接收外部选路输入信号，每组的第二个COMS传输门的输入端反向接收外部选路输入信号，每组的两个COMS传输门输出端相连，作为整组的共同输出；
    第二层为n个COMS传输门，其中相邻两个COMS传输门为一组，每组的第一个COMS传输门的输入端与上一层的一组输出正向相连，每组的第二个COMS传输门与上一层的另一组输出反向相连，每组的两个COMS传输门输出端相连，作为整组的共同输出；
    以此类推，直至第K层为2个COMS传输门，第一个COMS传输门的输入端与上一层的一组输出正向相连，第二个COMS传输门与上一层的另一组输出反向相连，两个COMS传输门输出端相连，作为共同输出。
  7. 根据权利要求6所述的结构，其特征在于，所述多路选择模块中的k层COMS传输门，每层COMS传输门由一个所述存储器单元控制其导通。
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