CN101944075A

CN101944075A - 总线系统、对低速总线设备进行读写操作的方法及装置

Info

Publication number: CN101944075A
Application number: CN 201010235902
Authority: CN
Inventors: 黄冠华
Original assignee: Beijing Star Net Ruijie Networks Co Ltd
Current assignee: Beijing Star Net Ruijie Networks Co Ltd
Priority date: 2010-07-21
Filing date: 2010-07-21
Publication date: 2011-01-12
Anticipated expiration: 2030-07-21
Also published as: CN101944075B

Abstract

本发明公开了一种总线系统、对低速总线设备进行读写操作的方法及装置，通过在现有的总线系统中加入逻辑器件，在中央处理器需要访问低速总线设备时，可以以高速时序访问该逻辑器件，即以高速时序向该逻辑器件发送读操作控制信号或写操作控制信号，由该逻辑器件将高速时序实时地转化为基于与被访问的低速总线设备相应的低速时序，并以此来访问该低速总线设备，在此过程中，逻辑器件根据中央处理器发送的读操作控制信号或写操作控制信号完成相应的处理。根据该技术方案，可以实现中央处理器以高速时序访问低速总线设备，在保证实时性的基础上减少了中央处理器访问低速总线设备耗费的总线周期，从而提高了总线带宽，使总线系统的性能得到优化。

Description

总线系统、对低速总线设备进行读写操作的方法及装置

技术领域

本发明涉及数据传输技术领域，尤其涉及一种总线系统、对低速总线设备进行读写操作的方法及装置。

背景技术

总线(Bus)是指用于在电子系统内部各功能部件之间传送信息的公共通信干线，根据总线应用的具体环境以及承担的作用不同，总线的组成也不同，例如，对于本地总线(local bus)，它一般由一组导线组成，按照各导线功能的不同，又可以划分为数据总线、地址总线和控制总线，分别用来传输数据信号、地址信号以及控制信号。

在本地总线的一个典型应用环境中，总线用于连接中央处理器以及总线设备，并负责传送中央处理器对总线设备进行读写操作时的信号，该总线系统如图1所示，包括中央处理器(Central Processing Unit，CPU)、总线以及支持中央处理器通过总线进行数据读写的总线设备，图1中包括了三个总线设备；其中：

中央处理器为整个硬件系统的核心，它在软件的控制下调度整个系统的资源，如通过驱动总线来发起对总线设备的读写操作；

总线设备一般是具备某些特定功能的模块，例如，SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存储器)、并行FLASH、串行FLASH等；

总线由地址总线、数据总线和控制总线构成，如图1所示，ADDR为地址总线，DATA为数据总线，OE#、OE#以及CS#为控制总线，读使能OE#表明读操作控制总线，写使能WE#表明写操作控制总线，片选CS[7:0]#用于决定中央处理器要访问的总线设备为哪个，如图1中所示，CS0#有效则表示中央处理器要访问总线设备3。在中央处理器访问总线设备的过程中，各信号必须以一种特定的逻辑关系进行工作，这种不同信号之间的特定逻辑关系就称为时序，读时序即为进行读操作时的时序，写时序即为进行写操作时的时序。因为不同的总线设备都有其自己的器件特征，例如读写数据的速度可能相差很大，因而中央处理器访问总线设备时的时序必须符合该总线设备的规定，例如，当CS#与OE#同时有效时，为读操作，当CS#与WE#同时有效时，为写操作。

在总线系统中，中央处理器一般只有一个，但总线设备经常会有多个，如图1所示，各总线设备都是直接与总线中的各条信号线直接相连，这些总线设备共用地址总线(ADDR)、数据总线(DATA)以及控制总线中的读使能OE#和写使能WE#，但是片选信号CS#是相互独立的，如图1所示，总线设备1、总线设备2、总线设备3的片选信号分别为CS2#、CS1#、CS0#，中央处理器正是利用这些独立的片选信号来对不同的总线设备进行分辨。

基于图1所示的总线系统，中央处理器访问总线设备的过程如下：

当中央处理器要和总线设备1进行数据传输时，它就使CS2#有效(通常低电平为有效)，总线设备1检测到CS2#有效后，进一步检测是OE#有效还是WE#有效，以此来判断中央处理器是发起读操作还是写操作，判断完毕后，总线设备1就会响应中央处理器的相应操作。

总线系统的性能一般通过总线带宽来体现，总线带宽指单位时间内总线上传送的数据量大小，单位一般用MB/s表示，即每钞钟传送的兆字节数。与总线带宽密切相关的两个因素是总线的位宽和总线的读写周期(即中央处理器对总线设备进行一次读操作或写操作所需要的时间)，它们之间的关系如下：

总线带宽＝总线的位宽/(8*总线读写周期)

总线设备一般分为高速总线设备和低速总线设备，高速总线设备和低速总线设备是通过中央处理器执行一次读操作或写操作所需的时间来区分，中央处理器访问高速总线设备所需的时间相对较短，访问低速总线设备所需的时间相对较长。高速总线设备与低速总线设备并没有严格意义上的区分，而只是相对的概念，例如，如果一个总线设备的读写周期大于总线周期的5倍，则可以认为该总线设备是低速总线设备，否则为高速总线设备。如前所述，中央处理器要访问总线设备，必须以一定的时序来操作，该时序是被访问的总线设备规定的，中央处理器必须发出符合这个规定的信号，才能成功对总线设备进行读操作或写操作，如图2所示，是中央处理器为某一低速总线设备配置的读写时序，其中，T_busclock为中央处理器的总线周期，假设总线频率为100MHz，那么T_busclock＝10ns，假设该低速总线设备规定一个读写周期的最短时间为100ns，则中央处理器需要为该低速总线设备配置10个总线周期(即100ns，也就是说，中央处理器对此低速总线设备进行一次读操作或写操作，必须耗费100ns的时间，在这个时间内，中央处理器不能访问其他的总线设备，也不能进行其他的操作。假设该低速总线设备的位宽为8bit，则总线带宽＝总线的位宽/(8*总线的读写周期)＝10MB/s，即中央处理器访问此低速总线设备时，总线带宽仅为10MB/s。而在理想状态下，如果总线设备的读写周期与中央处理器的总线周期相同，那么总线带宽可以达到100MB/s，由此可见，中央处理器访问低速总线设备的效率仅为理想状态下的10％。

综上所述，传统总线系统的主要缺点是：中央处理器在访问读写周期较长的低速总线设备时，会耗费过多的总线周期，导致总线带宽低下，整个系统的性能也因此变差。

发明内容

有鉴于此，本发明实施例提供一种总线系统、对低速总线设备进行读写操作的方法及装置，采用该技术方案，能够提高中央处理器访问低速总线设备时的总线带宽。

本发明实施例通过如下技术方案实现：

根据本发明实施例的一个方面，提供了一种总线系统，该总线系统包括中央处理器、逻辑器件以及低速总线设备：

所述中央处理器，用于向所述逻辑器件发送第一读数据控制信号以及向第一地址总线发送用于指示读取的数据所在地址的地址信号；在经过设定时长后，再次向所述逻辑器件发送所述第一读数据控制信号以及向第一地址总线发送所述地址信号，并获取所述逻辑器件发送到第一数据总线上的数据；其中，所述第一读数据控制信号以及所述地址信号以第一时序关系发送；

所述逻辑器件，用于在接收到所述中央处理器发送的第一读数据控制信号后，锁存第一地址总线上传输的地址信号，并确定所述第一读数据控制信号指示读取的数据是否存储在本地寄存器中，若是，则将所述寄存器中存储的数据发送到第一数据总线上；若否，则向所述第一读数据控制信号指示读取数据的低速总线设备发送第二读数据控制信号以及向第二地址总线发送锁存的所述地址信号，并获取所述低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中，其中，所述第二读数据控制信号以及锁存的所述地址信号以第二时序关系发送，并且所述第二时序包括的总线周期数大于所述第一时序包括的总线周期数；

所述低速总线设备，用于在接收所述逻辑器件发送的第二读数据控制信号后，获取第二地址总线上传输的地址信号，并将从所述地址信号指示的地址中读取的数据发送到第二数据总线上。

根据本发明实施例的又一个方面，还提供了一种总线系统，该总线系统包括中央处理器、逻辑器件以及低速总线设备：

所述中央处理器，用于向所述逻辑器件发送第一写数据控制信号、向第一数据总线发送所述第一写数据控制信号指示写入的数据信号以及向第一地址总线发送指示数据写入地址的地址信号；其中，所述第一写数据控制信号、所述数据信号以及所述地址信号以第一时序关系发送；

所述逻辑器件，用于在接收到所述中央处理器发送的第一写数据控制信号后，锁存所述地址信号以及所述数据信号，并向所述第一写数据控制信号指示写入数据的低速总线设备发送第二写数据控制信号、向第二数据总线发送锁存的所述数据信号以及向第二地址总线发送锁存的所述地址信号，其中，所述第二写数据控制信号、锁存的所述数据信号以及锁存的所述地址信号以第二时序关系发送，并且所述第二时序包括的总线周期数大于所述第一时序包括的总线周期数；

所述低速总线设备，用于在接收所述逻辑器件发送的第二写数据控制信号后，获取第二数据总线上传输的数据信号以及第二地址总线上传输的地址信号，并将所述数据信号对应的数据写入所述地址信号指示的地址。

根据本发明实施例的又一个方面，还提供了一种对低速总线设备进行读操作的方法，包括：

逻辑器件接收中央处理器发送的第一读数据控制信号，并锁存所述中央处理器向第一地址总线发送的用于指示读取的数据所在地址的地址信号；其中，所述第一读数据控制信号以及所述地址信号以第一时序关系发送；

逻辑器件确定所述第一读数据控制信号指示读取的数据是否存储在本地寄存器中；

若是，则将所述寄存器中存储的数据发送到第一数据总线上供所述中央处理器读取；

若否，则向所述第一读数据控制信号指示读取数据的低速总线设备发送第二读数据控制信号以及向第二地址总线发送锁存的所述地址信号，并获取所述低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中，其中，所述低速总线设备发送到第二数据总线上的数据为所述低速总线设备在接收所述第二读数据控制信号后从所述第二地址总线上传输的地址信号指示的地址中获取的；所述第二读数据控制信号以及锁存的所述地址信号以第二时序关系发送，并且所述第二时序包括的总线周期数大于所述第一时序包括的总线周期数。

根据本发明实施例的又一个方面，还提供了一种对低速总线设备进行写操作的方法，包括：

逻辑器件接收中央处理器发送的第一写数据控制信号，并锁存所述中央处理器向第一数据总线发送的第一写数据控制信号指示写入的数据信号以及所述中央处理器以第一时序向第一地址总线发送的指示数据写入地址的地址信号；其中，所述第一写数据控制信号、所述数据信号以及所述地址信号以第一时序关系发送；

逻辑器件向所述第一写数据控制信号指示写入数据的低速总线设备发送第二写数据控制信号、向第二数据总线发送锁存的所述数据信号以及向第二地址总线发送锁存的所述地址信号，供所述低速总线设备将所述数据信号对应的数据写入所述地址信号指示的地址中，其中，所述第二写数据控制信号、锁存的所述数据信号以及锁存的所述地址信号以第二时序关系发送，并且所述第二时序包括的总线周期数大于所述第一时序包括的总线周期数。

根据本发明实施例的又一个方面，还提供了一种对低速总线设备进行读操作的装置，包括：

接收单元，用于接收中央处理器发送的第一读数据控制信号；

信号锁存单元，用于在所述接收单元接收所述第一读数据控制信号后，锁存所述中央处理器向第一地址总线发送的用于指示读取的数据所在地址的地址信号；其中，所述第一读数据控制信号以及所述地址信号以第一时序关系发送；

寄存器状态确定单元，用于确定所述接收单元接收的第一读数据控制信号指示读取的数据是否存储在本地寄存器中；

数据输出单元，用于在所述寄存器状态确定单元的确定结果为是时，将所述寄存器中存储的数据发送到第一数据总线上供所述中央处理器读取；

发送单元，用于在所述寄存器状态确定单元的确定结果为否时，向所述第一读数据控制信号指示读取数据的低速总线设备发送第二读数据控制信号以及向第二地址总线发送锁存的所述地址信号；其中，所述第二读数据控制信号以及锁存的所述地址信号以第二时序关系发送，并且所述第二时序包括的总线周期数大于所述第一时序包括的总线周期数；

数据获取单元，用于在所述发送单元发送所述第二读数据控制信号以及所述地址信号后，获取所述低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中，其中，所述低速总线设备发送到第二数据总线上的数据为所述低速总线设备在接收所述第二读数据控制信号后从所述第二地址总线上传输的地址信号指示的地址中获取的。

根据本发明实施例的又一个方面，还提供了一种对低速总线设备进行写操作的装置，包括：

接收单元，用于接收中央处理器发送的第一写数据控制信号；

信号锁存单元，用于在所述接收单元接收所述第一写数据控制信号后，锁存所述中央处理器向第一数据总线发送的第一写数据控制信号指示写入的数据信号以及所述中央处理器以第一时序向第一地址总线发送的指示数据写入地址的地址信号；其中，所述第一写数据控制信号、所述数据信号以及所述地址信号以第一时序关系发送；

发送单元，用于向所述第一写数据控制信号指示写入数据的低速总线设备发送第二写数据控制信号、向第二数据总线发送锁存的所述数据信号以及向第二地址总线发送锁存的所述地址信号，供所述低速总线设备将所述数据信号对应的数据写入所述地址信号指示的地址中，其中，所述第二写数据控制信号、锁存的所述数据信号以及锁存的所述地址信号以第二时序关系发送，并且所述第二时序包括的总线周期数大于所述第一时序包括的总线周期数。

通过本发明实施例提供的上述至少一个技术方案，通过在现有的总线系统中加入逻辑器件，在中央处理器需要访问低速总线设备时，可以以高速时序(第一时序)访问该逻辑器件，即以高速时序向该逻辑器件发送读操作控制信号或写操作控制信号，由该逻辑器件将高速时序实时地转化为基于与被访问的低速总线设备相应的低速时序(第二时序)，并以此来访问该低速总线设备，在此过程中，逻辑器件根据中央处理器发送的读操作控制信号或写操作控制信号完成相应的处理。根据该技术方案，可以实现中央处理器以高速时序访问低速总线设备，减少了中央处理器访问低速总线设备耗费的总线周期，从而提高了总线带宽，使总线系统的性能得到优化。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1为现有技术提供的传统总线系统的系统示意图；

图2为现有技术提供的低速总线设备的读写时序示意图；

图3为本发明实施例一提供的总线系统示意图；

图4为本发明实施例一提供的包括总线连接关系的总线系统示意图；

图5为本发明实施例二提供的总线系统示意图；

图6为本发明实施例二提供的包括总线连接关系的总线系统示意图；

图7为本发明实施例三提供的对低速总线设备进行读操作的方法流程图；

图8为本发明实施例三提供的逻辑器件确定第一读数据控制信号指示读取的数据是否存储在本地寄存器中的流程图；

图9为本发明实施例三提供的逻辑器件接收中央处理器第二次发送的读数据控制信号以及进行处理的流程图；

图10为本发明实施例四提供的对低速总线设备进行写操作的方法流程图；

图11为本发明实施例五提供的基于图4提供的总线系统实现读操作的时序示意图；

图12为本发明实施例五提供的CPLD处理中央处理器的读操作的流程图；

图13为本发明实施例六提供的基于图4提供的总线系统实现写操作的时序示意图；

图14为本发明实施例六提供的CPLD处理中央处理器的写操作的流程图；

图15为本发明实施例七提供的对低速总线设备进行读操作的装置示意图；

图16为本发明实施例八提供的对低速总线设备进行写操作的装置示意图。

具体实施方式

为了给出提高中央处理器访问低速总线设备的总线带宽的实现方案，本发明实施例提供了一种总线系统、对低速总线设备进行写读操作的方法及装置，以下结合说明书附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

实施例一

根据本发明实施例，首先提供了一种总线系统，如图3所示，该总线系统主要包括：

中央处理器301、逻辑器件302以及低速总线设备303：

该总线系统可以独立地作为用于完成读操作的总线系统，即中央处理器301通过逻辑器件302对低速总线设备303执行读操作，具体地，当该总线系统独立地作为用于完成读操作的总线系统时，其包括的各功能模块的功能如下：

中央处理器301，用于以第一时序向逻辑器件302发送第一读数据控制信号以及向第一地址总线发送用于指示读取的数据所在地址的地址信号，并在经过设定时长后，再次以该第一时序向该逻辑器件302发送该第一读数据控制信号以及向第一地址总线发送用于指示读取的数据所在地址的地址信号，并获取逻辑器件302根据该第一读数据控制信号发送到第一数据总线上的数据；其中，第一读数据控制信号以及地址信号以第一时序关系发送；

逻辑器件302，用于在接收到中央处理器301发送的第一读数据控制信号后，锁存第一地址总线上传输的地址信号，并确定该第一读数据控制信号指示读取的数据是否存储在本地寄存器中，若是，则将该寄存器中存储的数据发送到第一数据总线上供中央处理器301读取；若否，则以第二时序向该第一读数据控制信号指示读取数据的低速总线设备303发送第二读数据控制信号以及将锁存的地址信号发送到第二地址总线上，并获取该低速总线设备303根据该第二读数据控制信号发送到第二数据总线上的数据并存储在本地寄存器中，其中，第二读数据控制信号以及锁存的地址信号以第二时序关系发送，并且第二时序包括的总线周期数大于第一时序包括的总线周期数；

低速总线设备303，用于在接收逻辑器件302发送的第二读数据控制信号后，获取第二地址总线上传输的地址信号，并将从该地址信号指示的地址中读取的数据发送到第二数据总线上供逻辑器件302读取。

该总线系统还可以独立地作为用于完成写操作的总线系统，即中央处理器301通过逻辑器件302对低速总线设备303执行写操作，具体地，当该总线系统独立地作为用于完成写操作的总线系统时，其包括的各功能模块的功能如下：

中央处理器301，用于以第一时序向逻辑器件302发送第一写数据控制信号、以向第一数据总线发送该第一写数据控制信号指示写入的数据信号以及向第一地址总线发送指示数据写入地址的地址信号；其中，该第一写数据控制信号、数据信号以及地址信号以第一时序关系发送；

逻辑器件302，用于在接收到中央处理器301发送的第一写数据控制信号后，锁存所述地址信号以及所述数据信号，并以第二时序向该第一写数据控制信号指示写入数据的低速总线设备303发送第二写数据控制信号、向第二数据总线发送锁存的数据信号以及向第二地址总线发送锁存的地址信号，其中，该第二写数据控制信号、锁存的数据信号以及锁存的地址信号以第二时序关系发送，并且该第二时序包括的总线周期数大于该第一时序包括的总线周期数；

低速总线设备303，用于在接收逻辑器件302发送的第二写数据控制信号后，获取第二数据总线上传输的数据信号以及第二地址总线上传输的地址信号，并将获取的数据信号对应的数据写入获取的地址信号指示的地址。

应当理解，本发明实施例中出现的第一时序、第二时序等仅用于区分不同的时序，不同实施例中出现的第一时序或第二时序并不能被认为是同一时序，即该总线系统独立地作为用于完成写操作的总线系统中发送第一写数据控制信号、数据信号以及地址信号时的第一时序，与上述总线系统独立地作为用于完成读操作的总线系统中发送第一读数据控制信号以及地址信号时的第一时序可以不为同一时序，该总线系统独立地作为用于完成写操作的总线系统中发送第二写数据控制信号、锁存的数据信号以及锁存的地址信号时的第二时序，与上述总线系统独立地作为用于完成读操作的总线系统中发送第二读数据控制信号以及锁存的地址信号时的第二时序可以不为同一时序，该说明也适用于后续与系统对应的方法实施例以及装置实施例中，后续不再赘述。

以上实施例分别描述了当总线系统独立作为用于完成读操作的总线系统时各功能模块具备的功能，以及当总线系统独立作为用于完成写操作的总线系统时各功能模块具备的功能，本发明一个优选实施例中，总线系统还可以同时作为用于完成读操作以及用于完成写操作的总线系统，相应地，该总线系统中包括的各功能模块同时具备以上读操作功能以及写操作功能，此处不再赘述。

上述实施例一中，逻辑器件302可以优选地选取最大频率大于等于中央处理器总线频率、且具备完成上述时序转换功能能力的逻辑器件，例如符合上述要求的CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)，CPLD的主要特点是可以由用户根据需要定义其逻辑功能，在电子系统中一般用于实现简单的用户定制逻辑，例如对用户定制逻辑中的时序进行转换，具体地，根据本发明上述实施例中逻辑器件302具备的功能，该逻辑器件302需要将中央处理器301以高速时序(第一时序)发出的读数据控制信号或写数据控制信号，转换为与被访问的低速总线设备相应的低速时序(第二时序)，以完成对低速总线设备的访问，执行数据获取或写入的操作。该逻辑器件302可以实现时序的实时转换，在进行时序的实时转换时，逻辑器件302需要锁存中央处理器301发送的地址信号或/和数据信号，具体地，在中央处理器301执行读操作时，该逻辑器件302锁存地址信号，在中央处理器301执行写操作时，该逻辑器件302锁存地址信号和数据信号。由于逻辑器件只锁存当下周期的地址信号或/和数据信号，因此，即使在总线系统中加入了新的逻辑器件302，也不会对数据的传输造成延迟。图3所示的总线系统中，中央处理器301与逻辑器件302之间，以及逻辑器件302与低速总线设备303之间通过总线连接，具体的连接关系如图4所示，图4中的逻辑器件302采用CPLD，并且低速总线设备303对应的片选为CS0#，其中：

ADDR为中央处理器301与CPLD 302之间的地址总线(即上述的第一地址总线)，用于传输地址信号；

DATA为中央处理器301与CPLD 302之间的数据总线(即上述的第一数据总线)，用于传输数据信号；

WE#、OE#以及CS0#为中央处理器301与CPLD 302之间的控制总线，WE#用于传输写数据控制信号、OE#用于传输读数据控制信号、CS0#有效时用于指示被访问的总线设备；

ADDR_CPLD为CPLD 302与低速总线设备303之间的地址总线(即上述的第二地址总线)，用于传输地址信号；

DATA_CPLD为CPLD 302与低速总线设备303之间的数据总线(即上述的第二数据总线)，用于传输数据信号；

WE#_CPLD、OE#_CPLD以及CS0#_CPLD为CPLD 302与低速总线设备303之间的控制总线，WE#_CPLD用于传输写数据控制信号、OE#_CPLD用于传输读数据控制信号、CS0#_CPLD有效时用于指示被访问的总线设备。

实施例二

如图5所示，该实施例一提供的总线系统在图3的基础上，还可以进一步包括高速总线设备304，该高速总线设备304直接通过总线与中央处理器301相连，用于响应中央处理器301基于高速时序进行的读操作以及写操作，具体地：

中央处理器301，用于以高速时序向高速总线设备304发送读数据控制信号以及向第一地址总线发送用于指示读取的数据所在地址的地址信号，并接收高速总线设备304根据读数据控制信号发送到第一数据总线上的数据，其中，读数据控制信号以及向第一地址总线发送的地址信号以高速时序关系发送；还用于以高速时序向高速总线设备304发送写数据控制信号、向第一数据总线发送该写数据控制信号指示写入的数据信号以及向第一地址总线发送用于指示数据写入地址的地址信号，其中，写数据控制信号、向第一数据总线发送的数据信号以及向第一地址总线发送的地址信号以高速时序关系发送；

高速总线设备304，用于在接收中央处理器301发送的读数据控制信号后，获取第一地址总线上传输的地址信号，并将该地址信号指示读取的数据发送到第一数据总线上以供中央处理器301读取；以及在接收中央处理器301发送的写数据控制信号后，获取第一数据总线上传输的数据信号以及第一地址总线上传输的地址信号，并将获取的数据信号对应的数据写入到获取的地址信号指示的地址中。

根据图5所示的总线系统，在中央处理器301需要进行数据读写操作时，首先确定要进行读写操作的总线设备为高速总线设备还是低速总线设备，若确定要进行读写操作的总线设备为高速总线设备304，则直接将相应的读数据控制信号或写数据控制信号以高速时序发送至该高速总线设备304，若确定要进行读写操作的总线设备为低速总线设备303，则将相应的读数据控制信号或写数据控制信号以高速时序发送至用于连接中央处理器301以及低速总线设备303的逻辑器件302，由该逻辑器件302基于符合低速总线设备303要求的低速时序向低速总线设备303进行相应的读写操作。根据该实施例，中央处理器301能够根据要进行读写操作的总线设备选择符合该总线设备的读写方式，从而实现了中央处理器301基于高速时序访问低速总线设备303。

图5所示的总线系统中，中央处理器301与逻辑器件302之间、逻辑器件302与低速总线设备303之间以及中央处理器301与高速总线设备304之间通过总线连接，具体的连接关系如图6所示，该图6中的逻辑器件302采用CPLD，低速总线设备303对应的片选为CS0#、高速总线设备304对应的片选为CS1#，其中各总线代表的含义与上述实施例中针对图4中各总线代表的含义的说明一致，此处不再赘述。

根据上述实施例提供的总线系统，在中央处理器301以及低速总线设备303之间增加逻辑器件302，由于一般逻辑器件(如CPLD)的时钟可以高达300MHz，中央处理器301该逻辑器件302的读写速度可以非常快，可控制在10ns以下，当然逻辑器件302也可以以较慢的速度实现与低速总线设备303的交互。在该总线系统中，中央处理器301可以把逻辑器件302看成是一个普通的高速总线设备，中央处理器301以高速时序对该逻辑器件302进行操作；同时，低速总线设备303也可以把逻辑器件302看成是普通的管理模块，它可以对这个管理模块发出的时序进行响应，逻辑器件302则实现中央处理器301的高速时序与低速总线设备303的低速时序之间的实时转换。

与上述总线系统实施例对应，本发明实施例还提供了一种对低速总线设备进行读操作以及写操作的方法，以下结合具体的实施例对本发明基于上述实施例提供的总线系统实现对低速总线设备进行读操作以及写操作的具体过程进行说明。

以上实施例中，第一地址总线即指中央处理器301与逻辑器件302之间的地址总线，第一数据总线即指中央处理器301与逻辑器件302之间的数据总线；第二地址总线即指逻辑器件302与低速总线设备303之间的地址总线，第二数据总线即指逻辑器件302与低速总线设备303之间的数据总线，后续实施例中出现的情况与此相同，不再赘述。

实施例三

基于上述实施例一中图3提供的总线系统，该实施例提供了一种对低速总线设备进行读操作的方法。

如图7所示，中央处理器301对低速总线设备进行读操作的方法，主要包括如下步骤：

步骤701、逻辑器件302接收中央处理器301以第一时序发送的第一读数据控制信号，锁存中央处理器301以第一时序向第一地址总线发送的用于指示读取的数据所在地址的地址信号；

具体地，中央处理器301在发送第一读数据控制信号以及地址信号时，该第一读数据控制信号以及地址信号以第一时序关系发送。

步骤702、逻辑器件302在接收第一读数据控制信号后，确定接收的第一读数据控制信号指示读取的数据是否存储在本地寄存器中，若是，则执行步骤703；若否，则执行步骤704～步骤705；

步骤703、逻辑器件302将该寄存器中存储的数据发送到第一数据总线上供中央处理器301读取，至此流程结束；

步骤704、逻辑器件302以第二时序向第一读数据控制信号指示读取数据的低速总线设备303发送第二读数据控制信号以及将锁存的地址信号发送到第二地址总线上；

具体地，该步骤中，逻辑器件302在发送第二读数据控制信号以及锁存的地址信号时，该第二读数据控制信号以及锁存的地址信号以第二时序关系发送。

步骤705、逻辑器件302获取低速总线设备303根据该第二读数据控制信号发送到第二数据总线上的数据并存储在本地寄存器中，至此流程结束。

具体地，上述步骤705中，低速总线设备303发送到第二数据总线上的数据从第二地址总线上传输的地址信号指示的地址中获取。

上述流程的步骤702中，若逻辑器件302确定接收的第一读数据控制信号指示读取的数据存储在本地寄存器中，则确定该第一读数据控制信号为中央处理器301首次发送的；若逻辑器件302确定接收的第一读数据控制信号指示读取的数据未存储在本地寄存器中，则确定该第一读数据控制信号为中央处理器301再次发送的，其中，逻辑器件302接收的该再次发送的第一读数据控制信号具体包括：

中央处理器301在初次发送第一读数据控制信号的设定时长后再次发送的第一读数据控制信号，其中，该设定时长大于等于逻辑器件302向第一读数据控制信号指示读取数据的低速总线设备303发送第二读数据控制信号，至获取该低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中所间隔的时间；或

中央处理器301根据接收的触发信号再次发送的第一读数据控制信号，其中，该触发信号为逻辑器件302在获取低速总线设备303发送到第二数据总线上的数据并存储在本地寄存器中后发送的。

根据本发明实施例，在执行上述步骤704之前，即逻辑器件302在以第二时序向第一读数据控制信号指示读取数据的低速总线设备303发送第二读数据控制信号时，需要将第一时序转换为第二时序，其中，第二时序符合第一读数据控制信号指示读取数据的低速总线设备303对访问时序的要求，也就是说，需要将中央处理器301访问逻辑器件302的高速时序(即第一时序)转换为根据低速总线设备303的性能能够正常响应的低速时序(即第二时序)，根据此要求，第二时序包括的总线周期数应当大于第一时序包括的总线周期数，即第一时序为高速时序，第二时序为低速时序。本发明实施例中，高速时序和低速时序并没有严格意义上的区分，而只是相对的概念，例如，如果一个时序包括的总线周期数大于5，则可以认为该时序为低速时序，否则为高速时序。

根据本发明实施例，中央处理器301在对低速总线设备303进行读操作时，需要以高速时序向逻辑器件302发送两次第一读数据控制信号以及向第一地址总线发送相应的地址信号，该第一读数据控制信号以及地址信号以高速时序关系发送。具体地，首次发送的第一读数据控制信号用于指示逻辑器件302从相应的低速总线设备303中获取数据，再次发送的读数据控制信号用于获取逻辑器件302从相应的低速总线设备303中获取的数据。基于此，上述流程的步骤702中，若逻辑器件302确定接收的第一读数据控制信号指示读取的数据未存储在本地寄存器中，则说明该第一读数据控制信号为中央处理器301首次发送的第一读数据控制信号；若逻辑器件302根据第一读数据控制信号确定接收的第一读数据控制信号指示读取的数据存储在本地寄存器中，则说明该第一读数据控制信号为中央处理器301再次发送的第一读数据控制信号。

本发明优选实施例中，逻辑器件302需要判断接收的第一读数据控制信号是中央处理器301首次发送或再次发送，为了达到此目的，上述步骤705中，逻辑器件302在接收低速总线设备303发送的数据并存储在本地寄存器中后，还进一步执行如下步骤：

通过低速总线设备303对应的片选号标识该寄存器，并将用于标识该寄存器中存储数据的标识位置为有效；

相应地，上述步骤702中，逻辑器件302确定该第一读数据控制信号指示读取的数据是否存储在本地寄存器中，如图8所述，具体包括如下步骤：

步骤801、确定第一读数据控制信号指示读取数据的低速总线设备对应的片选号；

步骤802、确定与该片选号对应的寄存器；

步骤803、判断该寄存器对应的标识位是否为有效，若是，则执行步骤804；若否，则执行步骤805；

步骤804、确定该第一读数据控制信号指示读取的数据存储在本地寄存器中，至此流程结束；

步骤805、确定该第一读数据控制信号指示读取的数据未存储在本地寄存器中，至此流程结束。

本发明优选实施例中，在执行完上述步骤705之后，即在逻辑器件302获取低速总线设备303根据第二读数据控制信号发送到第二数据总线上的数据并存储在本地寄存器中后，该方法还包括逻辑器件302接收中央处理器301再次发送的第一读数据控制信号以及进行相应处理的步骤，具体如图9所示，包括如下步骤：

步骤901、逻辑器件302接收中央处理器301再次以第一时序发送的第一读数据控制信号；

步骤902、逻辑器件302根据第一读数据控制信号确定该第一读数据控制信号指示读取的数据对应的寄存器；

步骤903、逻辑器件302将该寄存器中存储的数据发送到第一数据总线上供中央处理器301读取。

该步骤903中，逻辑器件302将寄存器中存储的数据发送到第一数据总线上后，进一步将用于标识该寄存器中存储数据的标识位置为无效。

上述步骤901～步骤903具体在上述图7所对应流程的步骤705之后执行，即在逻辑器件302确定接收的第一读数据控制信号为中央处理器301首次发送的第一读数据控制信号，并从相应的低速总线设备中获取到数据并存储到寄存器中以后执行，相应地，步骤901中逻辑器件302接收的第一读数据控制信号为中央处理器301再次发送的第一读数据控制信号。

具体地，根据本发明优选实施例，中央处理器301再次以第一时序发送的第一读数据控制信号，包括如下两种方式：

方式一、

中央处理器301在经过设定时长后再次以该第一时序发送第一读数据控制信号；其中，该设定时长大于等于逻辑器件302向第一读数据控制信号指示读取数据的低速总线设备303发送第二读数据控制信号，至获取低速总线设备303发送到第二数据总线上的数据并存储在本地寄存器中所间隔的时间，也即该设定时长根据低速总线设备303进行读写操作的周期确定，至少保证低速总线设备将中央处理器指示获取的数据发送到第二数据总线，保证逻辑器件302能够稳定存储了该数据。

根据此方式，上述步骤901中，逻辑器件302具体接收中央处理器301在初次发送第一读数据控制信号的设定时长后，再次以该第一时序发送的第一读数据控制信号，采用该方式一，可以保证数据传输的实时性。

方式二、

由逻辑器件302触发中央处理器301再次以该第一时序发送第一读数据控制信号，具体地，逻辑器件302在接收低速总线设备303发送的数据并存储在本地寄存器中后(即在执行上述步骤705之后)，向中央处理器301发送触发信号。

根据此方式，上述步骤901中，逻辑器件302具体接收中央处理器301在接收逻辑器件发送的触发信号后，再次以该第一时序发送的第一读数据控制信号。

实施例四

基于上述实施例一中图3提供的总线系统，该实施例提供了一种对低速总线设备进行写操作的方法。

如图10所示，中央处理器301对低速总线设备303进行写操作的方法，主要包括如下步骤：

步骤1001、逻辑器件302接收中央处理器301向逻辑器件发送的第一写数据控制信号；

步骤1002、锁存中央处理器301向第一数据总线发送的第一写数据控制信号指示写入的数据信号以及中央处理器301向第一地址总线发送的指示数据写入地址的地址信号；

具体地，中央处理器301在发送上述第一写数据控制信号、数据信号以及地址信号时，该第一写数据控制信号、数据信号以及地址信号以第一时序关系发送。

步骤1003、逻辑器件302以第二时序向第一写数据控制信号指示写入数据的低速总线设备303发送第二写数据控制信号、向第二数据总线发送锁存的的数据信号以及向第二地址总线发送锁存的地址信号；

具体地，该步骤中，第二写数据控制信号、锁存的的数据信号以及锁存的地址信号以第二时序关系发送。

步骤1004、低速总线设备303在接收逻辑器件302发送的第二写数据控制信号后，获取第二数据总线上传输的数据信号以及第二地址总线上传输的地址信号，并将获取的数据信号对应的数据写入到获取的地址信号指示的地址中。

根据本发明实施例，在执行上述步骤1003时，即逻辑器件302以第二时序关系向第一写数据控制信号指示写入数据的低速总线设备303发送第二写数据控制信号、锁存的地址信号以及数据信号时，还包括将第一时序实时转换为第二时序的步骤，其中，第二时序符合第一写数据控制信号指示写入数据的低速总线设备303对访问时序的要求，也就是说，需要将中央处理器301访问逻辑器件302的高速时序(即第一时序)转换为根据低速总线设备303的性能能够正常响应的低速时序(即第二时序)，根据此要求，第二时序包括的总线周期数大于第一时序包括的总线周期数，即第一时序为高速时序，第二时序为低速时序。

为了更好地理解本发明实施例提供的对低速总线设备进行读操作以及写操作的方法，以下结合更为具体的实施例进行详细说明。

实施例五

基于上述实施例一中图4提供的包括总线连接关系的总线系统示意图，该实施例提供了一种对低速总线设备进行读操作的方法，该方法针对中央处理器301对低速总线设备303进行读操作时的具体信号流向进行了详细说明。

如图11所示，基于图4提供的总线系统实现读操作的时序示意图，其中，CS0#和OE#对应的时序为中央处理器301访问CPLD 302的时序，CS0#_CPLD和OE#_CPLD对应的时序为CPLD 302将CS0#和OE#对应的高速时序转换低速时序后，向低速总线设备303发出的时序。图11中，中央处理器301访问CPLD 302的时序为高速时序，占用2个总线周期，CPLD访问低速总线设备303的时序为低速时序，占用10个总线周期。

基于图11所示的时序，图4中各实体的具体操作过程如下：

中央处理器301：

用户可以通过对中央处理器的UPM(User-programmable Machine，用户可编程控制器)进行编程，使中央处理器的读时序周期为2*T_busclock。UPM作为中央处理器内部集成控制器，主要用于控制产生访问总线设备的时序，用户通过对UPM里的RAM阵列进行编程，就可以产生符合不同总线设备所需的各种时序。从图11可以看出，在中央处理器301对低速总线设备303进行一次完整的读操作期间，中央处理器301要对CPLD进行两次读操作，即向CPLD发送两次读数据控制信号，在第一次读CPLD 302时，中央处理器301在发出读数据控制信号时还发送该读数据控制信号指示读取的数据所在地址的地址信号。由于低速总线设备303的响应速度较低，中央处理器301无法在第一次访问CPLD期间读到数据，所以在一定的时间后，需要进行对CPLD 302的第二次读操作，即再次发送读数据控制信号给CPLD 302，在第二次读操作期间，中央处理器301从CPLD 302中读取相应的数据，在中央处理器301再次发送读数据控制信号时，可以不发送地址信号，但本发明优选实施例中，为了保证时序的一致性，可以在再次发送读数据控制信号时，也发送地址信号，即两次读操作发送相同的信号。

具体地，中央处理器301在对低速总线设备303进行的两次读操作之间的时间间隔，由用户根据实际情况设定，但需要保证中央处理器发起第二次读数据控制信号时，要读取的数据已经保存在CPLD 302的寄存器中，如设定为低速总线设备303对本次访问的响应时间。

低速总线设备303：

CPLD 302以低速时序访问低速总线设备303，低速总线设备303则把CPLD 302看成是与传统系统中的中央处理器一样功能的模块，该低速总线设备303也是以和传统系统中一样的行为对CPLD 302发送的读数据控制信号进行响应，即只要低速总线设备303检测到CPLD 302给它发出的读数据控制信号，则获取第二地址总线上传输的地址信号，并从该地址信号指示的地址读取数据。该低速总线设备303在经过一定的响应时间(即读取数据的时间)后，就会将相应的数据发送到第二数据总线。

逻辑器件302(以CPLD为例进行说明)：

如图12所示，CPLD 302处理中央处理器301的读操作，主要包括如下步骤：

步骤1201、CPLD上电初始化；

步骤1202、判断CS0#和OE#是否同时有效，若是，执行步骤1203；若否，返回步骤1202；

步骤1203、判断CS0#对应的寄存器的标识位F＝0是否成立，若否，执行步骤1204～步骤1205；若是，执行步骤1206～步骤1211；

该步骤中，F为CPLD 302定义的用于标识寄存器中是否存储数据的标识位，即用于指示中央处理器301指示读取的数据是否已准备好，本发明该实施例中，F＝1代表该标识位有效，说明该寄存器中存储有数据，中央处理器301指示读取的数据已准备好，中央处理器301可以从该寄存器中获取到相应的数据；相应地，该标识位F也用于为判断中央处理器301发送的读数据控制信号是首次发送还是再次发出，若F＝0(即无效)，则该读数据控制信号为首次发出的，若F＝1(即有效)，则该读数据控制信号为再次发出的。

步骤1204、执行DATA＝DATA_ON，即获取DATA_ON寄存器中存储的数据并发送到DATA总线上传输；

本发明实施例中，DATA_ON为CPLD内部定义的寄存器，用来锁存数据信号。

步骤1205、将标识位F置零，至此，本次读操作流程结束。

步骤1206、执行ADDR_ON＝ADDR，即将ADDR总线上传输的地址信号写入ADDR_ON寄存器中；

本发明实施例中，ADDR_ON为CPLD内部定义的寄存器，用来锁存地址信号。

步骤1207、使CS0#_CPLD 和OE#_CPLD有效，执行ADDR_CPLD＝ADDR_ON，计数器C开始计数；

该步骤中，ADDR_CPLD＝ADDR_ON即将ADDR_ON寄存器中存储的地址写入ADDR_CPLD地址总线中传输；C为计数器，用来控制低速总线设备303的时序。

步骤1208、判断C＝7*Tbusclock是否成立，若是，则执行步骤1209；若否，返回步骤1208；

该步骤中，C＝7*T_busclock为CPLD 302等待低速总线设备303响应读操作的时间，该时间可以根据低速总线设备303的实际情况设定，只要保证能可靠地锁存低速总线设备303响应的数据即可。

步骤1209、执行DATA_ON＝DATA_CPLD，并且置位F＝1；

该步骤中，DATA_ON＝DATA_CPLD即将DATA_CPLD总线上传输的数据写入DATA_ON寄存器中，并且将该寄存器对应的标识位F置为1(即设为有效)。

步骤1210、判断C＝8*Tbusclock是否成立，若是，则执行步骤1211；若否，返回步骤1210；

步骤1211、执行DATA＝DATA_ON，即将DATA_ON寄存器中保存的数据向DATA总线发送；

步骤1212、判断C＝10*Tbusclock是否成立，若是，则执行步骤1213；若否，返回步骤1212；

步骤1213、使CS0#_CPLD、OE#_CPLD无效，计数器C清零，至此流程结束。

上述CPLD 302完成的读操作的基本流程可总结如下：

CPLD 302检测到中央处理器301发出的读数据控制信号，锁存中央处理器301发出的地址信号，并向低速总线设备303发出低速时序的控制信号CS#_CPLD、OE#_CPLD，同时向低速总线设备303发出锁存的地址信号，计数器C开始计时工作；在C＝7*T_busclock时，锁存低速总线设备303响应的数据信号，同时使F＝1；在C＝8*T_busclock时，接收中央处理器301针对同一个读周期发出的第二次读数据控制信号，CPLD 302检测到该读数据控制信号后，将寄存器中保存的数据发送到第一数据总线上以供中央处理器301读取；在C＝10*T_busclock时，中央处理器301完成本次读操作，计数器C清零、标识位F＝0(即无效)，至此，中央处理器301对低速总线设备303的本次读操作结束。

根据上述实施例，在整个对低速总线设备303的读操作周期中，中央处理器301要对CPLD 302进行两次读操作，在进行第一个读操作时，中央处理器301向CPLD 302发出地址信号以及读数据控制信号，在进行第二次读操作时，中央处理器301才真正读到指示读取的数据。根据本发明实施例，虽然在一个完整的读周期内，中央处理器301需要对CPLD 302进行两次读操作，但因为读写的速度大大提高，每次读操作只要20ns，两次读操作也只需要40ns，所以仍然提高了总线带宽。以总线位宽为8、总线频率为100MHz为例，将根据本发明实施例得到的总线带宽与本发明背景技术中基于同样的参数得到的总线带宽对比如下：

根据传统总线系统：

总线带宽＝总线的位宽/(8*总线的读写周期)＝8/(8*100ns)＝10MB/s

根据本发明实施例提供的总线系统：

总线带宽＝总线的位宽/(8*总线的读写周期)＝8/(8*40ns)＝25MB/s

根据以上对比，本发明实施例得到的总线带宽为本发明背景技术中基于同样的参数得到的总线带宽的2.5倍。

进一步地，在传统总线系统中，中央处理器对低速总线设备进行读操作时，由于低速总线设备的响应时间长，所以中央处理器只能进行长时间的等待，从而浪费了资源。而根据本发明实施例，中央处理器301先以高速时序发送第一次读数据控制信号，然后就可以去做其他工作，如访问其他设备，待逻辑器件302将数据准备好后(即存储至逻辑器件302的寄存器中)，中央处理器301再高速读取，这样可以使中央处理器301总是以高速时序来访问低速总线设备303，不至于耗费过多的等待时间，所以可以提高带宽。

实施例六

基于上述实施例一中图4提供的包括总线连接关系的总线系统示意图，该实施例提供了一种对低速总线设备进行写操作的方法，该方法针对中央处理器301对低速总线设备303进行写操作时的具体信号流向进行了详细说明。

如图13所示，基于图4提供的总线系统实现写操作的时序示意图，其中，CS0#和WE#对应的时序为中央处理器301访问CPLD 302的时序，CS0#_CPLD和WE#_CPLD对应的时序为CPLD将CS0#和WE#对应的高速时序转换为低速时序后，向低速总线设备303发出的时序。图13中，中央处理器301访问CPLD 302的时序为高速时序，占用1个总线周期，CPLD 302访问低速总线设备303的时序为低速时序，其中，CS0#_CPLD占用10个总线周期，WE#_CPLD占用9个总线周期。基于图13所示的时序，图4中各实体的具体操作过程如下：

中央处理器301：

用户可以通过对中央处理器301的UPM进行编程，使中央处理器301的写时序周期为1*T_busclock，中央处理器301发起对CPLD 302的写操作，同时将写数据控制信号、地址信号以及数据信号以高速时序关系送出。

低速总线设备303：

CPLD 302以符合低速总线设备303的时序对低速总线设备303进行访问，低速总线设备303把CPLD 302看成是与传统总线系统中的中央处理器功能一样的管理模块，该低速总线设备303也是以和传统系统中一样的行为对CPLD发送的写数据控制信号进行响应，在写操作时，只要低速总线设备303检测到写数据控制信号，它就会将第二数据总线上的数据信号写到第二地址总线上传输的地址信号所指示的地址中去。

逻辑器件302(以CPLD为例进行说明)：

如图14所示，CPLD 302处理中央处理器301的写操作，主要包括如下步骤：

步骤1401、CPLD上电初始化；

步骤1402、判断CS0#和WE#是否同时有效，若是，执行步骤1403；若否，返回步骤1402；

步骤1403、执行ADDR_ON＝ADDR以及DATA_ON＝DATA；

该步骤中，ADDR_ON＝ADDR即将ADDR地址总线上的地址锁存到用于存储地址信号的寄存器ADDR_ON中，DATA_ON＝DATA即将DATA数据总线上的数据锁存到用于存储数据信号的寄存器DATA_ON中。

步骤1404、使CS0#_CPLD和WE#_CPLD有效，并执行ADDR_CPLD＝ADDR_ON、DATA_CPLD＝DATA_ON，并且计数器C开始计数；

该步骤中，ADDR_CPLD＝ADDR_ON即将寄存器ADDR_ON中存储的地址发送到ADDR_CPLD地址总线中；DATA_CPLD＝DATA_ON即将寄存器DATA_ON中存储的数据发送到DATA_CPLD数据总线中传输。

步骤1405、判断C＝9*Tbusclock是否成立，若是，则执行步骤1406；若否，返回步骤1405；

该步骤中，C＝9*Tbusclock为CPLD 302等待低速总线设备303响应写操作的时间，该时间可以根据低速总线设备303的实际情况而定，只要保证低速总线设备303能可靠地完成写入数据的操作即可。

步骤1406、使WE#_CPLD无效；

步骤1407、判断C＝10*Tbusclock是否成立，若是，则执行步骤1408；若否，返回步骤1407；

步骤1408、使CS#_CPLD无效，并使计数器C清零，至此流程结束。

上述流程中，ADDR_ON为CPLD 302内部定义的寄存器，用来锁存地址信号；DATA_ON为CPLD 302内部定义的寄存器，用来锁存数据信号；C为计数器，用来控制低速总线设备的时序。

上述CPLD 302完成的写操作的基本流程可总结如下：

CPLD 302检测到中央处理器301发出的写数据控制信号，锁存中央处理器301发出的地址信号和数据信号，并向低速总线设备303发出低速时序的控制信号CS#_CPLD、WE#_CPLD，同时将锁存的地址信号以及数据信号向低速总线设备303发出，计数器C开始计时；在C＝9*T_busclock时，使WE#_CPLD无效；在C＝10*T_busclock时，使CS0#_CPLD无效，至此，中央处理器301对低速总线设备303的本次写操作结束。

根据上述实施例，在整个对低速总线设备的写操作周期中，中央处理器301对CPLD 302进行写操作所花费的时间是1个总线周期，即10ns的时间，与传统总线系统的写操作时间相比，所花费的总线周期数大大减少，从而使得总线带宽大大提高。以总线位宽为8、总线频率为100MHz为例，将根据本发明实施例得到的总线带宽与本发明背景技术中基于同样的参数得到的总线带宽对比如下：

根据传统总线系统：

总线带宽＝总线的位宽/(8*总线的读写周期)＝8/(8*100ns)＝10MB/s

根据本发明实施例提供的总线系统：

总线带宽＝总线的位宽/(8*总线的读写周期)＝8/(8*10ns)＝100MB/s基于以上对比，根据本发明实施例得到的总线带宽为本发明背景技术中基于同样的参数得到的总线带宽的10倍。

实施例七

与上述实施例三提供的对低速总线设备进行读操作的方法对应，本发明实施例还提供了一种对低速总线设备进行读操作的装置，如图15所示，该装置包括：

接收单元1501、信号锁存单元1502、寄存器状态确定单元1503、数据输出单元1504、发送单元1505以及数据获取单元1506；

其中：

接收单元1501，用于接收中央处理器发送的第一读数据控制信号；

信号锁存单元1502，用于在接收单元1501接收第一读数据控制信号后，锁存所述中央处理器向第一地址总线发送的用于指示读取的数据所在地址的地址信号；其中，所述第一读数据控制信号以及所述地址信号以第一时序关系发送；

寄存器状态确定单元1503，用于确定接收单元1501接收的第一读数据控制信号指示读取的数据是否存储在本地寄存器中；

数据输出单元1504，用于在寄存器状态确定单元1503的确定结果为是时，将所述寄存器中存储的数据发送到第一数据总线上供所述中央处理器读取；

发送单元1505，用于在寄存器状态确定单元1503的确定结果为否时，向所述第一读数据控制信号指示读取数据的低速总线设备发送第二读数据控制信号以及向第二地址总线发送锁存的所述地址信号；其中，所述第二读数据控制信号以及锁存的所述地址信号以第二时序关系发送，并且所述第二时序包括的总线周期数大于所述第一时序包括的总线周期数；

数据获取单元1506，用于在发送单元1505发送所述第二读数据控制信号以及所述地址信号后，获取所述低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中，其中，所述低速总线设备发送到第二数据总线上的数据为所述低速总线设备在接收所述第二读数据控制信号后从所述第二地址总线上传输的地址信号指示的地址中获取的。

本发明优选实施例中，图15所述装置中包括的数据获取单元1506，还用于在获取所述低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中后，通过所述低速总线设备对应的片选号标识所述寄存器，并将用于标识所述寄存器中存储数据的标识位置为有效；

相应地，寄存器状态确定单元1503，具体用于根据所述第一读数据控制信号指示读取数据的低速总线设备对应的片选号，确定与所述片选号对应的寄存器，并判断所述寄存器对应的标识位是否为有效；若是，则确定所述第一读数据控制信号指示读取的数据存储在本地寄存器中；若否，则确定所述第一读数据控制信号指示读取的数据未存储在本地寄存器中。

本发明优选实施例中，图15所述装置中包括的数据获取单元1506，还用于：

在将所述寄存器中存储的数据发送到第一数据总线上后，将用于标识所述寄存器中存储数据的标识位置为无效。

本发明优选实施例中，图15所述装置中包括的接收单元1501，还用于在数据获取单元1506获取所述低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中后，接收所述中央处理器再次发送的所述第一读数据控制信号；

相应地，数据输出单元1504，还用于根据所述接收单元接收的所述中央处理器再次发送的所述第一读数据控制信号，将所述寄存器中存储的数据发送到第一数据总线上供所述中央处理器读取。

本发明优选实施例中，图15所述装置中包括的接收单元，具体用于：

接收所述中央处理器在初次发送所述第一读数据控制信号的设定时长后，再次发送的所述第一读数据控制信号，其中，所述设定时长大于等于所述逻辑器件向所述第一读数据控制信号指示读取数据的低速总线设备发送第二读数据控制信号，至获取所述低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中所间隔的时间；或

向所述中央处理器发送触发信号，并接收所述中央处理器根据接收的所述触发信号再次发送的所述第一读数据控制信号。

应当理解，以上对低速总线设备进行读操作的装置包括的单元仅为根据该装置实现的功能进行的逻辑划分，实际应用中，可以进行上述单元的叠加或拆分。并且该实施例提供的对低速总线设备进行读操作的装置所实现的功能与上述实施例三提供的对低速总线设备进行读操作的方法流程一一对应，对于该装置所实现的更为详细的处理流程，在上述方法实施例中已做详细描述，此处不再详细描述。

实施例八

与上述实施例四提供的对低速总线设备进行写操作的方法对应，本发明实施例还提供了一种对低速总线设备进行写操作的装置，如图16所示，该装置包括：

接收单元1601、信号锁存单元1602以及发送单元1603；

其中：

接收单元1601，用于接收中央处理器发送的第一写数据控制信号；

信号锁存单元1602，用于在接收单元1601接收第一写数据控制信号后，锁存所述中央处理器向第一数据总线发送的第一写数据控制信号指示写入的数据信号以及所述中央处理器以第一时序向第一地址总线发送的指示数据写入地址的地址信号；其中，所述第一写数据控制信号、所述数据信号以及所述地址信号以第一时序关系发送；

发送单元1603，用于向所述第一写数据控制信号指示写入数据的低速总线设备发送第二写数据控制信号、向第二数据总线发送锁存的所述数据信号以及向第二地址总线发送锁存的所述地址信号，供所述低速总线设备将所述数据信号对应的数据写入所述地址信号指示的地址中，其中，所述第二写数据控制信号、锁存的所述数据信号以及锁存的所述地址信号以第二时序关系发送，并且所述第二时序包括的总线周期数大于所述第一时序包括的总线周期数。

应当理解，以上对低速总线设备进行写操作的装置包括的单元仅为根据该装置实现的功能进行的逻辑划分，实际应用中，可以进行上述单元的叠加或拆分。并且该实施例提供的对低速总线设备进行写操作的装置所实现的功能与上述实施例四提供的对低速总线设备进行写操作的方法流程一一对应，对于该装置所实现的更为详细的处理流程，在上述方法实施例中已做详细描述，此处不再详细描述。

通过本发明实施例提供的上述至少一个技术方案，通过在总线系统中加入逻辑器件，在中央处理器需要访问低速总线设备时，可以以高速时序(第一时序)访问该逻辑器件，即以高速时序向该逻辑器件发送相应的读操作控制信号或写操作控制信号，由该逻辑器件基于与被访问的低速总线设备相应的低速时序(第二时序)访问该低速总线设备，完成相应的读操作或写操作。根据该技术方案，可以实现中央处理器以高速时序访问低速总线设备，减少了中央处理器访问低速总线设备耗费的总线周期，从而提高了总线带宽，使总线系统的性能得到优化。

根据本发明实施例，总线带宽提高后，中央处理器可以有更多时间去访问其他的总线设备，或进行中央处理器内部的其他操作，因而可以提升系统的总体性能。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种总线系统，其特征在于，包括中央处理器、逻辑器件以及低速总线设备：

2.如权利要求1所述的系统，其特征在于，

所述中央处理器，还用于向所述逻辑器件发送第一写数据控制信号、向第一数据总线发送所述第一写数据控制信号指示写入的数据信号以及向第一地址总线发送指示数据写入地址的地址信号；其中，所述第一写数据控制信号、所述数据信号以及所述地址信号以第三时序关系发送；

所述逻辑器件，还用于在接收到所述中央处理器发送的第一写数据控制信号后，锁存所述地址信号以及数据信号，并向所述第一写数据控制信号指示写入数据的低速总线设备发送第二写数据控制信号、向第二数据总线发送锁存的所述数据信号以及向第二地址总线发送锁存的所述地址信号，其中，所述第二写数据控制信号、锁存的所述数据信号以及锁存的所述地址信号以第四时序关系发送，并且所述第四时序包括的总线周期数大于所述第三时序包括的总线周期数；

所述低速总线设备，还用于在接收所述逻辑器件发送的第二写数据控制信号后，获取第二数据总线上传输的数据信号以及第二地址总线上传输的地址信号，并将所述数据信号对应的数据写入所述地址信号指示的地址。

3.一种总线系统，其特征在于，包括中央处理器、逻辑器件以及低速总线设备：

4.一种对低速总线设备进行读操作的方法，其特征在于，包括：

5.如权利要求4所述的方法，其特征在于，

所述逻辑器件在获取所述低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中后，还包括：通过所述低速总线设备对应的片选号标识所述寄存器，并将用于标识所述寄存器中存储数据的标识位置为有效；

所述逻辑器件确定所述第一读数据控制信号指示读取的数据是否存储在本地寄存器中，具体包括：根据所述第一读数据控制信号指示读取数据的低速总线设备对应的片选号，确定与所述片选号对应的寄存器，并判断所述寄存器对应的标识位是否为有效；若是，则确定所述第一读数据控制信号指示读取的数据存储在本地寄存器中；若否，则确定所述第一读数据控制信号指示读取的数据未存储在本地寄存器中；

所述逻辑器件将所述寄存器中存储的数据发送到第一数据总线上后，还包括：将用于标识所述寄存器中存储数据的标识位置为无效。

6.如权利要求4所述的方法，其特征在于，在逻辑器件确定所述第一读数据控制信号指示读取的数据未存储在本地寄存器中时，所述逻辑器件接收的所述第一读数据控制信号具体包括：

所述中央处理器在初次发送所述第一读数据控制信号的设定时长后再次发送的所述第一读数据控制信号，其中，所述设定时长大于等于所述逻辑器件向所述第一读数据控制信号指示读取数据的低速总线设备发送第二读数据控制信号，至获取所述低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中所间隔的时间；或

所述中央处理器根据接收的触发信号再次发送的所述第一读数据控制信号，其中，所述触发信号为所述逻辑器件在获取所述低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中后发送的。

7.如权利要求4所述的方法，其特征在于，所述第二时序由所述第一时序转换得到，并且所述第二时序符合所述第一读数据控制信号指示读取数据的低速总线设备对访问时序的要求。

8.一种对低速总线设备进行写操作的方法，其特征在于，包括：

9.如权利要求8所述的方法，其特征在于，所述第二时序由所述第一时序转换得到，并且所述第二时序符合所述第一写数据控制信号指示写入数据的低速总线设备对访问时序的要求。

10.一种对低速总线设备进行读操作的装置，其特征在于，包括：

11.如权利要求10所述的装置，其特征在于，

所述数据获取单元，还用于在获取所述低速总线设备发送到第二数据总线上的数据并存储在本地寄存器中后，通过所述低速总线设备对应的片选号标识所述寄存器，并将用于标识所述寄存器中存储数据的标识位置为有效；以及还用于在将所述寄存器中存储的数据发送到第一数据总线上后，将用于标识所述寄存器中存储数据的标识位置为无效；

所述寄存器状态确定单元，具体用于根据所述第一读数据控制信号指示读取数据的低速总线设备对应的片选号，确定与所述片选号对应的寄存器，并判断所述寄存器对应的标识位是否为有效；若是，则确定所述第一读数据控制信号指示读取的数据存储在本地寄存器中；若否，则确定所述第一读数据控制信号指示读取的数据未存储在本地寄存器中。

12.一种对低速总线设备进行写操作的装置，其特征在于，包括：