CN108733482A - 信息获取的方法、处理器以及通信装置 - Google Patents

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CN108733482A CN201810258912.7A CN201810258912A CN108733482A CN 108733482 A CN108733482 A CN 108733482A CN 201810258912 A CN201810258912 A CN 201810258912A CN 108733482 A CN108733482 A CN 108733482A
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Abstract

本申请公开了一种信息获取的方法包括：处理器获取第一信息，其中，所述第一信息用于指示所述处理器获取逻辑器件获取的第一光电模块信息，所述第一光电模块信息是所述逻辑器件从第一光电模块中获取的；根据所述第一信息的指示，所述处理器通过高速总线从所述逻辑器件中获取所述第一光电模块信息，其中，所述处理器通过所述高速总线连接所述逻辑器件。本申请还提供一种处理器以及通信装置。本申请可以有效解决由于处理器直接访问低速总线控制器以及低速器件，所导致的资源占有率过高的问题。

Description

信息获取的方法、处理器以及通信装置
技术领域
本申请涉及通信技术领域，尤其涉及信息获取的方法、处理器以及通信装置。
背景技术
路由器、传送设备和无线设备等网络设备需要通过轮询方式定时获取网络接口光电模块的信息，例如光功率、温度、电压、偏置电流以及链路状态等，以便定时监控光电模块的工作状态。轮询方式是让中央处理器(central processing unit，CPU)以一定的周期按次序查询每一个光电模块，若有数据输入或输出的要求，则进行相应的输入或输出服务，若没有数据输入或输出的要求，则CPU就接着查询下一个光电模块。
目前，一种常见的CPU轮询模式的方式如图1所示，请参阅图1，图1为现有方案中CPU获取光电模块信息的一个示意图，由于CPU采用高速总线，而光电模块接口是标准的低速总线，所以需要由逻辑器件将高速总线转换为低速总线进行访问。
然而，CPU的资源占有率与访问低速总线的方式及低速总线的频率密切相关，低速总线速率越低，CPU资源占用率越高。因此，现有技术中，当CPU通过低速总线读取光电模块信息时，会存在CPU资源占有率过高的问题。
发明内容
本申请提供了信息获取的方法、处理器以及通信装置，处理器只需通过高速总线从逻辑器件读取光电模块信息，使得处理器占用率不受直接访问低速总线控制器及低速器件的影响，从而可以解决处理器资源占有率过高的问题。
有鉴于此，本申请实施例第一方面提供了一种信息获取的方法，包括如下步骤：
首先，处理器获取第一信息，通常情况下，处理器会在上电之后自动生成第一信息，当然，在实际应用中，也可以是由运维人员或者管理者触发的第一信息。第一信息用于指示处理器获取逻辑器件获取的第一光电模块信息，第一光电模块信息是逻辑器件从第一光电模块中获取的。此外，第一信息中也可以携带用于指示信息获取方式的标识，比如标识“0”表示单次轮询，标识“1”表示多次轮询。
可以理解的是，逻辑器件可以预先从光电模块中读取光电模块信息，后续供处理器调用。也可以是逻辑器件在接收到处理器发送的第一信息之后，再去光电模块中读取光电模块信息，并将光电模块信息存储于逻辑器件内，以供处理器直接调用。
处理器可以根据第一信息的指示，通过高速总线从逻辑器件中获取第一光电模块信息，其中，处理器通过高速总线连接逻辑器件，而逻辑器件是通过低速总线连接光电模块的，光电模块的数量为至少一个。
可见，本申请实施例中，通过逻辑器件获取光电模块信息，处理器通过高速总线获取逻辑器件中的光电模块信息，由此，处理器占用率不受到低速总线速率的影响，从而可以有效解决处理器资源占有率过高的问题。
在一种可能的设计中，第一信息还用于指示处理器获取逻辑器件获取的第二光电模块信息。在实际应用中，无论是单次轮询还是多次轮询的情况，每次轮询都可能会读取两个或两个以上的光电模块，这里的第二光电模块信息也是一个示意，本领域技术人员可以理解的是，第一信息还可以用于指示处理器获取逻辑器件获取的第三光电模块信息和第四光电模块信息等。
可以理解的是，逻辑器件可以预先从第二光电模块中读取第二光电模块信息，后续供处理器调用。也可以是逻辑器件在接收到处理器发送的第一信息之后，再去第二光电模块中读取第二光电模块信息，并将第二光电模块信息存储于逻辑器件内，以供处理器直接调用。
处理器可以根据第一信息的指示，通过高速总线从逻辑器件中获取第二光电模块信息，其中，处理器通过高速总线连接逻辑器件，而逻辑器件是通过低速总线连接光电模块的，光电模块的数量为至少一个。
可见，本申请实施例中，处理器还可以在轮询过程中读取多个光电模块中的光电模块信息，在实际应用中，处理器往往需要获取不同光电模块中的光电模块信息，因此，读取多个光电模块的光电模块信息可以提升方案的实用性和可操作性。
在一种可能的设计中，在处理器获取第一信息之前，还可以向逻辑器件发送第二信息。
这里的第二信息中会携带配置信息，逻辑器件则会按照处理器发送的配置信息来生成相应的数据读取规则。具体来说，配置信息中包括至少一个配置子信息。通常情况下，每个配置子信息可以对应一个光电模块。比如，配置信息包括配置子信息1和配置子信息2。其中，配置子信息1用于配置光电模块1，配置子信息2用于配置光电模块2，以此类推。一种可能的设计中，该第二信息中携带配置子信息1，逻辑器件在收到第二信息之后，对第二信息进行解析，得到配置子信息1，根据配置子信息1对第一光电模块进行配置，以生成数据读取规则，并按照该数据读取规则从第一光电模块中读取第一光电模块信息。一种可能的设计中，所述第二信息中携带了配置子信息2，逻辑器件在收到第二信息之后，对第二信息进行解析，得到配置子信息2，根据配置子信息2对第二光电模块进行配置，以生成数据读取规则，并按照该数据读取规则从第二光电模块中读取第二光电模块信息。一种可能的设计中，处理器在该第二信息中同时携带配置子信息1和配置子信息2，逻辑器件收到第二信息后，对第二信息进行解析，得到配置子信息1和配置子信息2，根据配置子信息1和配置子信息2对第一光电模块和第二光电模块进行配置，以生成数据读取规则，按照该数据读取规则分别从第一光电模块中读取第一光电模块信息以及从第二光电模块中读取第二光电模块信息。
可见，本申请实施例中，处理器除了可以为第一光电模块设置相应的配置信息，还可以为第二光电模块或者更多的光电模块设置相应的配置信息，从而形成数据读取规则。通过上述方式，有利于提升方案实现的可靠性，同时，运维人员或者管理者还可以根据实际需求对不同的光电模块进行配置，由此提升方案的灵活性。
在一种可能的设计中，以设置一个光电模块为例进行介绍：
在配置信息中可以包括第一标识、第一光电模块的设备地址以及第一光电模块中待读取的寄存器地址，其中，第一标识用于指示逻辑器件读取第一光电模块信息。第一标识例如可以是比特位，例如，第一标识为“1”表示读取第一光电模块，第一标识为“0”表示不读取第一光电模块。
第一光电模块包括至少一个寄存器，第一光电模块中包括的每个寄存器对应一个寄存器地址。
此外，配置信息中还包括单次连读次数，单次连读次数是指一次连续读出多个寄存器地址的信息，这些地址是连续的，读完第一个会接着读第二个。比如单次连读次数为10，则表示一次连续读取寄存器1至寄存器10的信息。又比如单次连读次数为2，也就说明读取完93号寄存器的信息之后会自动读取第94号寄存器中的信息。在实际应用中，还可以配置不同的单次连读次数，此处不做限定。
可见，本申请实施例中，介绍了处理器对逻辑器件进行预配置的过程，处理器可以在初始化的时候配置一次数据读取规则，逻辑器件就可以按照数据读取规则访问光电模块，避免每次访问光电模块都进行配置，从而提升配置效率。此外，本申请中，不同光电模块可以进行轮询切换，且同一个光电模块内不连续的寄存器地址之间也能进行切换，这些操作都由逻辑器件完成，无需处理器介入，由此节省了处理器的资源。
在一种可能的设计中，以设置多个光电模块为例进行介绍：
在配置信息中还可以包括第二标识、第二光电模块的设备地址以及第二光电模块中待读取的寄存器地址，第二标识例如可以是比特位，例如，第二标识为“1”表示读取第二光电模块，第二标识为“0”表示不读取第二光电模块。
第二光电模块包括至少一个寄存器，第二光电模块中包括的每个寄存器对应一个寄存器地址。
此外，配置信息中还包括单次连读次数，单次连读次数是指一次连续读出多个寄存器地址的信息，这些地址是连续的。
可见，本申请实施例中，介绍了处理器对逻辑器件进行预配置的过程，处理器只需要在初始化的时候配置一次数据读取规则，逻辑器件就可以按照数据读取规则访问光电模块，避免每次访问光电模块都进行配置，从而提升配置效率。此外，本申请中，不同光电模块可以进行轮询切换，且同一个光电模块内不连续的寄存器地址之间也能进行切换，这些操作都由逻辑器件完成，无需处理器介入，由此节省了处理器的资源。
在一种可能的设计中，在本申请实施例的第一方面的第六种实现方式中，第一光电模块还可以包括多个寄存器。举例来说第一光电模块包括第一寄存器和第二寄存器，其中，第一寄存器的地址为93，第二寄存器的地址为96，且数据读取规则中指示先读取地址为93的第一寄存器，然后读取地址为96的第二寄存器。
于是，处理器通过高速总线从逻辑器件中先读取第一寄存器中的信息，读取完毕后，处理器通过高速总线从逻辑器件中读取下一个寄存器中的信息，即第二寄存器中的信息。可以理解的是，第一寄存器和第二寄存器属于同一个光电模块，在同一个光电模块中，那么第二寄存器就在第一寄存器之后被读取。如果第二寄存器是该光电模块中最后一个可读的寄存器，那么后续将会读取下一个光电模块中的第一个寄存器。
可见，本申请实施例中，处理器可以按照数据读取规则依次从至少一个光电模块中读取寄存器的信息，既能够在同一个光电模块内部按顺序读取寄存器的信息，又能够在不同的光电模块之间按顺序读取寄存器的信息，从而提升方案的实用性。
本申请实施例第二方面提供了一种信息获取的方法，包括如下步骤：
逻辑器件获取第一光电模块信息；
处理器获取第一信息，第一信息用于指示处理器获取逻辑器件获取的第一光电模块信息；
根据第一信息的指示，处理器通过高速总线从逻辑器件中获取第一光电模块信息，其中，处理器通过高速总线连接逻辑器件。
逻辑器件可以获取第一光电模块信息，在处理器收到第一信息之后，可以直接从逻辑器件中读取第一光电模块信息。在一种可能的设计中，处理器也可以将第一信息发送给逻辑器件，让逻辑器件根据第一信息向处理器发送第一光电模块信息。因此，逻辑器件可以提前从第一光电模块中获取第一光电模块信息，也可以是在收到处理器发送的第一信息之后，再从第一光电模块中读取第一光电模块信息。
第一信息也用于指示处理器获取逻辑器件获取的第一光电模块信息，第一光电模块信息是逻辑器件从第一光电模块中获取的。处理器可以通过以下方式获取所述第一信息。方式一，在上电之后，处理器自动生成第一信息；方式二，由运维人员或者管理者触发第一信息。第一信息中可以携带用于指示信息获取方式的标识，该标识例如可以是比特位。举例来说，标识“0”表示单次轮询，标识“1”表示多次轮询。
处理器可以根据第一信息的指示，通过高速总线从逻辑器件中获取第一光电模块信息，其中，处理器通过高速总线连接逻辑器件，而逻辑器件是通过低速总线连接光电模块的，光电模块的数量为至少一个。
在一种可能的设计中，第一信息还用于指示处理器获取逻辑器件获取的第二光电模块信息，还可以包括如下步骤：
逻辑器件获取第二光电模块信息；
处理器通过高速总线从逻辑器件中获取第二光电模块信息。
在实际应用中，无论是单次轮询还是多次轮询的情况，每次轮询都可能会读取两个或两个以上的光电模块，这里的第二光电模块信息也是一个示意，还可以读取第三光电模块信息和第四光电模块信息等。
可以理解的是，逻辑器件可以预先从第二光电模块中读取第二光电模块信息，后续供处理器调用。也可以是逻辑器件在接收到处理器发送的第一信息之后，再去第二光电模块中读取第二光电模块信息，并将第二光电模块信息存储于逻辑器件内，以供处理器直接调用。
处理器可以根据第一信息的指示，通过高速总线从逻辑器件中获取第二光电模块信息，其中，处理器通过高速总线连接逻辑器件，而逻辑器件是通过低速总线连接光电模块的，光电模块的数量为至少一个。
在一种可能的设计中，处理器获取第一信息之前，还可以包括如下步骤：
处理器向逻辑器件发送第二信息，其中，第二信息中携带配置信息；
逻辑器件根据配置信息生成数据读取规则，并根据数据读取规则获取第一光电模块信息。
这里的第二信息中会携带配置信息，通常情况下，一个配置信息对应一个光电模块，比如，配置信息1用于配置光电模块1，配置信息2用于配置光电模块2，以此类推。逻辑器件则会按照处理器发送的配置信息来生成相应的数据读取规则。
例如，处理器在第二信息中携带了配置信息1，那么逻辑器件在收到第二信息之后，可以先对第二信息进行解析，然后得到配置信息1，根据配置信息1对第一光电模块进行配置，以生成数据读取规则。最后按照该数据读取规则从第一光电模块中读取第一光电模块信息。
在一种可能的设计中，在处理器获取第一信息之前，还可以向逻辑器件发送第二信息。处理器获取第一信息之前，还可以包括如下步骤：
处理器向逻辑器件发送第二信息，其中，第二信息中携带配置信息；
逻辑器件根据配置信息生成数据读取规则，并根据数据读取规则获取第一光电模块信息和第二光电模块信息。
这里的第二信息中会携带配置信息，通常情况下，具体来说，配置信息中包括至少一个配置子信息。通常情况下，每个配置子信息可以对应一个光电模块。比如，配置信息包括配置子信息1和配置子信息2。其中，配置子信息1用于配置光电模块1，配置子信息2用于配置光电模块2，以此类推。
在一种可能的设计中，配置信息可以包括第一标识、第一光电模块的设备地址以及第一光电模块中待读取的寄存器地址，其中，第一标识用于指示逻辑器件读取第一光电模块信息，第一光电模块包括至少一个寄存器，第一光电模块中包括的每个寄存器对应一个寄存器地址。
以设置一个光电模块为例进行介绍：
在一种可能的设计中，以设置一个光电模块为例进行介绍：
在配置信息中可以包括第一标识、第一光电模块的设备地址以及第一光电模块中待读取的寄存器地址，其中，第一标识用于指示逻辑器件读取第一光电模块信息。第一光电模块包括至少一个寄存器，第一光电模块中包括的每个寄存器对应一个寄存器地址。
此外，配置信息中还包括单次连读次数，单次连读次数是指一次连续读出多个寄存器地址的信息，这些地址是连续的，读完第一个会接着读第二个。
在一种可能的设计中，在本申请实施例的第二方面的第五种实现方式中，配置信息可以包括第二标识、第二光电模块的设备地址以及第二光电模块中待读取的寄存器地址，其中，第二标识用于指示逻辑器件读取第二光电模块信息，第二光电模块包括至少一个寄存器，第二光电模块中包括的每个寄存器对应一个寄存器地址。
以设置多个光电模块为例进行介绍：
在配置信息中还可以包括第二标识、第二光电模块的设备地址以及第二光电模块中待读取的寄存器地址，第二标识例如可以是比特位，例如，第二标识为“1”表示读取第二光电模块，第二标识为“0”表示不读取第二光电模块。
第二光电模块包括至少一个寄存器，第二光电模块中包括的每个寄存器对应一个寄存器地址。此外，配置信息中还包括单次连读次数。
在一种可能的设计中，第一光电模块可以包括第一寄存器和第二寄存器，处理器通过高速总线从逻辑器件中获取第一光电模块信息，可以包括如下步骤：
处理器通过高速总线从逻辑器件中获取第一寄存器中的信息；
处理器通过高速总线从逻辑器件中获取第二寄存器中的信息。
处理器通过高速总线从逻辑器件中先读取第一寄存器中的信息，读取完毕后，处理器通过高速总线从逻辑器件中读取下一个寄存器中的信息，即第二寄存器中的信息。可以理解的是，第一寄存器和第二寄存器属于同一个光电模块，在同一个光电模块中，那么第二寄存器就在第一寄存器之后被读取。如果第二寄存器是该光电模块中最后一个可读的寄存器，那么后续将会读取下一个光电模块中的第一个寄存器。
本申请实施例第三方面提供了一种处理器，处理器包括：存储单元处理单元以及总线；
其中，存储单元用于存储程序；
总线用于连接存储单元以及处理单元，以使存储单元以及处理单元进行通信；
处理单元用于调用存储单元中的程序，处理单元用于执行如上述第一方面中任一项所述的方法。
本申请实施例第四方面提供了一种通信装置，通信装置包括处理器以及逻辑器件，处理器通过高速总线连接逻辑器件；
其中，所述通信装置用于执行如上述第二方面中任一项所述的方法。
本申请实施例五方面提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述各方面所述的方法。
本申请实施例六方面提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机可以执行上述任一方面的方法。
另外，第二方面至第六方面任一种设计方式所带来的技术效果可参见第一方面中不同设计方式所带来的技术效果，此处不再赘述。
从以上技术方案可以看出，本申请具有以下优点：
本实施例中，首先处理器获取第一信息，其中，第一信息用于指示处理器获取逻辑器件获取的第一光电模块信息，第一光电模块信息是逻辑器件从第一光电模块中获取的，然后根据所述第一信息的指示，处理器通过高速总线从逻辑器件中获取第一光电模块信息，其中，处理器通过高速总线连接逻辑器件。通过上述方式，逻辑器件会根据数据读取规则预先读取光电模块中的信息，处理器只需通过高速总线读取逻辑器件中的光电模块信息即可，因此，处理器占用率不受到低速总线速率的影响，从而可以解决处理器资源占有率过高的问题。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例。
图1为现有方案中CPU获取光电模块信息的一个示意图；
图2为本申请实施例中处理器获取光电模块信息的一个示意图；
图3为本申请实施例中逻辑器件的一个逻辑结构示意图；
图4为本申请实施例中信息获取的方法一个实施例示意图；
图5为本申请实施例中信息获取的方法另一个实施例示意图；
图6为本申请实施例中信息获取的方法另一个实施例示意图；
图7为本申请实施例中处理器的一个结构示意图；
图8为本申请实施例中通信装置的一个结构示意图。
具体实施方式
本申请提供了信息获取的方法、处理器以及通信装置，处理器只需通过高速总线从逻辑器件读取光电模块信息，使得处理器占用率不受直接访问低速总线控制器及低速器件的影响，从而可以解决处理器资源占有率过高的问题。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请实施例能够按照以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应理解，本申请可应用于路由器(router)、传送设备和无线设备等网络设备通过轮询方式定时获取光电模块信息，其中，光电模块信息包含但不仅限于光功率、温度、电压、偏置电流以及链路(link)状态，以便定时监控光电模块的工作状态。
router可以用于连接多个逻辑上分开的网络，所谓逻辑网络是代表一个单独的网络或者一个子网。当数据从一个子网传输到另一个子网时，可通过router的路由功能来完成。router是连接因特网中各局域网和广域网的设备，它会根据信道的情况自动选择和设定路由，以最佳路径，按前后顺序发送信号。
传送设备包括但不仅限于同步数字体系(synchronous digital hierarchy，SDH)设备以及波分复用(wavelength division multiplexing，WDM)设备等，传送设备是物理层设备，而路由器是工作在IP层的设备。
无线设备包含但不仅限于无线接入点和无线网卡，无线接入点有无线访问接入点(wireless access point，AP)、无线路由器以及无线连接器等，无线网卡分台式机的设备部件互连标准(peripheral component interconnect，PCI)接口、通用串行总线(universal serial bus，USB)接口以及笔记本专用的接口等。
应理解，本申请中处理器可直接通过逻辑器件获取光电模块信息，请参阅图2，图2为本申请实施例中处理器获取光电模块信息的一个示意图，下面将对图2中的各个模块进行介绍，对处理器获取光电模块信息的过程进行介绍。
其中，处理器具体可以为中央处理器(central processing unit，CPU)，CPU是一块大规模的集成电路，是一台计算机的运算核心和控制核心。它的功能主要是用于解释计算机指令以及处理计算机软件中的数据。CPU主要包括运算器高速缓冲存储器(cache)、控制器以及总线(bus)。
在本申请实施例中，逻辑器件主要包括三个模块，分别高速总线控制器、总线代理模块以及低速总线控制器。请参阅图3，图3为本申请实施例中逻辑器件的一个逻辑结构示意图，逻辑器件中的高速总线控制器通过高速总线与处理器建立连接，低速总线控制器则是通过低速总线与处理器建立连接。其中，总线控制器是总线系统的核心，它的任务主要是管理总线的使用，包括总线上设备的管理和设备使用总线的过程管理。总线控制器处于总线系统的核心，之所以称为逻辑概念上的总线控制器，是因为在总线控制器实现技术中，并不一定存在一个独立的控制器，它的功能可能分布到总线的各个部件或者各个设备上。本申请的逻辑器件中，总线控制器亦可以是逻辑概念上的总线控制器。
总线代理模块包括配置表项子模块、读写控制子模块、数据缓存子模块，实现如图3所示，配置表项子模块中可以存储多个配置信息，配置信息中包括低速总线控制器访问光电模块所需要的参数，这些参数通常是网络设备设计人员根据监控光电模块的需要，而预先设定好的，且每个配置信息对应一个光电模块。例如对于SFP光模块或电模块，低速总线为IIC总线，那么配置信息中需要配置的参数包括但不仅限于光电模块设备地址、至少一个待访问的寄存器地址以及单次连读次数。
数据缓存子模块用于存放至少一个光电模块的光电模块信息，如光功率、温度、电压、偏置电流和/或link状态等。
读写控制子模块用于从配置表项子模块中读取光电模块所需的参数，启动低速总线控制器访问读取光电模块寄存器信息，再将低速总线访问结果写入数据缓存子模块，处理器通过高速总线从数据缓存子模块中读取所需的信息即可，处理器不需要通过低速总线去访问光电模块。
本申请所述的“逻辑器件”是具有逻辑功能的元件或电路，也称门电路。逻辑器件通过高速总线与处理器建立通信连接，逻辑器件通过低速总线与光电模块建立通信连接。在本申请中，逻辑器件可以采用预先设定的数据读取规则，从至少一个光电模块中读取对应的光电信息，比如，逻辑器件可以按照数据读取规则依次从光电模块1中读取光电模块信息，然后从光电模块2中读取光电模块信息，读取成功后，逻辑器件会将光电模块1中的光电模块信息和光电模块2中的光电模块信息存储在cache中，使得处理器能够直接从逻辑器件中读取相应的光电信息。相较于现有方案中，处理器通过低速总线从光电模块中读取光电模块信息而言，本申请通过高速总线从逻辑器件中读取光电模块信息的效率更高，使得处理器的占用率不受到低速总线速率的影响，从而可以解决处理器资源占有率过高的问题。
常见的门电路有“与”门、“或”门、“非”门、“与非”门及“或非”门等。利用这些门可以组成电子计算机所需的各种逻辑功能电路。不同的逻辑器件具有不同的设计特点。这些特点随着互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)、逻辑门电路(transistor transistor logic，TTL)和发射极耦合逻辑电路(Emitter CoupledLogic，ECL)的不同而变化。这些特点包括输入电源能耗、速度关系、能量关系、封装形式、边沿变化率和电压漂移值。有些逻辑元件具有控制内部逻辑门的内部边沿。本申请中的逻辑器件包含但不仅限于现场可编程门阵列(field programmable gate array，FPGA)、复杂可编程逻辑器件(complex programmable logic device，CPLD)以及专用集成电路(application specific integrated circuits，ASIC)。
FPGA采用了逻辑单元阵列(logic cell array，LCA)这样一个概念，内部包括可配置逻辑器件(configurable logic block，CLB)、输入输出模块(input output block，IOB)和内部连线(interconnect)三个部分。
CPLD主要是由可编程逻辑宏单元(macro cell，MC)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的输入/输出单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。
ASIC是指按照特定用户要求和特定电子系统的需要而设计和制造的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强以及成本降低等优点。
本申请所述的光电模块可以包括但不仅限于小型可插拔SFP(small formpluggable)光模块、SFP+光模块以及10千兆位小型可插拔(10gigabit small form factorpluggable，XFP)光模块。光电模块内部通过寄存器存储光电模块信息，光电模块信息可以通过低速总线读取。一个光电模块包括多个寄存器地址，各个寄存器地址分别存储温度、电压或者光功率等光电模块信息。
本申请中的高速总线包含但不仅限于局域总线(local bus)、高速串行计算机扩展总线(peripheral component interconnect express，PCIe)以及串行设备接口(serialperipheral interface，SPI)总线。低速总线包含但不仅限于内部集成电路(interintegrated circuit，IIC)总线以及管理数据输入输出(management data input/output，MDIO)总线。
处理器可以通过以下方式获取光电模块信息。
方式一、一种是获取单个周期的光电模块信息。
方式二、获取多个周期的光电模块信息。
下面将结合上述两种方式对本申请的技术方案进行介绍。
为了便于介绍，首先对本申请中的一些词语进行解释。
第一光电模块信息，是属于第一光电模块内的信息，且信息包含但不仅限于光功率、温度、电压、偏置电流和/或link状态。
第二光电模块信息，是属于第二光电模块内的信息，且信息包含但不仅限于光功率、温度、电压、偏置电流和/或link状态。
实施例一，获取单个周期的光电模块信息(单次轮询)；
请参阅图4，图4为本申请实施例中信息获取的方法100一个实施例示意图，方法100包括：
101、处理器获取第一信息，其中，第一信息用于指示处理器获取逻辑器件获取的第一光电模块信息，第一光电模块信息是逻辑器件根据数据读取规则从第一光电模块中获取的；
本实施例中，处理器(具体可以为CPU)首先生成第一信息，该第一信息可以通过以下两种方式来获取：
方式一，在处理器上电后由软件程序自动生成第一信息；
方式二，由运维人员或者管理者主动触发的第一信息。
此外，第一信息中也可以携带用于指示信息获取方式的标识，比如标识“0”表示单次轮询，标识“1”表示多次轮询。
举例来说，一共10个光电模块，读取其中一个模块的信息叫单模块读取，单模块读取也属于单次轮询的一种情况。读取第1个至第10个光电模块的信息，称为单次轮询。而循环读取第1个至第10个光电模块的信息，则称为多次轮询。
逻辑器件根据数据读取规则从N个光电模块中读取光电模块1的信息，其中，N为大于或等于1的整数。光电模块1的信息包含但不仅限于光功率、温度、电压、偏置电流和/或link状态。而数据读取规则是逻辑器件在一次轮询过程中读取光电模块信息的规则，数据读取规则包含但不仅限于光电模块的读取顺序、光电模块设备地址以及待读取的寄存器地址。
102、处理器根据第一信息的指示，通过高速总线从逻辑器件中获取第一光电模块信息，其中，处理器通过高速总线连接逻辑器件。
两种处理器可以通过以下方式获取光电模块信息。
方式一、处理器主动读取，即处理器在获取该第一信息之后，直接从逻辑器件中读取所述光电模块信息。举例来说，逻辑器件可以按照一定的数据读取规则所指示的读取顺序，从光电模块1中读取光电模块1的信息，处理器也可以按照一定的读取顺序，从逻辑器件中读取光电模块1的信息。
方式二、处理器在获取第一信息之后，向逻辑器件发送该第一信息，逻辑器件响应于该第一信息，并向处理器反馈所述光电模块信息。
下面将结合表1介绍一种处理器读取逻辑器件数据缓存区中光电模块信息的方式，表1为数据缓存区的一个示意。
表1
为了便于介绍，处理器按照表1所示的方式读取逻辑器件中的光电模块信息，比如，处理器按照逻辑地址的顺序，从逻辑缓存器地址为X+1对应的内容开始，依次读取6个光电模块信息，即光信号是否丢失1、温度1、电压1、发送光功率1、接收光功率1和偏置电流1。在读到逻辑缓存区地址为X+7时，读取到结束标志。于是，处理器将读取下一个光电模块信息。即从逻辑缓存区地址为X+8的位置开始读取，依次获取以下6个光电模块信，光信号是否丢失2、温度2、电压2、发送光功率2、接收光功率2和偏置电流2。在读到逻辑缓冲区地址为X+14时，读取到结束标志。于是，处理器接着读取下一个光电模块信息。此处不做赘述。
第一信息还用于指示处理器获取逻辑器件获取的光电模块2的信息，该光电模块2的信息是逻辑器件从光电模块2中获取的，处理器通过高速总线从逻辑器件中获取光电模块2的信息。需要说明的是，在实际应用中，第一信息还用于指示处理器获取逻辑器件获取的其他光电模块的信息，例如光电模块3，获取更多的光电模块，此处仅为一个示意，并不应理解为对本申请的限定。
本实施例中，首先处理器获取第一信息，其中，第一信息用于指示处理器获取逻辑器件获取的第一光电模块信息，第一光电模块信息是逻辑器件从第一光电模块中获取的，然后根据所述第一信息的指示，处理器通过高速总线从逻辑器件中获取第一光电模块信息，其中，处理器通过高速总线连接逻辑器件。通过上述方式，逻辑器件会根据数据读取规则预先读取光电模块中的信息，处理器只需通过高速总线读取逻辑器件中的光电模块信息即可，因此，处理器占用率不受到低速总线速率的影响，从而可以解决处理器资源占有率过高的问题。
一个具体的实施方式中，在上述图4对应的实施例的基础上，结合图5，介绍本申请实施例提供另一种信息获取的方法200，方法200包括：
201、处理器向逻辑器件发送第二信息，逻辑器件接收处理器发送的第二信息，其中，第二信息中携带配置信息，配置信息被逻辑器件用于生成数据读取规则；
本实施例中，处理器需要预先向逻辑器件发送第二信息，第二信息中可以携带光电模块1的配置信息，光电模块1的配置信息对应于待访问的光电模块1。配置信息中可以携带光电模块1的读取标识、光电模块1的光电模块设备地址以及光电模块1中待读取的寄存器地址。其中，光电模块1的读取标识用于指示光电模块1是否读取光电模块信息，光电模块1包括至少一个寄存器，每个寄存器对应一个寄存器地址。举例来说，可能会读取非连续性的光电模块，这个时候就需要根据读取标识进行判断。光电模块设备地址表示光电模块内部的区块地址，用于识别同一个光电模块内部的不同区块，例如0xA0区块和0xA2区块，逻辑器件发出光电模块设备地址，每个光电模块和这个光电模块设备地址进行比对，对应上就认为是在访问自己。而寄存器地址则表示寄存器的地址，每个光电模块包含多个寄存器。
当然，如果有多个光电模块，比如存在光电模块2，则配置信息中还需要包括光电模块2的读取标识、光电模块2的设备地址以及光电模块2中待读取的寄存器地址，其中，光电模块2的读取标识用于指示光电模块2是否读取光电模块信息，光电模块2也包括至少一个寄存器，光电模块2中包括的每个寄存器对应一个寄存器地址。
可以理解的是，配置信息中还可以携带单次连读次数，单次连读次数是指一次连续读出多个寄存器地址的信息，这些地址是连续的，读完第一个会接着读第二个。比如单次连读次数为10，则表示一次连续读取寄存器1至寄存器10的信息。
202、逻辑器件根据配置信息生成数据读取规则；
逻辑器件可以根据第二信息中携带的配置信息生成相应的数据读取规则。数据读取规则用于指示逻辑器件需要从哪些寄存器中读取光电模块信息，比如，逻辑器件需要从光电模块1中读取93号寄存器地址对应的光电模块信息，以及从光电模块1中96号寄存器地址对应的光电模块信息。
203、逻辑器件根据数据读取规则从光电模块中读取第一光电模块信息；
逻辑器件可以采用以下方式获取第一光电模块信息。
方式一、单次轮询单个光电模块；
本实施例中，逻辑器件根据数据读取规则从第一光电模块中获取第一光电模块信息。当处理器上电时，可以由内部的软件程序自动生成第一信息，若第一信息指示处理器获取逻辑器件预先获取的第一光电模块信息，则该处理器就可以通过高速总线从逻辑器件中获取第一光电模块信息。此时，第一信息中可携带用于指示单次轮询的比特位“0”，表示本次为单次轮询。
可以理解的是，处理器可以在生成第一信息之后，直接从逻辑器件中读取相应的光电模块信息，处理器也可以在生成第一信息之后，向逻辑器件发送该第一信息，逻辑器件响应于该第一信息，并向处理器反馈光电模块信息。
此外，处理器还可以向逻辑器件发送第二信息，其中，第二信息中携带配置信息，配置信息中携带第一光电模块的读取标识(即第一标识)、第一光电模块的光电模块设备地址以及第一光电模块中待读取的寄存器地址，其中，第一光电模块的读取标识(即第一标识)用于指示第一光电模块是否读取第一光电模块信息，第一光电模块包括至少一个寄存器，每个寄存器对应一个寄存器地址。
逻辑器件按照第二信息所携带的配置信息，从第一光电模块中读取第一光电模块信息，并存储于逻辑器件内，以使得处理器能够直接通过高速总线读取逻辑器件预先储存的第一光电模块信息。
方式二、单次轮询多个光电模块；
本实施例中，逻辑器件根据数据读取规则，依次从第一光电模块中获取第一光电模块信息，以及从第二光电模块中获取第二光电模块信息。当处理器上电时，可以由内部的软件程序自动生成第一信息，若第一信息指示处理器获取逻辑器件预先获取的第一光电模块信息和第二光电模块信息，则该处理器就可以通过高速总线，依次从逻辑器件中获取第一光电模块信息和第二光电模块信息。此时，第一信息中可携带用于指示单次轮询的比特位“0”，表示本次为单次轮询。
此外，处理器还可以向逻辑器件发送第二信息，其中，配置信息中携带第一光电模块的读取标识(即第一标识)、第二光电模块的读取标识(即第二标识)、第一光电模块的光电模块设备地址、第二光电模块的光电模块设备地址、第一光电模块中待读取的寄存器地址以及第二光电模块中待读取的寄存器地址，其中，第一光电模块的读取标识(即第一标识)用于指示光电模块是否读取第一光电模块信息，第二光电模块的读取标识(即第二标识)用于指示光电模块是否读取第二光电模块信息，每个光电模块包括至少一个寄存器，每个寄存器对应一个寄存器地址。
逻辑器件按照第二信息所携带的配置信息，首先从第一光电模块中读取第一光电模块信息，然后从第二光电模块中读取第二光电模块信息，并将第一光电模块和第二光电模块信息存储于逻辑器件内，以使得处理器能够直接通过高速总线，依次读取逻辑器件预先储存的第一光电模块信息和第二光电模块信息。
方式三、多次轮询单个光电模块；
本实施例中，逻辑器件根据数据读取规则从第一光电模块中获取第一光电模块信息。当处理器上电时，可以由内部的软件程序自动生成第一信息，若第一信息指示处理器获取逻辑器件预先获取的第一光电模块信息，则该处理器就可以通过高速总线从逻辑器件多次获取(即循环获取)第一光电模块信息。此时，第一信息中可携带用于指示多次轮询的比特位“1”，表示本次为多次轮询。
此外，处理器还可以向逻辑器件发送第二信息，其中，第二信息中携带配置信息，配置信息中携带第一光电模块的读取标识(即第一标识)、第一光电模块的光电模块设备地址以及第一光电模块中待读取的寄存器地址，其中，第一光电模块的读取标识(即第一标识)用于指示第一光电模块是否读取第一光电模块信息，第一光电模块包括至少一个寄存器，每个寄存器对应一个寄存器地址。
逻辑器件按照第二信息所携带的配置信息，从第一光电模块中读取第一光电模块信息，并存储于逻辑器件内部，以使得处理器能够直接通过高速总线读取逻辑器件预先储存的第一光电模块信息。
方式四、多次轮询多个光电模块；
本实施例中，逻辑器件根据数据读取规则，依次从第一光电模块中获取第一光电模块信息，以及从第二光电模块中获取第二光电模块信息。当处理器上电时，可以由内部的软件程序自动生成第一信息，若第一信息指示处理器获取逻辑器件预先获取的第一光电模块信息和第二光电模块信息，则该处理器就可以通过高速总线，依次从逻辑器件中多次获取(即循环获取)第一光电模块信息和第二光电模块信息。此时，第一信息中可携带用于指示多次轮询的比特位“1”，表示本次为多次轮询。
此外，处理器还可以向逻辑器件发送第二信息，其中，配置信息中携带第一光电模块的读取标识(即第一标识)、第二光电模块的读取标识(即第二标识)、第一光电模块的光电模块设备地址、第二光电模块的光电模块设备地址、第一光电模块中待读取的寄存器地址以及第二光电模块中待读取的寄存器地址，其中，第一光电模块的读取标识(即第一标识)用于指示光电模块是否读取第一光电模块信息，第二光电模块的读取标识(即第二标识)用于指示光电模块是否读取第二光电模块信息，每个光电模块包括至少一个寄存器，每个寄存器对应一个寄存器地址。
逻辑器件按照第二信息所携带的配置信息，首先从第一光电模块中读取第一光电模块信息，然后从第二光电模块中读取第二光电模块信息，并将第一光电模块和第二光电模块信息存储于内部，以使得处理器能够直接通过高速总线，依次读取逻辑器件预先储存的第一光电模块信息和第二光电模块信息。
总结：上述介绍的多次轮询是以两个光电模块为例进行介绍，在实际应用中，可以存在更多光电模块之间的多次轮询，且需要注意的是，在多次轮询中，一次轮询结束到下一次轮询开始之间可存在时间间隔，比如1秒或2秒，此处不做限定。
下面将结合表2介绍一种逻辑器件按照数据读取规则读取光电模块信息的方式，表2为配置表项的一个示意。
表2
逻辑地址 光电模块设备地址 寄存器地址 单次连读次数
1 0xA0 93(光信号是否丢失) 2
4 0xA2 96(温度) 2
7 0xA2 98(电压) 2
10 0xA2 102(发送光功率) 2
13 0xA2 104(接收光功率) 2
16 0xA2 100(偏置电流) 2
19 结束标志(00)
基于表2所示的内容，其中，光电模块信息属于光电模块1。光电模块1包含两个分区，分别为0xA0和0xA2，且光电模块1可以对应多个寄存器。假设逻辑器件读取光电模块1中第一寄存器内的信息(假设第一寄存器内的信息为光信号是否丢失)，那么此时需要判断该第一寄存器是否属于光电模块1中的最后一个寄存器。如果第一寄存器所对应的光电模块设备地址不为结束标志(如00)，则该第一寄存器不属于待读取光电模块中的最后一个寄存器，于是逻辑器件继续读取下一个寄存器内的信息。
如果第一寄存器所对应的光电模块设备地址为结束标志，例如光电模块设备地址为00，则该第一寄存器属于光电模块1中需要读取的最后一个寄存器，于是逻辑器件可以读取光电模块2中的信息，光电模块2是光电模块1之后的一个光电模块，为了定义光电模块之间的顺序，可以通过逻辑地址来实现，若一个光电模块信息对应的的逻辑地址为1至19，那么另一个光电模块信息对应的逻辑地址可以为20至39。需要说明的是，对逻辑地址的设定仅为一个示意，在实际应用中，可以根据情况进行调整，通常相邻的两个光电模块之间的逻辑地址为连续的。
请继续参阅表2，逻辑器件可以按照数据读取规则光电模块中的光电模块信息。具体地，逻辑器件按照逻辑地址确定读取的寄存器地址顺序，以逻辑地址为1为例，首先，逻辑器件会从光电模块1中的0xA0分区中读取93号寄存器地址对应的信息，同时，根据单次连续次数确定需要连续读取几个寄存器地址，当单次连读次数为2时，表示读取93号和94号寄存器地址所对应的信息。读取后，以逻辑地址为4为例，逻辑器件会从光电模块1中的0xA2分区中读取96号和97号寄存器地址所对应的信息，此时同样需要根据单次连续次数确定需要连续读取几个寄存器地址，当单次连读次数为2时，表示需要连续读取98号和99号寄存器地址对应的信息。依次类推，此处不作赘述。
需要注意的是，由于单次连读次数会影响寄存器地址的读取次数，因此光电模块配置表项占用的逻辑地址也会根据读取次数进行顺移。
处理器的初始化操作完成以后，CPU可以根据需要修改相关参数，例如关闭或开启某个配置表项、修改或增加某个寄存器地址等。此时，处理器需要停止总线代理模块，并对逻辑器件进行配置信息更新，其中，配置信息更新信息用于逻辑器件更新数据读取规则。于是，逻辑器件根据配置信息更新信息对数据读取规则进行更新。可以理解的是，对于光电模块定时监控场景，不需要随时修改相关参数。
为了增加方案的灵活性，处理器可以根据需求开启或关闭逻辑器件中的配置表项子模块的某一个或几个光电模块，当开启配置表项子模块的某个光电模块时时，表示配置表项子模块对应的光电模块参与总线代理模块的访问，逻辑器件可采用数据读取规则预先读取光电模块中的光电模块信息。当关闭该配置表项子模块的某个光电模块时时，表示该配置表项子模块对应的光电模块不参与总线代理模块的访问。
处理器还可以开启或关闭逻辑器件中的总线代理模块，当开启该总线代理模块时，表示处理器从逻辑模块中获取相应的光电模块信息。当关闭该总线代理模块时，表示处理器从光电模块中获取相应的光电模块信息。
一个具体的实施方式中，总线代理模块中的读写控制子模块可以通过查询低速总线控制器，判断当前访问寄存器的工作是否完成。如果低速总线控制访问光电模块时总线出现异常，则会显示当前状态为忙碌或失败状态，总线代理模块将继续查询一定次数低速总线控制器，以判断是否读取成功。如果低速总线控制访问光电模块时读取成功，则将读取的光电模块信息存储至数据缓存子模块。
204、逻辑器件存储读取到的第一光电模块信息；
一个具体的实施方式中，逻辑器件可以在内部存储光电模块1对应的光电模块信息，此外，逻辑器件还可以存储光电模块2对应的光电模块信息，此处仅为一个示意，并不对逻辑器件存储的光电模块信息数量进行限定，
逻辑器件包含总线代理模块，具体地，总线代理模块中的数据缓存子模块用于存储光电模块信息，如光功率、温度、电压、偏置电流和/或link状态等，这些信息是处理器监控所需要的。如果总线代理模块成功读取光电模块信息，则将读取的光电模块信息写入至数据缓存子模块中，反之，如果总线代理模块读取光电模块信息失败，则将读取失败的状态信息写入至数据缓存子模块中。
205、处理器获取第一信息，其中，第一信息用于指示处理器获取逻辑器件获取的第一光电模块信息，第一光电模块信息是逻辑器件根据数据读取规则从第一光电模块中获取的；
206、处理器根据第一信息的指示，通过高速总线从逻辑器件中获取第一光电模块信息，其中，处理器通过高速总线连接逻辑器件。
步骤205和步骤206与方法100中的步骤101和102相同，可以参见方法100中相应的描述，此处不再赘述。
其次，本申请实施例中，介绍了处理器对逻辑器件进行预配置的过程，处理器只需要在初始化的时候配置一次数据读取规则，逻辑器件就可以按照数据读取规则访问光电模块，避免每次访问光电模块都进行配置，从而提升配置效率。此外，本申请中，不同光电模块可以进行轮询切换，且同一个光电模块内不连续的寄存器地址之间也能进行切换，这些操作都由逻辑器件完成，无需处理器介入，由此节省了处理器的资源。
实施例二，获取多个周期的光电模块信息(多次轮询)；
请参阅图6，图6为本申请实施例中信息获取的方法300另一个实施例示意图，方法300包括：
301、处理器获取第一信息，其中，第一信息用于指示处理器获取逻辑器件获取的第一光电模块信息，第一光电模块信息是逻辑器件根据数据读取规则从第一光电模块中获取的；
步骤301与上述图4对应的实施例中步骤101类似，此处不做赘述。
302、处理器通过高速总线从逻辑器件中获取第一光电模块信息；
步骤302与上述图4对应的实施例中步骤102类似，此处不做赘述。
303、处理器继续通过高速总线从逻辑器件中获取第一光电模块信息。
本实施例中，逻辑器件根据第一信息以及数据读取规则，从内部的数据缓存子模块中循环读取处理器所需的光电模块信息。可以理解的是，两次获取到的光电模块信息读取时刻不同，因此，虽然两次读取的光电模块信息的类型和数量相同，但是数据可能不同，原因是，不同时刻所对应的光电模块信息会有变化，比如，15:16:00对应的时刻所获取的温度为40.3摄氏度，在15:16:01对的时刻所获取的温度为40.2摄氏度。
步骤303与上述图4对应的实施例中步骤102类似，此处不做赘述。
本申请实施例中，为了增加方案的灵活性，在控制信息读取的方式时，可以支持单次循环或多次循环。当配置为单次循环时，读完当前所有光电模块信息后，则停止继续读取，直到由处理器启动下一次访问。当配置为多次循环时，读完当前所有光电模块的信息后，直接切换到光电模块1，或者延时一定时间后切换到光电模块1，然后继续读取光电模块信息。与此同时，本方案还实现了不同光电模块的切换，以及同一个光电模块内部不连续寄存器地址的切换，从而提升方案的实用性。
一个具体的实施方式中，多次轮询也是预先配置的，先配置单次轮询所需的内容，请参阅表3，表3为单次轮询的配置表项。
表3
逻辑地址 光电模块设备地址 寄存器地址 单次连读次数
1 0xA0 93(光信号是否丢失) 2
4 0xA2 96(温度) 2
7 0xA2 98(电压) 2
10 0xA2 102(发送光功率) 2
13 0xA2 104(接收光功率) 2
16 0xA2 100(偏置电流) 2
19 结束标志(00)
22 0xA2 98(电压) 2
25 0xA2 100(偏置电流) 2
28 0xA2 93(光信号是否丢失) 2
31 结束标志(00)
首先，逻辑器件按照逻辑地址从光电模块1中读取光电模块信息，即逻辑地址1至16中的信息，读取到逻辑地址为19时，读到结束标志，此时说明光电模块1中的光电模块信息已经读取完毕，于是逻辑器件按照逻辑地址继续读取下一个光电模块，即光电模块2，同样地，依次读取光电模块2中的光电模块信息，直到读到结束标志。至此，完成单次轮询。本实施例中所描述的多次轮询是指，读取完光电模块2的光电模块信息之后，会再次读取光电模块1中的光电模块信息，然后继续读取光电模块2中的光电模块信息，循环而行。
可以理解的是，在实际应用，每次轮询可以读取至少一个光电模块中的光电模块信息，本申请不对每次读取的光电模块数量进行限定。
实施例三，实验数据。
基于实施例一和实施例二所描述的方法，经过测试，一个包含48个端口的SFP单板在使用了本申请所提供的信息获取方法之后，CPU占有率约降低为原有方案的10％。电模块定时访问时，CPU占有率约降低为原来的2.5％。
需要说明的是，在合理的场景下，通过总线代理模块访问的光电模块数量越多，CPU占有率降低的效果也就越明显。
图7是本申请实施例处理器40的结构示意图。处理器40包括存储单元420、处理单元430和总线系统440。处理器40用于执行图4-图6各实施例方法中处理器执行的相关操作。
存储单元420可以包括只读存储器和随机存取存储器，并向处理单元430提供指令和数据。存储单元420的一部分还可以包括非易失性随机存取存储器(non-volatilerandom access memory，NVRAM)。
存储单元420存储了如下的元素，可执行模块或者数据结构，或者它们的子集，或者它们的扩展集:
操作指令：包括各种操作指令，用于实现各种操作。
操作系统：包括各种系统程序，用于实现各种基础业务以及处理基于硬件的任务。
本申请实施例中处理单元430用于：
获取第一信息，其中，所述第一信息用于指示所述处理器获取逻辑器件获取的第一光电模块信息，所述第一光电模块信息是所述逻辑器件从第一光电模块中获取的；
根据所述第一信息的指示，所述处理器通过高速总线从所述逻辑器件中获取所述第一光电模块信息，其中，所述处理器通过所述高速总线连接所述逻辑器件。
一个具体的实施方式中，所述第一信息还用于指示所述处理器获取所述逻辑器件获取的第二光电模块信息，所述第二光电模块信息是所述逻辑器件从第二光电模块获取的，处理单元430还用于：
通过所述高速总线从所述逻辑器件中获取所述第二光电模块信息，
一个具体的实施方式中，处理单元430还用于：
在获取第一信息之前，向所述逻辑器件发送第二信息，其中，所述第二信息中携带配置信息，所述配置信息被所述逻辑器件用于生成数据读取规则，以便根据所述数据读取规则获取所述第一光电模块信息。
一个具体的实施方式中，处理单元430还用于：
在处理器获取第一信息之前，向所述逻辑器件发送第二信息，其中，所述第二信息中携带配置信息，所述配置信息被所述逻辑器件用于生成数据读取规则，以便根据所述数据读取规则获取所述第二光电模块信息。
一个具体的实施方式中，所述配置信息包括第一标识、所述第一光电模块的设备地址以及所述第一光电模块中待读取的寄存器地址，其中，所述第一标识用于指示所述逻辑器件读取所述第一光电模块信息，所述第一光电模块包括至少一个寄存器，所述第一光电模块中包括的每个所述寄存器对应一个寄存器地址。
一个具体的实施方式中，所述配置信息还包括第二标识、所述第二光电模块的设备地址以及所述第二光电模块中待读取的寄存器地址，其中，所述第二标识用于指示所述逻辑器件读取所述第二光电模块信息，所述第二光电模块包括至少一个寄存器，所述第二光电模块中包括的每个所述寄存器对应一个寄存器地址。
一个具体的实施方式中，处理单元430具体用于：
通过所述高速总线从逻辑器件中获取第一寄存器中的信息；
通过所述高速总线从逻辑器件中获取第二寄存器中的信息。
处理单元430控制处理器40的操作，处理单元430还可以称为中央处理单元(central processing unit，CPU)。存储单元420可以包括只读存储器和随机存取存储器，并向处理单元430提供指令和数据。存储单元420的一部分还可以包括NVRAM。具体的应用中，处理器40的各个组件通过总线系统440耦合在一起，其中总线系统440除包括数据总线之外，还可以包括电源总线、控制总线和状态信号总线等。但是为了清楚说明起见，在图中将各种总线都标为总线系统440。
上述本申请实施例揭示的方法可以应用于处理单元430中，或者由处理单元430实现。处理单元430可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理单元430中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理单元430可以是通用处理器、数字信号处理器(digital signal processing，DSP)、专用集成电路(application specific integrated circuit，ASIC)、现成可编程门阵列(field－programmable gate array,FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储单元420，处理单元430读取存储单元420中的信息，结合其硬件完成上述方法的步骤。
图7的相关描述可以参阅图4、图5和图6方法部分的相关描述和效果进行理解，本处不做过多赘述。
图8是本申请实施例通信装置的结构示意图，该通信装置用于执行图4-图6对应的实施例的方法。通信装置包括处理器501以及逻辑器件502，处理器501通过高速总线503连接逻辑器件502；
逻辑器件502获取第一光电模块信息；
处理器501获取第一信息，所述第一信息用于指示所述处理器501获取所述逻辑器件502获取的所述第一光电模块信息；
根据所述第一信息的指示，所述处理器501通过高速总线503从所述逻辑器件502中获取所述第一光电模块信息，其中，所述处理器501通过所述高速总线503连接所述逻辑器件502。
一个具体的实施方式中，所述第一信息还用于指示所述处理器501获取所述逻辑器件502获取的第二光电模块信息；
所述逻辑器件502获取所述第二光电模块信息；
所述处理器501通过所述高速总线503从所述逻辑器件502中获取所述第二光电模块信息。
一个具体的实施方式中，在所述处理器501获取第一信息之前，所述处理器501向所述逻辑器件502发送第二信息，其中，所述第二信息中携带配置信息；
所述逻辑器件502根据所述配置信息生成数据读取规则，以便根据所述数据读取规则获取所述第一光电模块信息。
一个具体的实施方式中，在所述处理器501获取第一信息之前，所述处理器501向所述逻辑器件502发送第二信息，其中，所述第二信息中携带配置信息；
所述逻辑器件502根据所述配置信息生成数据读取规则，以便根据所述数据读取规则获取所述第二光电模块信息。
一个具体的实施方式中，所述配置信息包括第一标识、所述第一光电模块的设备地址以及所述第一光电模块中待读取的寄存器地址，其中，所述第一标识用于指示所述逻辑器件502读取所述第一光电模块信息，所述第一光电模块包括至少一个寄存器，所述第一光电模块中包括的每个所述寄存器对应一个寄存器地址。
一个具体的实施方式中，所述配置信息还包括所述第二标识、所述第二光电模块的设备地址以及所述第二光电模块中待读取的寄存器地址，其中，第二标识用于指示所述逻辑器件502读取所述第二光电模块信息，所述第二光电模块包括至少一个寄存器，所述第二光电模块中包括的每个所述寄存器对应一个寄存器地址。
一个具体的实施方式中，所述处理器501通过所述高速总线503从所述逻辑器件502中获取所述第一寄存器中的信息；
所述处理器501通过所述高速总线503从所述逻辑器件502中获取所述第二寄存器中的信息。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。
所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(digital subscriber line，DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存储的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘solid state disk(SSD))等。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (17)

1.一种信息获取的方法，其特征在于，包括：
处理器获取第一信息，所述第一信息用于指示所述处理器获取逻辑器件获取的第一光电模块信息，所述第一光电模块信息是所述逻辑器件从第一光电模块中获取的；
根据所述第一信息的指示，所述处理器通过高速总线从所述逻辑器件中获取所述第一光电模块信息，其中，所述处理器通过所述高速总线连接所述逻辑器件。
2.根据权利要求1所述的方法，其特征在于，所述第一信息还用于指示所述处理器获取所述逻辑器件获取的第二光电模块信息，所述第二光电模块信息是所述逻辑器件从第二光电模块获取的，所述方法还包括：
所述处理器通过所述高速总线从所述逻辑器件中获取所述第二光电模块信息。
3.根据权利要求1所述的方法，其特征在于，所述处理器获取第一信息之前，所述方法还包括：
所述处理器向所述逻辑器件发送第二信息，其中，所述第二信息中携带配置信息，所述配置信息被所述逻辑器件用于生成数据读取规则，以便所述逻辑器件根据所述数据读取规则获取所述第一光电模块信息。
4.根据权利要求2所述的方法，其特征在于，所述处理器获取第一信息之前，所述方法还包括：
所述处理器向所述逻辑器件发送第二信息，其中，所述第二信息中携带配置信息，所述配置信息被所述逻辑器件用于生成数据读取规则，以便所述逻辑器件根据所述数据读取规则获取所述第一光电模块信息和所述第二光电模块信息。
5.根据权利要求3或4所述的方法，其特征在于，所述配置信息包括第一标识、所述第一光电模块的设备地址以及所述第一光电模块中待读取的寄存器地址，其中，所述第一标识用于指示所述逻辑器件获取所述第一光电模块信息，所述第一光电模块包括至少一个寄存器，所述第一光电模块中包括的每个所述寄存器对应一个寄存器地址。
6.根据权利要求4所述的方法，其特征在于，所述配置信息包括第二标识、所述第二光电模块的设备地址以及所述第二光电模块中待读取的寄存器地址，其中，所述第二标识用于指示所述逻辑器件读取所述第二光电模块信息，所述第二光电模块包括至少一个寄存器，所述第二光电模块中包括的每个所述寄存器对应一个寄存器地址。
7.根据权利要求1至6中任一项所述的方法，其特征在于，所述第一光电模块包括第一寄存器和第二寄存器，所述处理器通过高速总线从所述逻辑器件中获取所述第一光电模块信息，包括：
所述处理器通过所述高速总线从所述逻辑器件中获取所述第一寄存器中的信息；
所述处理器通过所述高速总线从所述逻辑器件中获取所述第二寄存器中的信息。
8.一种信息获取的方法，其特征在于，包括：
逻辑器件获取第一光电模块信息；
处理器获取第一信息，所述第一信息用于指示所述处理器获取所述逻辑器件获取的所述第一光电模块信息；
根据所述第一信息的指示，所述处理器通过高速总线从所述逻辑器件中获取所述第一光电模块信息，其中，所述处理器通过所述高速总线连接所述逻辑器件。
9.根据权利要求8所述的方法，其特征在于，所述第一信息还用于指示所述处理器获取所述逻辑器件获取的第二光电模块信息，所述方法还包括：
所述逻辑器件获取所述第二光电模块信息；
所述处理器通过所述高速总线从所述逻辑器件中获取所述第二光电模块信息。
10.根据权利要求8所述的方法，其特征在于，所述处理器获取第一信息之前，所述方法还包括：
所述处理器向所述逻辑器件发送第二信息，其中，所述第二信息中携带配置信息；
所述逻辑器件根据所述配置信息生成数据读取规则，并根据所述数据读取规则获取所述第一光电模块信息。
11.根据权利要求9所述的方法，其特征在于，所述处理器获取第一信息之前，所述方法还包括：
所述处理器向所述逻辑器件发送第二信息，其中，所述第二信息中携带配置信息；
所述逻辑器件根据所述配置信息生成数据读取规则，并根据所述数据读取规则获取所述第一光电模块信息和所述第二光电模块信息。
12.根据权利要求10或11所述的方法，其特征在于，所述配置信息包括第一标识、所述第一光电模块的设备地址以及所述第一光电模块中待读取的寄存器地址，其中，所述第一标识用于指示所述逻辑器件读取所述第一光电模块信息，所述第一光电模块包括至少一个寄存器，所述第一光电模块中包括的每个所述寄存器对应一个寄存器地址。
13.根据权利要求11所述的方法，其特征在于，所述配置信息包括所述第二标识、所述第二光电模块的设备地址以及所述第二光电模块中待读取的寄存器地址，其中，第二标识用于指示所述逻辑器件读取所述第二光电模块信息，所述第二光电模块包括至少一个寄存器，所述第二光电模块中包括的每个所述寄存器对应一个寄存器地址。
14.根据权利要求8至13中任一项所述的方法，其特征在于，所述第一光电模块包括第一寄存器和第二寄存器，所述处理器通过高速总线从所述逻辑器件中获取所述第一光电模块信息，包括：
所述处理器通过所述高速总线从所述逻辑器件中获取所述第一寄存器中的信息；
所述处理器通过所述高速总线从所述逻辑器件中获取所述第二寄存器中的信息。
15.一种处理器，其特征在于，所述处理器包括：存储单元、处理单元以及总线；
其中，所述存储单元用于存储程序；
所述总线用于连接所述存储单元以及所述处理单元，以使所述存储单元以及所述处理单元进行通信；
所述处理单元用于调用所述存储单元中的所述程序，执行如权利要1至7中任一项所述的方法。
16.一种通信装置，其特征在于，所述通信装置包括处理器以及逻辑器件，所述处理器通过高速总线连接所述逻辑器件；
其中，所述通信装置用于执行如权利要8至14中任一项所述的方法。
17.一种计算机可读存储介质，包括指令，当其在计算机上运行时，使得计算机执行如权利要求1至14中任一项所述的方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109862044A (zh) * 2019-03-29 2019-06-07 新华三技术有限公司 一种转换装置、网络设备及数据传输方法
CN113110795A (zh) * 2020-01-13 2021-07-13 伊姆西Ip控股有限责任公司 在应用系统中执行作业的方法、设备和计算机程序产品
CN113326220A (zh) * 2021-06-09 2021-08-31 新华三技术有限公司 一种外设电子标签信息获取方法及设备

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553446B1 (en) * 1999-09-29 2003-04-22 Silicon Graphics Inc. Modular input/output controller capable of routing packets over busses operating at different speeds
CN101944075A (zh) * 2010-07-21 2011-01-12 北京星网锐捷网络技术有限公司 总线系统、对低速总线设备进行读写操作的方法及装置
CN104657308A (zh) * 2015-03-04 2015-05-27 浪潮电子信息产业股份有限公司 一种用fpga实现的服务器硬件加速的方法
CN205068383U (zh) * 2015-10-09 2016-03-02 江苏中科芯核电子科技有限公司 一种多通道数据同步采集系统
CN105701060A (zh) * 2016-03-04 2016-06-22 中车青岛四方车辆研究所有限公司 基于fpga的高速实时数据记录系统
CN106708755A (zh) * 2015-11-12 2017-05-24 北大方正集团有限公司 Pcie接口实现方法及装置
CN106803843A (zh) * 2017-02-27 2017-06-06 浙江大学 一种三维摄像声纳原始数据离线上传系统及方法
CN107329863A (zh) * 2017-06-09 2017-11-07 中国电子科技集团公司第四十研究所 一种基于COMe的测量仪器通用硬件平台
CN107453999A (zh) * 2016-05-31 2017-12-08 新华三技术有限公司 一种网络设备和网络报文转发方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553446B1 (en) * 1999-09-29 2003-04-22 Silicon Graphics Inc. Modular input/output controller capable of routing packets over busses operating at different speeds
CN101944075A (zh) * 2010-07-21 2011-01-12 北京星网锐捷网络技术有限公司 总线系统、对低速总线设备进行读写操作的方法及装置
CN104657308A (zh) * 2015-03-04 2015-05-27 浪潮电子信息产业股份有限公司 一种用fpga实现的服务器硬件加速的方法
CN205068383U (zh) * 2015-10-09 2016-03-02 江苏中科芯核电子科技有限公司 一种多通道数据同步采集系统
CN106708755A (zh) * 2015-11-12 2017-05-24 北大方正集团有限公司 Pcie接口实现方法及装置
CN105701060A (zh) * 2016-03-04 2016-06-22 中车青岛四方车辆研究所有限公司 基于fpga的高速实时数据记录系统
CN107453999A (zh) * 2016-05-31 2017-12-08 新华三技术有限公司 一种网络设备和网络报文转发方法
CN106803843A (zh) * 2017-02-27 2017-06-06 浙江大学 一种三维摄像声纳原始数据离线上传系统及方法
CN107329863A (zh) * 2017-06-09 2017-11-07 中国电子科技集团公司第四十研究所 一种基于COMe的测量仪器通用硬件平台

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109862044A (zh) * 2019-03-29 2019-06-07 新华三技术有限公司 一种转换装置、网络设备及数据传输方法
WO2020200113A1 (zh) * 2019-03-29 2020-10-08 新华三技术有限公司 网络设备
CN109862044B (zh) * 2019-03-29 2021-04-27 新华三技术有限公司 一种转换装置、网络设备及数据传输方法
CN113110795A (zh) * 2020-01-13 2021-07-13 伊姆西Ip控股有限责任公司 在应用系统中执行作业的方法、设备和计算机程序产品
CN113326220A (zh) * 2021-06-09 2021-08-31 新华三技术有限公司 一种外设电子标签信息获取方法及设备

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