KR101361502B1

KR101361502B1 - 이더넷 스위치

Info

Publication number: KR101361502B1
Application number: KR1020120030697A
Authority: KR
Inventors: 이병찬
Original assignee: 주식회사 다산네트웍스
Priority date: 2012-03-26
Filing date: 2012-03-26
Publication date: 2014-02-13
Also published as: KR20130108880A

Abstract

이더넷 스위치에 관한 것으로, 일 실시예에 따른 이더넷 스위치는 스위치 패브릭, 스위치 패브릭과 설정된 어드레스로 접속하는 적어도 하나 이상의 제1 PHY 칩, 스위치 패브릭과 설정된 어드레스로 접속하되 제1 PHY 칩과는 서로 다른 성능을 가진 적어도 하나 이상의 제2 PHY 칩 및 스위치 패브릭의 제1 PHY MDIO와 제2 PHY MDIO를 하나의 MDIO 버스를 통해 제1 PHY 칩과 제2 PHY 칩에 출력하도록 제어하는 제1제어논리소자를 포함할 수 있다. 본 실시예에 따르면 이더넷 스위치 설계시 라인카드의 핀 수량 부족 문제를 해결하고 동시에 이종의 PHY 칩 간의 주소 충돌을 방지할 수 있다.

Description

이더넷 스위치{APPARATUS FOR ETHERNET SWITCH}

이더넷 스위치에 관한 것으로, 이더넷 스위치에 사용되는 다수의 PHY 칩 간의 주소 충돌을 방지하는 기술과 관련된다.

본 발명은 대한민국 지식경제부와 함께 공동으로 수행하는 ATCA(Advanced Telecom Computing Architecutre) 개발 과제의 일환으로 발명된 것으로, Carrier Ethernet Switch 관련 네트워크에 적용이 될 수 있으며, 추후 ATCA 기반 기술에도 연동이 가능하다.

일반적으로 이더넷 스위칭 기반으로 하는 제품을 개발할 때에는 스위치 패브릭과 PHY 칩 간에 PHY 어드레스를 설정하게 된다. 사용되는 PHY 칩 가운데 일부는 다양한 스위치 모듈을 만드는데 범용적으로 사용된다. 일부 PHY 칩에는 어드레스가 제조 당시 설정된 경우에는 스위치 패브릭에서 설정한 PHY 어드레스 중 일부가 중복될 수 있다. 이 경우 중복되는 PHY 어드레스로 인해 설계시 다른 PHY 칩을 사용해야만 한다.

스위치 장비 개발시 범용 업링크(Uplink) 모듈이 개발된 경우는, 이미 PHY 어드레스 번지가 정해져 있다. 따라서, 신규 스위치 장치 개발시 기존 업링크 모듈단의 PHY 어드레스와 중복되지 않도록 하기 위해, 중복되지 않는 PHY 어드레스를 가지는 PHY 칩을 사용하거나, 범용 업링크 모듈을 PHY 어드레스가 중복되지 않도록 새로 개발해야 하는 경우가 발생한다. 또한, 스위치 장비 초기 개발시 라인카드의 핀 맵 할당 과정에서 핀 수량 부족 문제가 발생할 수도 있다.

그러나 이러한 방법은 다수의 PHY 칩을 사용하게 되어 비용이 증가하고, 다른 PHY 칩을 사용하는 경우에는 설계가 변경되므로 이더넷 스위치 모듈을 생산하는 업체 입장에서는 큰 부담으로 작용하게 된다. 대한민국 등록특허 제10-1055163호에는 다양한 PHY 칩들 중에서 어드레스가 서로 충돌되는 PHY 칩들의 MDIO 중 선택된 하나로 양방향 데이터 통신이 가능하도록 연결하는 다중화/역다중화부를 포함하여 이더넷 스위치 설계시 다양한 PHY 칩들 간의 어드레스의 충돌 방지 기술에 대해 개시되어 있다.

이더넷 스위치 설계시 라인카드의 핀 수량 부족 문제를 해결하고, 이종의 PHY 칩 간의 주소 충돌을 방지할 수 있다.

일 양상에 따르면, 이더넷 스위치는 스위치 패브릭, 스위치 패브릭과 설정된 어드레스로 접속하는 적어도 하나 이상의 제1 PHY 칩, 스위치 패브릭과 설정된 어드레스로 접속하되 제1 PHY 칩과는 서로 다른 성능을 가진 적어도 하나 이상의 제2 PHY 칩 및 스위치 패브릭의 제1 PHY MDIO 신호와 제2 PHY MDIO 신호를 하나의 MDIO 버스를 통해 제1 PHY 칩과 제2 PHY 칩에 출력하도록 제어하는 제1제어논리소자를 포함할 수 있다.

추가적인 양상에 따르면, 이더넷 스위치는 스위치 패브릭으로부터 제1제어논리소자를 거쳐 입력되는 MDIO 신호를 분석하여 제1 PHY MDIO 신호가 제2 PHY 칩에 전달되지 않도록 제어하는 제2제어논리소자를 더 포함할 수 있다.

이때, 제2제어논리소자는, 입력된 MDIO 신호의 시작 프레임을 분석하고 분석 결과 제1 PHY MDIO 신호인 경우 그 제1 PHY MDIO 신호의 프레임을 변경할 수 있다.

이더넷 스위치 설계시 라인카드의 핀 수량 부족 문제를 해결하고 동시에 이종의 다양한 PHY 칩 간의 주소 충돌을 방지할 수 있다. 따라서, 주소 충돌을 방지하기 위한 설계 변경이 필요하지 않아 제작 비용을 절감할 수 있다.

도 1은 일 실시예에 따른 이더넷 스위치의 블록도이다.
도 2는 다른 실시예에 따른 이더넷 스위치의 블록도이다.
도 3은 도 2의 실시예에 따른 이더넷 스위치의 MDIO 신호 필터링 절차이다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

이하, 본 발명의 실시예들에 따른 이더넷 스위치를 도면들을 참고하여 자세히 설명하도록 한다.

도 1은 일 실시예에 따른 이더넷 스위치의 블록도이다. 도 1을 참조하면, 이더넷 스위치(100)는 스위치 패브릭(110), 제1 제어논리소자(120), 적어도 하나 이상의 제1 PHY칩(131) 및 제2 PHY칩(141)를 포함한다.

스위치 패브릭(110)는 라우트 계산을 수행하고 스위칭 기능을 제공할 수 있다. 스위치 패브릭은 PHY 칩(131, 141) 간에 설정된 어드레스로 연결될 수 있다. 스위치 패브릭(110)과 PHY 칩(131, 141) 간에는 GMII(Gigabit Media Independent Interface) 또는 SGMII(Serial Gigabit Media Independent Interface)를 통해 연결될 수 있다.

GMII는 MAC 계층과 물리 계층사이의 인터페이스이며, 패스트 이더넷에서 사용된 MII(Media Independent Interface)의 확장이라 할 수 있다. GMII는 MII와 같은 관리 인터페이스를 사용하고 10Mbps, 100Mbps, 1000Mbps 데이터 전송률을 지원한다. 또한 GMII는 8bit 크기의 송수신 데이터 통로를 따로 가지고 있어서 half-duplex 동작뿐만 아니라 full-duplex 까지 지원할 수 있다.

GMII는 2개의 매체 상태신호를 제공한다. 하나는 캐리어가 있는지를 가리키고 다른 하나는 충돌이 없는지를 가리킨다. GMII는 동일한 MAC 컨트롤러를 사용하면서 shielded 와 unshielded 트위스트 페어 그리고 싱글모드(single-mode)와 멀티모드(multi mode) 광케이블과 같은 다양한 매체 타입을 연결 가능하게 해준다. GMII 은 PCS, PMA, PMD 의 세 개의 하위계층으로 나누어져 있다.

스위치 패브릭(110)은 PHY 칩(130)의 내부 레지스터에 표준화된 접속을 제공하는 이더넷 프로토콜을 위해 정의된 MDIO(Management Data Input/Output) 버스를 이용하여 MAC 장치와 PHY 칩(131, 141)을 연결할 수 있다. 내부 레지스터는 PHY의 배열 정보를 제공한다. 이러한 버스는 사용자가 실행중에 PHY의 상태 정보를 읽을 수 있을 뿐만 아니라, 배열 정보를 변경할 수 있도록 한다. 이에 따라, MDIO 버스를 이용하여 스위치 패브릭(110)과 PHY 칩(131, 141) 간에 양방향 데이터 송수신이 가능하다.

PHY 칩(131, 141)은 이더넷 통신장비에 사용되는 것으로 디지털 형태의 네트워크 신호를 전기적 신호인 아날로그 형태로 변환하는 역할을 한다. PHY 칩(131, 141)은 상위 계층에서 만들어졌던 패킷을 멀리 보내기 위해 맨체스터 코딩을 차동신호로 바꾼다. 이에 따라, 시리얼 통신이나 패러렐 통신에 비해 훨씬 더 빠르고, 멀리 노이즈에 강한 신호를 만들 수 있다.

이더넷 스위치(100)를 제작하는 데에는 다양한 성능을 가진 여러 종류의 PHY 칩(131, 141)이 사용될 수 있다. 이때, 제1 PHY 칩(131)과 제2 PHY 칩(141)은 서로 다른 성능을 가진 이종의 PHY 칩일 수 있다. 예컨대, 제1 PHY 칩(131)은 10G PHY 칩일 수 있으며, 제2 PHY 칩(141)은 1G PHY 칩일 수 있다.

또한, PHY 칩(131, 141)의 종류에는 예를 들어, 다운로드 링크의 Bridge PHY, Base PHY가 있을 수 있으며, 업로드 링크 PHY가 사용될 수 있다. 연결되는 포트의 수에 따라 사용되는 PHY 칩(131, 141)의 형태가 달라질 수 있다. PHY 칩(131, 141)은 스위치 패브릭(110)의 MDC(Management Data Clock) 버스를 통해 기준 클럭을 제공받을 수 있다. 또한, SGMII, MDIO 버스 등을 통해 스위치 패브릭(110)과 연결될 수 있다. 이에 따라, 스위치 패브릭(110)과 PHY 칩(131, 141) 간에 양방향 통신이 가능하다.

한편, 이더넷 스위치(100)를 제작하는 데에 있어서, 스위치 패브릭(110)은 제1 PHY 칩용 MDIO, MDC 버스와 제2 PHY 칩용 MDIO, MDC 버스가 별도의 핀(pin)으로 분리하여 할당될 수 있다. 이 경우 각 라인카드(130, 140)의 핀 맵 할당 과정에서 핀 수량 부족 문제가 발생할 수 있다.

본 실시예에 따른 이더넷 스위치(100)의 제1 제어논리소자(120)는 도 1에 도시된 바와 같이, 스위치 패브릭(110)의 별도의 제1 PHY용 MDC, MDIO 및 제2 PHY용 MDC, MDIO 버스를 통해 출력되는 MDC, MDIO 신호를 각각 하나의 공용 MDC, MDIO 버스를 통해 제1 PHY칩(131)과 제2 PHY 칩(141)에 전달되도록 할 수 있다. 이때, 제1 제어논리소자(120)는 상술한 바와 같은 기능을 수행하는 프로그램이 저장될 수 있는 PLD(Programmable Logic Device), CPLD(Complex Programmable Logic Device)일 수 있다.

이와 같이, MDIO, MDC 신호를 각각 하나의 신호선을 통해 각 PHY 칩(131, 141)에 전달되도록 제어함으로써 제작 단계에서 커넥터의 핀 수를 최소화할 수 있고, 이를 통해 핀 수량 부족 문제를 해결할 수 있다.

도 2는 다른 실시예에 따른 이더넷 스위치의 블록도이다. 도 2를 참조하면, 이더넷 스위치(200)는 스위치 패브릭(210), 제1 제어논리소자(220), 제1 PHY 칩(231), 제2 PHY 칩(241) 및 제2 제어논리소자(242)를 포함할 수 있다. 스위치 패브릭(210), 제1 제어논리소자(220), 제1 PHY 칩(231) 및 제2 PHY 칩(241) 구성에 대해서는 도 1의 실시예를 통해 자세히 설명하였으므로 이하 제2 제어논리소자(242)의 구성을 중심으로 상세히 설명하도록 한다.

도 1의 실시예에 따른 이더넷 스위치(100)를 제작하는 경우 제1 제어논리소자(120)에 의해 스위치 패브릭(110)에서 출력되는 제1 PHY MDIO 및 제2 PHY MDIO 신호는 하나의 신호선을 통해 제1 PHY 칩(131)과 제2 PHY 칩(141)에 전달되기 때문에 제1 PHY 칩(131) 및 제2 PHY 칩(141)에는 제1 PHY MDIO 신호와 제2 PHY MDIO 신호가 모두 전달될 수 있다. 이 경우에, 제1 PHY 칩(131) 및 제2 PHY 칩(141) 간에 어드레스 충돌 문제가 발생할 수 있다.

본 실시예에 따르면, 제2 제어논리소자(242)는 제2 PHY 라인카드(240)에 탑재되어 입력되는 MDIO 신호 중 제1 PHY MDIO 신호를 필터링하고 그 제1 PHY MDIO 신호를 제2 PHY 칩(241)에 전달되지 않도록 제어할 수 있다.

제2 제어논리소자(242)는 제1 PHY MDIO 신호의 필터링 기능을 수행하는 프로그램이 저장될 수 있는 PLD(Programmable Logic Device), CPLD(Complex Programmable Logic Device)일 수 있다.

예컨대, 제1 PHY MDIO 신호의 시작 프레임(Start frame)은 '00'이고, 제2 PHY MDIO 신호의 시작 프레임은 '01'로 정의될 수 있다. 제2 제어논리소자(242)는 입력되는 MDIO 신호의 시작 프레임을 분석하여 그 시작 프레임이 '00'인 경우 제1 PHY MDIO 신호로 판단하고 제2 PHY 칩(241)에 전달되지 않도록 필터링할 수 있다. 이때, 제2 제어논리소자(242)는 제1 PHY MDIO 신호 프레임 양단을 소정의 문자(예: Z)로 변경 설정함으로써 제2 PHY 칩(241)이 이 신호를 인식하지 못하도록 할 수 있다.

이상에서, 제1 PHY 칩(231)은 제2 PHY MDIO 신호를 필터링하는 기능이 추가된 것으로 가정하고 제2 PHY 칩에 전달되는 제1 PHY MDIO 신호를 필터링하는 제2 제어논리소자(242)에 대해 설명하였다. 그러나, 제1 PHY 칩(231)에 상술한 기능이 추가되어 있지 않다면 제2 제어논리소자(242)와 같은 제어논리소자를 더 추가함으로써 해결할 수 있다.

도 3은 도 2의 실시예에 따른 이더넷 스위치의 MDIO 신호 필터링 절차이다.

도 3을 참조하여 이더넷 스위치(200)의 MDIO 신호 필터링 절차를 설명하면, 먼저, 제2 제어논리소자(242)에 제1 제어논리소자(220)를 거쳐 MDIO 신호가 입력된다(단계 310).

그 다음, 제2 제어논리소자(242)는 그 MDIO 신호의 시작 프레임을 분석할 수 있다(단계 320). 예컨대, 제1 PHY MDIO 신호의 시작 프레임(Start frame)은 '00'이고, 제2 PHY MDIO 신호의 시작 프레임은 '01'로 정의될 수 있다. 제2 제어논리소자(242)는 입력되는 MDIO 신호의 시작 프레임을 분석하여 그 시작 프레임이 '00'인 경우 제1 PHY MDIO 신호로 판단하고 제2 PHY 칩(241)에 전달되지 않도록 필터링할 수 있다(단계 330). 이때, 제2 제어논리소자(242)는 제1 PHY MDIO 신호 프레임 양단을 소정의 문자(예: Z)로 변경 설정함으로써 제2 PHY 칩(241)이 이 신호를 인식하지 못하도록 할 수 있다.

만약, 입력되는 MDIO 신호의 시작 프레임이 '00'이 아니라면 바로 제2 PHY 칩에 그 MDIO 신호를 전달할 수 있다(단계 340).

한편, 본 발명의 실시 예들은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다.

컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현하는 것을 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술 분야의 프로그래머들에 의하여 용이하게 추론될 수 있다.

본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100 200: 이더넷 스위치 110 210: 스위치 패브릭
120 220: 제1 제어논리소자 130 230: 제1 PHY용 라인카드
131 231: 제1 PHY 칩 140 240: 제2 PHY용 라인카드
141 241: 제2 PHY 칩 242: 제2 제어논리소자

Claims

삭제
이더넷 스위치에 있어서,
스위치 패브릭;
제1 PHY용 라인카드에 탑재되며, 스위치 패브릭과 설정된 어드레스로 접속하는 적어도 하나 이상의 제1 PHY 칩;
제2 PHY용 라인카드에 탑재되며, 스위치 패브릭과 설정된 어드레스로 접속하되 상기 제1 PHY 칩과는 서로 다른 성능을 가진 적어도 하나 이상의 제2 PHY 칩;
스위치 패브릭의 제1 PHY MDIO 신호와 제2 PHY MDIO 신호를 하나의 MDIO 버스를 통해 상기 제1 PHY 칩과 제2 PHY 칩에 출력하도록 제어하는 제1제어논리소자; 및
제2 PHY용 라인카드에 탑재되며, 스위치 패브릭으로부터 상기 제1제어논리소자를 거쳐 입력되는 MDIO 신호를 분석하며, 분석된 MDIO 신호가 제1 PHY MDIO 신호일 경우 제2 PHY 칩에 전달되지 않도록 제어하는 제2제어논리소자;를 포함하는 이더넷 스위치.
제2항에 있어서, 상기 제2제어논리소자는,
상기 입력된 MDIO 신호의 시작 프레임을 분석하고 분석 결과 제1 PHY MDIO 신호인 경우 그 제1 PHY MDIO 신호의 프레임을 변경하는 이더넷 스위치.