KR101055163B1

KR101055163B1 - 다양한 ｐｈｙ 칩이 사용가능한 이더넷 스위치

Info

Publication number: KR101055163B1
Application number: KR1020100058548A
Authority: KR
Inventors: 김승경
Original assignee: 주식회사 다산네트웍스
Priority date: 2010-06-21
Filing date: 2010-06-21
Publication date: 2011-08-08

Abstract

본 발명은 이더넷 스위치 장치에 사용되는 이종의 PHY 칩 들 간의 어드레스 충돌을 방지하는 기술에 관한 것으로, 이더넷 스위치는 스위치 패브릭과 그 스위치 패브릭과 설정된 어드레스로 접속하는 다수의 PHY 칩들과 스위치 패브릭의 MDIO를 PHY 칩들 중에서 어드레스가 서로 충돌되는 PHY 칩들의 MDIO 중 선택된 하나로 양방향 데이터 통신이 가능하도록 연결하는 다중화/역다중화부를 포함함으로써 이더넷 스위치를 설계시 다양한 PHY 칩들 간의 PHY 어드레스의 충돌없이 사용할 수 있다.

Description

다양한 ＰＨＹ 칩이 사용가능한 이더넷 스위치{APPARATUS FOR ETHERNET SWITCH OF USING VARIOUS PHY CHIP}

본 발명은 이더넷 스위치 장치에 사용되는 다양한 PHY 칩들 간의 어드레스 충돌을 방지하는 기술에 관한 것이다.

일반적으로 이더넷 스위칭 기반으로 하는 제품을 개발할 때에는 스위치 패브릭과 PHY 칩 간에 PHY 어드레스를 설정하게 된다. 사용되는 PHY 칩 가운데 일부는 다양한 스위치 모듈을 만드는데 범용적으로 사용된다. 일부 PHY 칩에는 어드레스가 제조 당시 설정된 경우에는 스위치 패브릭에서 설정한 PHY 어드레스 중 일부가 중복될 수 있다. 이 경우 중복되는 PHY 어드레스로 인해 설계시 다른 PHY 칩을 사용해야만 한다.

스위치 장비 개발시 범용 업링크(Uplink) 모듈이 개발된 경우는, 이미 PHY 어드레스 번지가 정해져 있다. 따라서, 신규 스위치 장치 개발시 기존 업링크 모듈단의 PHY 어드레스와 중복되지 않도록 하기 위해, 중복되지 않는 PHY 어드레스를 가지는 PHY 칩을 사용하거나, 범용 업링크 모듈을 PHY 어드레스가 중복되지 않도록 새로 개발해야 하는 경우가 발생한다.

도 1은 PHY 칩들 간에 어드레스가 충돌하는 이더넷 스위치 모듈의 블록도이다. 도 1을 참조하면, 이더넷 스위치 모듈은 스위치 패브릭과 PHY 칩들로 구성된다. 스위치 패브릭은 모듈식 스위치의 핵심으로, 라우트 계산을 수행하고 스위칭 기능을 제공한다. 도 1의 경우, 스위치 패브릭은 PHY 어드레스를 1에서 32까지 설정된 상태이다. 다수의 PHY 칩에는 그에 대응되는 PHY 어드레스 값이 설정된다.

다만, 일부 PHY 칩은 제조당시 설정된 PHY 어드레스가 존재한다. 도 1의 경우 27, 28에 해당하는 어드레스가 서로 충돌되기 때문에 이더넷 스위치 모듈은 정상적으로 동작할 수 없게 된다. 이를 해결하기 위해서는 27, 28의 어드레스를 포함하는 PHY 칩을 2 포트의 PHY 칩 두 개와 4 포트의 PHY 칩 한 개로 대체할 수 있다. 2 포트의 PHY 칩에 27, 28 대신 여분의 PHY 어드레스를 설정할 수 있다.

위의 문제를 해결하기 위한 또 다른 방법으로는, 제조 당시 PHY 어드레스가 설정된 PHY 칩을 다른 칩으로 변경하거나 이를 다시 설계하는 방법이 있을 수 있다. 그러나 이러한 방법은 다수의 PHY 칩을 사용하게 되어 비용이 증가하고, 다른 PHY 칩을 사용하는 경우에는 설계가 변경되므로 이더넷 스위치 모듈을 생산하는 업체 입장에서는 큰 부담으로 작용하게 된다.

이더넷 스위치 설계시 이종의 PHY 칩을 사용하면서 PHY 칩 간의 어드레스 충돌을 피할 수 있다.

본 발명의 일 실시예에 따른 이더넷 스위치는 스위치 패브릭과 그 스위치 패브릭과 설정된 어드레스로 접속하는 다수의 PHY 칩들과 스위치 패브릭의 MDIO를 PHY 칩들 중에서 어드레스가 서로 충돌되는 PHY 칩들의 MDIO 중 선택된 하나로 양방향 데이터 통신이 가능하도록 연결하는 다중화/역다중화부를 포함한다.

이더넷 스위치를 설계시 다양한 PHY 칩들 간의 PHY 어드레스의 충돌없이 사용하는 효과가 있다. 또한, PHY 어드레스 충돌을 피하기 위해, 다른 PHY 칩의 선택 또는 다수의 PHY 칩을 선택함에 따른 비용을 감소시키는 효과가 있다. 또한, 사용되는 PHY 칩이 통일되어 설게가 용이해지는 효과가 있다.

도 1은 PHY 칩들 간의 어드레스가 충돌하는 이더넷 스위치 모듈의 블록도,
도 2는 본 발명의 일 실시예에 따른 이더넷 스위치의 블록도,
도 3은 본 발명의 일 실시예에 따른 이더넷 스위치에 사용되는 디먹스(demux)의 예시도,
도 4는 본 발명의 일 실시예에 따른 이더넷 스위치 제조방법 순서도이다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세하게 설명한다. 사용되는 용어들은 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 후술하는 실시예들에서 사용된 용어의 의미는, 본 명세서에 구체적으로 정의된 경우에는 그 정의에 따르며, 구체적인 정의가 없는 경우는 당업자들이 일반적으로 인식하는 의미로 해석되어야 할 것이다.

도 2는 본 발명의 일 실시예에 따른 이더넷 스위치의 블록도이다. 도 2를 참조하면, 이더넷 스위치(100)는 스위치 패브릭(110)과, PHY 칩(130), 디먹스(150), 제어논리 소자(170)를 포함한다. 스위치 패브릭(110)은 라우트 계산을 수행하고 스위칭 기능을 제공한다. 스위치 패브릭(110)은 PHY 칩(130) 간에 설정된 어드레스로 연결된다. 스위치 패브릭(110)과 PHY 칩(130) 간에는 GMII(Gigabit Media Independent Interface) 또는 SGMII(Serial Gigabit Media Independent Interface)을 통해 연결될 수 있다.

GMII는 MAC 계층과 물리 계층사이의 인터페이스이며, 패스트 이더넷에서 사용된 MII(Media Independent Interface)의 확장이라 할 수 있다. GMII는 MII와 같은 관리 인터페이스를 사용하고 10Mbps, 100Mbps, 1000Mbps 데이터 전송률을 지원한다. 또한 GMII는 8bit 크기의 송수신 데이터 통로를 따로 가지고 있어서 half-duplex 동작뿐만 아니라 full-duplex 까지 지원할 수 있다.

GMII는 2개의 매체 상태신호를 제공한다. 하나는 캐리어가 있는지를 가리키고 다른 하나는 충돌이 없는지를 가리킨다. GMII는 동일한 MAC 컨트롤러를 사용하면서 shielded 와 unshielded 트위스트 페어 그리고 싱글모드(single-mode)와 멀티모드(multi mode) 광케이블과 같은 다양한 매체 타입을 연결 가능하게 해준다. GMII 은 PCS, PMA, PMD 의 세 개의 하위계층으로 나누어져 있다.

스위치 패브릭(110)은 PHY 칩(130)의 내부 레지스터에 표준화된 접속을 제공하는 이더넷 프로토콜을 위해 정의된 MDIO(Management Data Input/Output) 버스를 이용하여 MAC 장치와 PHY 칩(130)을 연결할 수 있다. 내부 레지스터는 PHY의 배열 정보를 제공한다. 이러한 버스는 사용자가 실행중에 PHY의 상태 정보를 읽을 수 있을 뿐만 아니라, 배열 정보를 변경할 수 있도록 한다. 이에 따라, MDIO 버스를 이용하여 스위치 패브릭(110)과 PHY 칩(130) 간에 양방향 데이터 송수신이 가능하다.

PHY 칩(130)은 이더넷 통신장비에 사용되는 것으로 디지털 형태의 네트워크 신호를 전기적 신호인 아날로그 형태로 변환하는 역할을 한다. PHY 칩(130)은 상위 계층에서 만들어졌던 패킷을 멀리 보내기 위해 맨체스터 코딩을 차동신호로 바꾼다. 이에 따라, 시리얼 통신이나 패러렐 통신에 비해 훨씬 더 빠르고, 멀리 노이즈에 강한 신호를 만들 수 있다.

이더넷 스위치 모듈(100)을 제작하는 데에는 여러 종류의 PHY 칩(130a, 130b, 130c, 130d)이 사용될 수 있다. PHY 칩(130)의 종류에는 예를 들어, 다운로드 링크의 Bridge PHY, Base PHY가 있을 수 있으며, 업로드 링크 PHY가 사용될 수 있다. 연결되는 포트의 수에 따라 사용되는 PHY 칩(130)의 형태가 달라질 수 있다. PHY 칩(130)은 스위치 패브릭(110)의 MDC(Management Data Clock) 버스를 통해 기준 클럭을 제공받을 수 있다. 또한, SGMII, MDIO 버스 등을 통해 스위치 패브릭(110)과 연결될 수 있다. 이에 따라, 스위치 패브릭(110)과 PHY 칩(130) 간에 양방향 통신이 가능하다.

디먹스(150)는 양방향으로 데이터 입출력이 가능한 MUX/DEMUX 일 수 있다. 이는 스위치 패브릭(110)에서 출력되는 MDIO 신호가 입력단에 연결되고, 출력부에는 중복되는 PHY 어드레스를 가지고 있는 각 PHY 칩(130)의 MDIO에 선택적으로 연결되도록 한다. 스위치 패브릭(110)과 PHY 칩(130) 간에는 MDIO 버스를 통해 데이타가 양방향으로 입출력되므로, 스위치 패브릭(110)에서 PHY 칩(130)으로는 디먹스의 기능을 하고, PHY 칩에서 스위치 패브릭(110)으로 입력될 때에는 먹스의 기능을 수행한다.

디먹스는 스위치 패브릭(110)과 제어논리 소자(170)와 연결될 수 있다. 제어논리 소자(170)는 디먹스의 선택 비트(Selection bit)와 출력 인에이블(Output enable)을 제어할 수 있다. 디먹스(150)의 출력은 두 개 이상의 PHY 칩(130b, 130c, 130d)과 연결될 수 있다. 디먹스(150)는 제어논리 소자(170)를 통해 여러 PHY 칩들(130b, 130c, 130d) 중에 하나의 PHY 칩(130)을 선택할 수 있다. 이에 따라, PHY 어드레스가 중복되는 경우에도 하나의 PHY 칩(130)과 연결될 수 있어 PHY 어드레스의 충돌을 피할 수 있다.

제어논리 소자(170)는 프로그램이 저장될 수 있는 PLD(Programmable Logic Device), CPLD(Complex Programmable Logic Device)일 수 있다. 이는 양방향 디먹스(150)의 입력부에 선택 비트(Selection bit)와 출력 인에이블(Output enable)을 제어할 수 있는 프로그램이 저장된 장치이다. 이에 따라, PHY 어드레스가 충돌되는 PHY 칩(130b, 130c, 130d) 간에 선택적으로 입출력을 관리할 수 있어 PHY 어드레스의 충돌을 방지할 수 있다.

도 3은 본 발명의 일 실시예에 따른 이더넷 스위치에 사용되는 디먹스(demux)(150)의 예시도이다. 도 3을 참조하면, 1:n의 디먹스를 볼 수 있다. 1개의 입력에 대해 다수의 출력 중 하나의 출력이 선택될 수 있다. 예를 들어, 도 2에서 선택비트가 0이면 위의 PHY 칩(130c, 130d)에 MDIO 신호가 송수신 될 수 있으며, 선택비트가 1인 경우에는 아래의 PHY 칩(130b)의 MDIO 신호가 송수신 될 수 있다.

디먹스(150)는 양방향의 데이터 송수신이 가능할 수 있다. MDIO 신호는 스위치 패브릭(110)과 PHY 칩(130) 간에 데이터를 주고 받을 수 있어야 하므로, 다수의 입력을 하나의 출력으로 내보내는 먹스(mux)가 될 수도 있다. 예를 들어, 두 개의 PHY 칩(130b, 130c)으로부터 MDIO 신호가 입력되면, 이 중 하나의 신호만을 스위치 패브릭(110)으로 전송할 수 있다. 이에 따라, 스위치 패브릭(110)과 PHY 칩(130) 간에 어드레스 충돌없이 데이터 송수신이 가능하다.

도 4는 본 발명의 일 실시예에 따른 이더넷 스위치(100) 제조방법 순서도이다. 도 4를 참조하면, 이뎌넷 스위치(100)를 제조하기 위해서는 먼저 스위치 패브릭(110)과 PHY 칩(130)들을 설정된 어드레스에 따라 연결한다(410). 배열되는 PHY 칩(130) 가운데 제조당시 어드레스가 설정된 PHY 칩(130c, 130d)이 있는 경우에는 해당 어드레스와 다른 베이스 PHY 칩(130a, 130b) 간에 어드레스가 충돌되는지를 판단해야 한다. 어드레스가 충돌되지 않는 PHY 칩(130a)을 먼저 스위치 패브릭(110)과 버스 연결을 하게 된다.

다음으로, 스위치 패브릭(110)의 MDIO를 양방향 데이터 송수신이 가능한 1 : n 디먹스(150)의 입력으로 연결한다(430). 디먹스(150)는 먹스/디먹스로 다중화/역다중화의 기능을 모두 수행할 수 있다. 다음으로, 어드레스가 서로 충돌되는 PHY 칩(130b, 130c, 130d)의 MDIO를 디먹스의 출력부와 연결한다(450). 스위치 패브릭(110)의 MDIO 신호는 어드레스가 중복되지 않는 다른 PHY 칩(130a)과 디먹스(150)에 우선적으로 연결되고, 어드레스가 중복되는 PHY 칩(130b, 130c, 130d)들에는 선택적으로 MDIO 신호를 받을 수 있도록 디먹스(150)의 출력부와 연결된다.

다음으로, 디먹스(150)에 제어 논리소자(170)를 연결한다(470). 제어 논리소자(170)에는 디먹스(150)의 선택비트와 출력 인에이블을 제어하는 프로그램이 저장되어 있다. 따라서, 중복되는 어드레스가 존재하는 경우에는 각 상황에 따른 PHY 칩 (130b, 130c, 130d) 선택을 제어할 수 있는 프로그램이 저장된 PLD, CPLD 형태의 논리소자(170)가 디먹스(150)의 입력단에 연결될 수 있다.

이상에서 본 발명은 도면을 참조하면서 기술되는 바람직한 실시예를 중심으로 설명되었지만 이에 한정되는 것은 아니다. 따라서 본 발명은 기재된 실시예로부터 도출 가능한 자명한 변형예를 포괄하도록 의도된 특허청구범위의 기재에 의해 해석되어져야 한다.

100 : 이더넷 스위치 모듈
110 : 스위치 패브릭
130 : PHY 칩
150 : 디먹스(demux)
170 : 제어 논리소자

Claims

이더넷 스위치에 있어서,
스위치 패브릭;
상기 스위치 패브릭과 설정된 어드레스로 접속하는 다수의 PHY 칩들; 및
상기 스위치 패브릭의 MDIO를 상기 PHY 칩들 중에서 어드레스가 서로 충돌되는 PHY 칩들의 MDIO 중 선택된 하나로 양방향 데이터 통신이 가능하도록 연결하는 디먹스(demux);
를 포함하는 다양한 PHY 칩이 사용가능한 이더넷 스위치.