KR102671905B1 - 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치 - Google Patents

오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치 Download PDF

Info

Publication number
KR102671905B1
KR102671905B1 KR1020230197759A KR20230197759A KR102671905B1 KR 102671905 B1 KR102671905 B1 KR 102671905B1 KR 1020230197759 A KR1020230197759 A KR 1020230197759A KR 20230197759 A KR20230197759 A KR 20230197759A KR 102671905 B1 KR102671905 B1 KR 102671905B1
Authority
KR
South Korea
Prior art keywords
chips
phy
cpu
bus
switch
Prior art date
Application number
KR1020230197759A
Other languages
English (en)
Inventor
박판우
Original Assignee
주식회사 티솔루션즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 티솔루션즈 filed Critical 주식회사 티솔루션즈
Priority to KR1020230197759A priority Critical patent/KR102671905B1/ko
Application granted granted Critical
Publication of KR102671905B1 publication Critical patent/KR102671905B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40169—Flexible bus arrangements
    • H04L12/40176—Flexible bus arrangements involving redundancy
    • H04L12/40189—Flexible bus arrangements involving redundancy by using a plurality of bus systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/18—Multiprotocol handlers, e.g. single devices capable of handling multiple protocols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/323—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the physical layer [OSI layer 1]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Small-Scale Networks (AREA)

Abstract

본 발명은, 이종의 통신규격을 이용하기 위한 이종의 PHY 칩이 구비된 오픈 플랫폼 보드에 복수의 버스 스위치 IC와 슬라이드 스위치를 통해서 사용자가 사용하고자 하는 PHY 칩을 선택하여 이더넷 동작을 수행할 수 있도록 한 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치에 관한 것이다. 이러한 본 발명은 이더넷 관련 각종 연산을 수행하고 이더넷 인터페이스 시그널을 제공하는 CPU와 설정된 어드레스로 각각 통신하며, 이더넷 통신장비에 사용되는 것으로 디지털 형태의 신호를 아날로그 형태의 신호로 변환하는 복수의 PHY 칩들; 상기 CPU와 상기 복수의 PHY 칩들 사이에서 서로 1:1 연결되도록 구성되되, 양방향으로 데이터 입출력이 가능한 버스(BUS) 스위치인 복수의 버스(BUS) 스위치 칩들; 및 상기 버스(BUS) 스위치 칩들 중 어느 하나가 선택되는 것에 의해 상기 CPU와 상기 복수의 PHY 칩들간의 전송되는 데이터의 충돌이 방지되도록 하는 스위칭 수단;을 포함하여 구성됨을 특징으로 하는 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치를 제공한다.

Description

오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치{PHYSICAL LAYER DEVICE THAT ALLOWS SELECTION OF HETEROGENEOUS COMMUNICATIONS STANDARDS FOR OPEN PLATFORM BOARDS}
본 발명은 오픈 플랫폼 보드에서 사용되는 이종의 PHY(Physical interface transceiver) 칩을 사용하는 기술에 관한 것으로, 더욱 상세하게는 이종의 통신규격을 이용하기 위한 이종의 PHY 칩이 구비된 오픈 플랫폼 보드에 복수의 버스 스위치 IC와 슬라이드 스위치를 통해서 사용자가 사용하고자 하는 PHY 칩을 선택하여 이더넷 동작을 수행할 수 있도록 한 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치에 관한 것이다.
일반적으로 오픈 플랫폼 보드의 CPU(Central Processing Unit)는 외부와 이더넷 통신을 수행하기 위해 하나의 PHY 칩을 장착하여 사용하고 있다. 상기 CPU에는 하나의 이더넷 MAC(Media Access Control)만 존재하기 때문에 1:1로 연결 할 수 밖에 없다.
여기서, 상기 PHY 칩은 물리적 인터페이스로서, 순수 디지털 시스템과 신호를 전송하기 위한 매체 사이에 데이터를 코딩하고 디코딩하는 일을 맡는다. 따라서 인터페이스 상에서 디지털 신호와 전기 신호 사이에 다리 역할을 한다.
한편, 상기 PHY 칩은 이더넷 통신에서 디지털 형태의 네트워크 신호를 전기적 신호인 아날로그 형태로 변환하는 역할을 한다. 이러한 상기 PHY 칩은 상위 계층에서 만들어졌던 패킷을 멀리 보내기 위해 맨체스터 코딩을 차동신호로 바꾼다. 이에 따라, 시리얼 통신이나 패러렐 통신에 비해 훨씬 더 빠르고, 멀리 노이즈에 강한 신호를 만들 수 있다.
도 1은 일반적인 8핀 이더넷 PHY 칩이 적용된 오픈 플랫폼 보드의 구성을 보여주는 도면이다.
일반적인 8핀 이더넷 PHY 칩이 적용된 오픈 플랫폼 보드(10)는 도 1에서와 같은데, 도 1에서는 오픈 플랫폼 보드(10)에서 PHY 칩(12)을 하나만 사용 할 때의 블록도로, PHY 칩(12)은 이더넷 통신을 위해 반드시 사용하여야 하며, CPU(11)의 인터페이스는 RGMII 통신 방식을 이용하고 있다. 이러한 도 1에서의 8핀 이더넷 PHY 칩은 랜 케이블을 위한 물리 구성요소로 RJ45 커넥터(13)가 이용되는 것을 보여주고 있다.
이러한 RJ45 커넥터(13)는 인터넷 지원 장치를 다른 네트워크 장치에 연결하는 데 가장 널리 사용되는데, 예를 들면 서버, 라우터, 모뎀, 스마트 TV, 게임 콘솔 또는 이더넷 프로토콜을 활용하는 장치에 연결된 PC가 있다. RJ45 커넥터(13)가 제공하는 하드와이어 연결은 데이터 속도와 안정성 높이고 보안을 강화할 수 있다. 따라서 RJ45 커넥터(13)는 전문적인 용도와 개인적인 용도 모두에 매력적인데, 공장 자동화, 산업 공정 제어, 산업용 로봇 공학(가공 및 조립), 테스트 및 측정 시스템, 품질 관리 시스템, 인터넷 전화 통화 규약(VOIP) 시스템 및 장치 및 사물 인터넷(IoT) 네트워크 장치 등에 응용된다.
한편 도 2는 일반적인 2핀 이더넷 PHY 칩(14)이 적용된 오픈 플랫폼 보드(10)의 구성을 보여주는 도면으로, 일반적인 2핀 이더넷 PHY 칩(14)이 적용된 오픈 플랫폼 보드의 구성은 도 2에 나타낸 바와 같은데, 도 1의 PHY 칩(12)과는 다른 Transceiver Type을 사용하는 PHY를 사용 할 때의 블록도이다. CPU(11)와 인터페이스는 두 종류의 PHY가 동일하게 RGMII를 사용하지만 인터넷 연결 방식 즉, Transceiver Type은 다르다. 도 1의 이더넷 PHY 칩(12)은 8pin 선을 통해서 양방향 통신을 하고, 도 2의 이더넷 PHY 칩(14)은 2pin 선을 통해서 양방향 통신을 한다. 이를 위하여 2핀 이더넷 PHY 칩(14)은 T1 커넥터(15)와 물리적으로 연결된다.
이러한 T1 커넥터(15)는 네트워크의 모든 장치에 이더넷 액세스를 제공하는 Harting의 커넥터로, Harting의 T1 커넥터(15)는 4개 또는 8개 전선 대신 단일 연선으로 공통 산업용 이더넷 프로토콜(이더넷/IP, Profinet, EtherCAT)을 통해 통신을 수행한다. 이 T1 커넥터(15)는 PoDL(Power over Data Line) 기술을 사용하여 장치의 전력 공급에 필요한 통신, 전압 및 전류를 제공할 수 있다.
T1 커넥터(15)를 사용하면 장치의 연결 수가 감소하고 외부 전원 공급 장치가 필요하지 않으며, 기존 필드 버스 프로토콜을 통해 통신하는 생산 현장의 장치도 기타 장치와 동일한 IP 기반 네트워크에 연결할 수 있다. 이를 통해 피어 투 피어 통신, 모든 장치의 개방 루프 피드백 및 기본 제어실에서 장치를 제어하는 스마트 기능을 지원할 수 있다.
T1 커넥터(15)는 최대 M3I3C3E3 환경 조건의 산업용 응용 분야와 PoDL 클래스용 원격 전원 공급 장치 등에 응용된다.
도 3은 종래 기술에 따른 두 종류 PHY 칩을 CPU와 연결한 구성을 보여주는 도면이다.
종래 기술에 따른 두 종류 PHY 칩을 CPU와 연결한 구성은 도 3에 나타낸 바와 같이, 두 종류의 PHY 칩1, 2(12, 14)을 단순하게 CPU(11)와 연결 할 때의 블록도를 보여주는데, CPU(11) 부분은 PHY 칩1, 2(12, 14)와 연결되는 MAC 부분이 하나이고 이때, 연결된 다른 종류의 PHY 칩들은 동시에 동작하게 되면서 정상적인 동작이 불가능 하게 된다. 이를 해결하기 위해서는 PHY1 칩(12)이 동작 할 때는 PHY2 칩(14)이 동작하지 못하게 하는 방법이 있어야 하고, 일반적으로 디지털 버스 스위치 IC를 사용해서 동작하도록 하여야 한다.
그러나 해당 IC는 PHY 칩을 내장하는 경우가 많아서 사용하고자 하는 PHY 칩을 선정 한 경우는 사용 할 수가 없고 해당 IC를 사용하기 위해 CPU(11)와 별도의 I2C, SPI 등의 통신을 통해 설정을 해줘야 동작을 하게 되고 사용자가 PHY칩을 직관적으로 선택 할 수 없을 뿐만 아니라 비용이 비싸다는 단점이 있게 되는 문제가 발생하게 된다. 이를 도 4를 통해 설명하기로 한다.
도 4는 종래 기술에 따른 다수의 물리 칩을 이용할 때 사용되는 이더넷 스위치 IC 내부 블록도이다.
종래 기술에 따른 다수의 PHY 칩을 이용할 때 사용되는 이더넷 스위치 IC 내부 구성은 도 4에서와 같은데, 도 4는 기존에 다수 PHY 칩을 사용할 때 일반적으로 사용하는 이더넷 스위치 IC 의 내부 블록도로, 도시된 것처럼 다수의 PHY 칩을 내장하고 있다. 이 경우 오픈플랫폼 보드에서 사용하고자 하는 종류가 다른 PHY 칩을 사용 할 수 없게 된다. 또한, 이더넷 스위치 IC를 동작 시키기 위해 별도의 SPI 통신으로 프로그램 작업이 필요하다.
오픈 플랫폼 보드에서는 단순하게 다른 종류의 PHY 칩을 동작시키기 위해 기획 되었으며 별도의 프로그램 작업을 할 수 없을 수도 있다. 이더넷 스위치 IC 는 다수의 PHY 칩, 스위치블록, HOST I/F 블록 등을 포함하고 있으므로 생산하는 업체 입장에서는 큰 부담으로 작용하게 되는 문제가 있다.
이러한 문제를 해결하기 위한 또 다른 방법으로는, 오픈 플랫폼 보드를 각각의 PHY 칩 하나만 사용하도록 두가지 종류로 제작하는 방법이 있을 수 있다. 그러나 이 방법은 오픈 플랫폼 보드를 두 종류로 생산하여 비용이 증가하고, 설계가 변경되므로 생산하는 업체 입장에서는 큰 부담으로 작용하게 되는 문제가 발생하게 된다.
특허문헌 1 : 대한민국 공개특허 10-2018-0082436호(2018년07월18일 공개) 특허문헌 2 : 대한민국 등록특허 10-1055163호(2011년08월02일 등록)
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 이종의 통신규격을 이용하기 위한 이종의 PHY 칩이 구비된 오픈 플랫폼 보드에 복수의 버스 스위치 IC와 슬라이드 스위치를 통해서 사용자가 사용하고자 하는 PHY 칩을 선택하여 이더넷 동작을 수행할 수 있도록 한 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은 이더넷 관련 각종 연산을 수행하고 이더넷 인터페이스 시그널을 제공하는 CPU와 설정된 어드레스로 각각 통신하며, 이더넷 통신장비에 사용되는 것으로 디지털 형태의 신호를 아날로그 형태의 신호로 변환하는 복수의 PHY 칩들; 상기 CPU와 상기 복수의 PHY 칩들 사이에서 서로 1:1 연결되도록 구성되되, 양방향으로 데이터 입출력이 가능한 버스(BUS) 스위치인 복수의 버스(BUS) 스위치 칩들; 및 상기 버스(BUS) 스위치 칩들 중 어느 하나가 선택되는 것에 의해 상기 CPU와 상기 복수의 PHY 칩들간의 전송되는 데이터의 충돌이 방지되도록 하는 스위칭 수단;을 포함하여 구성됨을 특징으로 하는 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치를 제공한다.
여기서 스위칭 수단은 슬라이드 스위치로 구성되는 것을 특징으로 한다.
그리고 복수의 PHY 칩들은 각각 RJ45 커넥터와 T1 커넥터 중 하나에 물리적으로 연결된 것을 특징으로 한다.
한편 슬라이드 스위치는 슬라이드 스위치의 방향에 따라 상기 버스(BUS) 스위치 칩이 선택되도록 구성되며, 출력 인에이블(Output enable : OE#)이 제어된 버스 스위치칩 들 중에 출력 인에이블된 버스 스위치 칩만 내부 스위치가 ON이 되어 입력단과 출력단을 연결하고, 출력 디스에이블(Output disable)된 버스 스위치칩은 내부 스위치가 OFF 되어 입력단과 출력단을 끊어지도록 되어 복수의 버스(BUS) 스위치 칩 데이터가 동시에 상기 CPU에 전달되는 데이터의 충돌이 방지되도록 구성된 것을 특징으로 한다.
본 발명의 실시예에 의한 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치는 다음과 같은 효과가 있다.
첫째, 오픈 플랫폼 보드에 두 종류의 PHY 칩을 장착하고 다수의 PHY를 구비한 이더넷 스위치 IC를 사용하지 않고 이더넷 통신을 사용자의 선택에 따라 하나의 PHY 칩만 선택하여 사용할 수 있도록 함으로써 이더넷 스위치 IC를 대체 하므로 비용을 절감할 수 있다.
둘째, 사용자가 사용하고자 하는 이더넷 PHY 칩을 직접 선택하여 사용할 수 있므로 편리성과 함께 생산자의 비용을 절감할 수 있다.
도 1은 일반적인 8핀 이더넷 PHY 칩이 적용된 오픈 플랫폼 보드의 구성을 보여주는 도면,
도 2는 일반적인 2핀 이더넷 PHY 칩이 적용된 오픈 플랫폼 보드의 구성을 보여주는 도면,
도 3은 종래 기술에 따른 두 종류 PHY 칩을 CPU와 연결한 구성을 보여주는 도면,
도 4는 종래 기술에 따른 다수의 물리 칩을 이용할 때 사용되는 이더넷 스위치 IC 내부 블록도,
도 5 및 도 6은 본 발명의 일 실시예에 따른 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치의 구성을 보여주는 블록도,
도 7은 본 발명의 일 실시예에 따른 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치에 구성되는 슬라이드 스위치와 관련 회로의 예시도,
도 8 및 도 9는 본 발명의 일 실시예에 따른 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치에서 슬라이드 스위치 선택에 따른 동작 순서도이다.
본 발명의 바람직한 실시 예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
아울러, 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며 이 경우는 해당되는 발명의 설명부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다. 또한 실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고, 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치의 구성을 보여주는 블록도이다.
본 발명의 일 실시예에 따른 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치(100)는 도 5 및 도 6에 나타낸 바와 같이, 하나의 CPU(110)와 복수의 제1, 제2 PHY 칩(120, 130)과 복수의 제1, 제2 버스(BUS) 스위치 칩(140, 150) 및 스위치 수단(160)을 포함하여 구성되고, 제1 PHY 칩(120)은 제1 커넥터(170)인 RJ45 커넥터(170)와 제2 PHY 칩(130)은 제2 커넥터(180)인 TI 커넥터와 각각 물리적으로 연결된다.
여기서 CPU(110)는 이더넷 관련 각종 연산을 수행하고 이더넷 인터페이스 시그널을 제공한다. CPU(110)와 제1, 제2 PHY 칩(120, 130) 간에는 설정된 어드레스로 통신하도록 연결된다.
그리고 CPU(110)과 제 1, 제2 PHY 칩(120, 130) 간에는 RGMII(Reduced Gigabit Media Independent Interface)을 통해 연결될 수 있다. 이때, 제1, 제2 버스(BUS) 스위치 칩(140, 150)은 CPU(110)와 제1, 제2 PHY 칩(120, 130)간의 연결에 대하여 스위치 수단(160)의 선택에 따라 ON/OFF 시키는 역할을 포함한다.
한편 RGMII(Reduced Gigabit Media Independent Interface)는 MAC 계층과 물리 계층사이의 인터페이스이며, 패스트 이더넷에서 사용된 GMII(Gigabit Media Independent Interface)의 축소라고 할 수 있다.
GMII는 10Mbps, 100Mbps, 1000Mbps 데이터 전송률을 지원한다. 또한 GMII는 8bit 크기의 송수신 데이터 통로를 따로 가지고 있어서 half-duplex 동작뿐만 아니라 full-duplex 까지 지원할 수 있다. RGMII는 이와 다르게 4bit 크기의 송신 데이터 통로를 가지고 있지만, GMII와 동일한 full-duplex 까지 지원할 수 있다.
GMII는 2개의 매체 상태신호를 제공한다. 하나는 캐리어가 있는지를 가리키고 다른 하나는 충돌이 없는지를 가리킨다. GMII는 동일한 MAC 컨트롤러를 사용하면서 shielded 와 unshielded 트위스트 페어 그리고 싱글모드(single-mode)와 멀티모드(multi mode) 광케이블과 같은 다양한 매체 타입을 연결 가능하게 해주면 다양한 Transceiver Type 을 가지고 있다. GMII은 PCS, PMA, PMD 의 세 개의 하위계층으로 나누어져 있다
그리고 CPU(110)는 제1, 제2 PHY 칩(120, 130)의 내부 레지스터에 표준화된 접속을 제공하는 이더넷 프로토콜을 위해 정의된 MDIO(Management Data Input/Output) 버스를 이용하여 MAC 장치와 제1, 제2 PHY 칩(120, 130)들을 전기적으로 연결할 수 있다.
내부 레지스터는 PHY의 상태정보를 제공하는데, 이러한 버스는 사용자가 실행중에 PHY의 상태 정보를 읽을 수 있을 뿐만 아니라, 상태 정보를 변경할 수 있도록 한다. 이에 따라, MDIO 버스를 이용하여 CPU(110)와 제1, 제2 PHY 칩(120, 130간에 양방향 데이터 송수신이 가능하다.
이러한 제1, 제2 PHY 칩(120, 130)은 이더넷 통신장비에 사용되는 것으로 디지털 형태의 신호를 전기적 신호인 아날로그 형태로 변환하는 역할을 한다. 제1, 제2 PHY 칩(120, 130)은 상위 계층에서 만들어졌던 패킷을 멀리 보내기 위해 맨체스터 코딩을 차동 신호로 바꾼다. 이에 따라, 시리얼 통신이나 패러렐 통신에 비해 훨씬 더 빠르고, 멀리 노이즈에 강한 신호를 만들 수 있다.
본 발명의 오픈 플랫폼 보드의 실시예에서는 두 종류의 제1, 제2 PHY 칩(120, 130)을 사용한 실시예를 보여주고 있는데, PHY 칩의 종류에는 예를 들어, 다운로드 링크의 Bridge PHY, Base PHY 가 있을 수 있으며, 업로드 링크 PHY가 사용될 수 있다. 한편 연결되는 포트의 수에 따라 사용되는 PHY 칩의 형태는 달라질 수 있는데, PHY 칩은 CPU(110)의 MDC(Management Data Clock) 버스를 통해 기준 클럭을 제공받는다. 또한, RGMII, MDIO 버스 등을 통해 CPU(110)와 연결될 수 있다. 이에 따라, CPU(110)와 제1, 제2 PHY 칩(120, 130)간에는 양방향 통신이 가능하다.
제1, 제2 버스(BUS) 스위치 칩(140, 150)은 양방향으로 데이터 입출력이 가능한 버스(BUS) 스위치(Switch)일 수 있다. 이는 CPU(110)에서 출력되는 RGMII, MDIO 신호가 입력단에 연결되고, 출력단에는 각 제1, 제2 PHY 칩(120, 130)간의 RGMII, MDIO에 선택적으로 연결되도록 한다.
이러한 제1, 제2 버스(BUS) 스위치 칩(140, 150)은 CPU(110)와 제1, 제2 PHY 칩(120, 130)간에는 RGMII, MDIO 버스를 통해 데이터가 양방향으로 입출력 되므로, CPU(110)와 제1, 제2 PHY 칩(120, 130)으로의 연결을 ON/OFF 하는 스위치 기능을 수행한다.
제1, 제2 버스(BUS) 스위치 칩(140, 150)은 CPU(110)와 제1, 제2 PHY 칩(120, 130)들과 연결될 수 있는데, 스위치 수단(160)은 제1, 제2 버스(BUS) 스위치 칩(140, 150)의 출력 인에이블(Output enable)을 제어하는 역할을 한다. 이때, 제1 버스(BUS) 스위치 칩(140)은 제1 PHY 칩(120)과 연결되고, 제2 버스(BUS) 스위치 칩(150)은 제2 PHY 칩(130)과 연결되도록 구성된다.
작업자인 사용자는 스위칭 수단(160)으로 제1, 제2 버스(BUS) 스위치 칩(140, 150)의 동작을 선택할 수 있다. 이에 따라, PHY DATA Line의 충돌을 피할 수 있다.
스위칭 수단(160)은 사용자가 Low, High 를 선택 할 수 있도록 저항 및 트랜지스터와 연결되어 있다. 이러한 스위칭 수단(160)은 다양한 실시예 중에서 슬라이드 스위치로 구성될 수 있다.
스위칭 수단(160)의 회로는 슬라이드 스위치의 방향에 따라 제1, 제2 버스(BUS) 스위치 칩(140, 150) 중 하나를 선택되도록 구성되어 있고 출력 인에이블(Output enable : OE#)을 제어할 수 있다.
제1, 제2 버스(BUS) 스위치 칩(140, 150) 중에 출력 인에이블된 버스 스위치 칩만 내부 스위치가 ON이 되고, 입력단과 출력단을 연결하며, 출력 디스에이블(Output disable)된 버스 스위치칩은 내부 스위치가 OFF 되어 입력단과 출력단을 끊어버린다. 이에 따라 제1, 제2 PHY 칩(120, 130)의 데이터가 동시에 CPU(110)에 전달되는 데이터의 충돌을 방지할 수 있게 된다.
도 7은 본 발명의 일 실시예에 따른 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치에 구성되는 슬라이드 스위치와 관련 회로의 예시도이고, 도 8 및 도 9는 본 발명의 일 실시예에 따른 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치에서 슬라이드 스위치 선택에 따른 동작 순서도이다.
도 7 내지 도 9를 참조하면, 슬라이드 스위치로 구성되는 스위칭 수단(160)을 위로 올리면 1번과 2번이 연결되고, 그에 따라 2번으로 3.3V(Logical High)가 출력된다. 이 신호는 제1 버스(BUS) 스위치(140)의 OE#(Output Enable, Active Low)와 연결된다.
이때, 제1 버스(BUS) 스위치(140)의 출력 enable/ disable 이 결정이 되는 것은 low/high로 결정되므로, 스위칭 수단(160)의 1번과 2번을 연결하는 경우에는 high가 입력되므로 제1 버스(BUS) 스위치(140)는 disable이 되고 CPU(110)와 제2 PHY 칩(130)간의 연결은 끊어지고 RGMII 신호가 송수신 되지 못한다.
그리고, 트랜지스터(200)을 통과해서 출력되는 반전 신호 0V(Logical Low)는 제2 버스(BUS) 스위치(150)의OE#(Output Enable, Active Low)와 연결된다.
여기서 제2 버스(BUS) 스위치(150)의 출력의 enable/ disable 이 결정되는 것 역시 low/high로 결정되므로, 스위칭 수단(160) 1번과 2번을 연결하는 경우에는 Low가 입력되고 제2 버스(BUS) 스위치(150)는 enable되고, CPU(110)와 제2 PHY 칩(130) 간에 연결이 되고 RGMII 신호가 송수신 될 수 있다. 그에 따라 CPU(110)로부터의 신호나 데이터가 제2 PHY 칩(130)과 T1 커넥터인 제2커넥터(180)를 통해 장치들과 송수신한다.
한편, 스위칭 수단(160)을 도 7과 같이 아래로 내리면 2번과 3번이 연결되고 2번으로 0V(Logical Low)가 출력되고, 이 신호는 제1 버스(BUS) 스위치(140)의 OE#(Output Enable, Active Low)와 연결된다. 이때, 제1 버스(BUS) 스위치(140)의 출력 enable/ disable이 결정이 되는 것은 low/ high로 결정되므로 스위칭 수단(160) 2번과 3번이 연결된 경우에는 Low가 입력되므로 제1 버스(BUS) 스위치(140)는 Enable이 되고 CPU(110)와 제1 PHY 칩(120)이 연결되고 RGMII 신호가 송수신 될 수 있다. 그에 따라 CPU(110)로부터의 신호나 데이터가 제1 PHY 칩(120)과 제1 커넥터(170)인 RJ45 커넥터를 통해 장치들과 송수신한다.
이때, 트랜지스터(200)을 통과해서 출력되는 반전 신호 3.3V (Logical High) 는 제2 버스(BUS) 스위치(150)의 OE#(Output Enable, Active Low)와 연결된다.
그리고, 제2 버스(BUS) 스위치(150)의 출력의 enable/ disable 이 결정되는 것은 low/ high로 결정되므로 스위칭 수단(160) 2번과 3번이 연결된 경우에는 High가 입력되고 제2 버스(BUS) 스위치(150)는 disable 이 되고 CPU(110)와 제2 PHY 칩(130) 간의 연결이 끊어지고 RGMII 신호가 송수신 될 수 없게 된다.
이상과 같은 예로 본 발명을 설명하였으나, 본 발명은 반드시 이러한 예들에 국한되는 것이 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서 본 발명에 개시된 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 예들에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 한다.
100 : 물리 계층 장치
110 : CPU
120, 130 : 제1, 제2 PHY 칩
140, 150 : 제1, 제2 버스(BUS) 스위치 칩
160 : 스위치 수단
170 : 제1 커넥터
180 : 제2 커넥터
200 : 트랜지스터

Claims (3)

  1. 이더넷 관련 각종 연산을 수행하고 이더넷 인터페이스 시그널을 제공하는 CPU와 설정된 어드레스로 각각 통신하며, 이더넷 통신장비에 사용되는 것으로 디지털 형태의 신호를 아날로그 형태의 신호로 변환하는 복수의 PHY 칩들이되, 이기종의 통신규격을 이용하기 위한 이기종의 PHY 칩들;
    상기 CPU와 상기 복수의 PHY 칩들 사이에서 서로 1:1 연결되도록 구성되되, 양방향으로 데이터 입출력이 가능한 버스(BUS) 스위치인 복수의 버스(BUS) 스위치 칩들; 및
    상기 버스(BUS) 스위치 칩들 중 어느 하나가 선택되는 것에 의해 상기 CPU와 상기 복수의 PHY 칩들간의 전송되는 데이터의 충돌이 방지되도록 하는 스위칭 수단;을 포함하여 구성되되,
    상기 스위칭 수단은 슬라이드 스위치로 구성되고,
    상기 복수의 PHY 칩들은 각각 RJ45 커넥터와 T1 커넥터 중 하나에 물리적으로 연결되며,
    상기 CPU와 복수의 PHY 칩들 간에는 4bit 크기의 송신 데이터 통로를 가지고 full-duplex까지 지원되는 RGMII(Reduced Gigabit Media Independent Interface)을 통해 연결되고,
    상기 CPU는 복수의 PHY 칩들의 내부 레지스터에 표준화된 접속을 제공하는 이더넷 프로토콜을 위해 정의된 MDIO(Management Data Input/Output) 버스를 이용하여 MAC 장치와 복수의 PHY 칩들을 전기적으로 연결되도록 하며,
    복수의 PHY 칩의 내부 레지스터는 사용자가 PHY의 상태 정보를 읽을 수 있을 뿐만 아니라, 상태 정보를 변경할 수 있도록 PHY 칩들의 상태정보를 제공하고,
    상기 복수의 PHY 칩은 상기 CPU의 MDC(Management Data Clock) 버스를 통해 기준 클럭을 제공받으며, 상기 RGMII, MDIO 버스를 통해 상기 CPU와 연결되어 상기 CPU와 복수의 PHY 칩간에 양방향 통신이 가능하도록 구성되며,
    상기 스위칭 수단의 회로는 슬라이드 스위치의 방향에 따라 복수의 버스(BUS) 스위치 칩 중 하나를 선택되도록 구성되어 있고 출력 인에이블(Output enable : OE#)을 제어하도록 구성되어, 상기 복수의 버스(BUS) 스위치 칩 중에 출력 인에이블된 버스 스위치 칩만 내부 스위치가 ON이 되고, 입력단과 출력단을 연결하며, 출력 디스에이블(Output disable)된 버스 스위치칩은 내부 스위치가 OFF 되어 입력단과 출력단을 끊어버려 복수의 PHY 칩의 데이터가 동시에 CPU에 전달되는 데이터의 충돌을 방지하게 됨을 특징으로 하는 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치.
  2. 삭제
  3. 삭제
KR1020230197759A 2023-12-29 2023-12-29 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치 KR102671905B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020230197759A KR102671905B1 (ko) 2023-12-29 2023-12-29 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020230197759A KR102671905B1 (ko) 2023-12-29 2023-12-29 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치

Publications (1)

Publication Number Publication Date
KR102671905B1 true KR102671905B1 (ko) 2024-05-31

Family

ID=91330086

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230197759A KR102671905B1 (ko) 2023-12-29 2023-12-29 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치

Country Status (1)

Country Link
KR (1) KR102671905B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020037549A (ko) * 2000-11-14 2002-05-22 배종렬 세대 통합형 스위치 허브
KR101055163B1 (ko) 2010-06-21 2011-08-08 주식회사 다산네트웍스 다양한 ｐｈｙ 칩이 사용가능한 이더넷 스위치
KR20180082436A (ko) 2015-12-07 2018-07-18 인텔 코포레이션 미니-메자닌 오픈 컴퓨트 프로젝트(ocp) 플러그-앤-플레이 네트워크 phy 카드를 인에이블하는 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020037549A (ko) * 2000-11-14 2002-05-22 배종렬 세대 통합형 스위치 허브
KR101055163B1 (ko) 2010-06-21 2011-08-08 주식회사 다산네트웍스 다양한 ｐｈｙ 칩이 사용가능한 이더넷 스위치
KR20180082436A (ko) 2015-12-07 2018-07-18 인텔 코포레이션 미니-메자닌 오픈 컴퓨트 프로젝트(ocp) 플러그-앤-플레이 네트워크 phy 카드를 인에이블하는 방법

Similar Documents

Publication Publication Date Title
Pigan et al. Automating with PROFINET: Industrial communication based on Industrial Ethernet
KR100558309B1 (ko) 광모듈 정합 장치 및 이를 이용한 이더넷 시스템
US10447493B2 (en) MAC and physical layer techniques for enabling communications on shared physical medium with multi-drop capability
EP4351093A1 (en) Transmission of pulse power and data over a wire pair
US7680146B1 (en) Chip-to-chip interface for 1000 BASE T gigabit physical layer device
US8279883B2 (en) High speed isolation interface for PoE
US20040208180A1 (en) System and method for supporting auto-negotiation among standards having different rates
US9052482B1 (en) Power over Ethernet electrical to optical interface converter
US10572428B2 (en) Bus system
CN101616048A (zh) 多端口以太网收发信机
Frazier et al. Gigabit ethernet: From 100 to 1,000 mbps
US11815871B2 (en) I/O network module with unique network address
EP2018707A2 (en) 1000base-t transmission over 2-pair
CN105515927A (zh) 基于以太网Cat.5布线架构的远距离串口通信系统及方法
KR102671905B1 (ko) 오픈 플랫폼 보드의 이기종 통신규격 선택이 가능한 물리 계층 장치
CN101662369B (zh) 万用网络适配器
JP2008522550A (ja) マルチレート光トランスポンダ
US20050044257A1 (en) Scalable device-to-device interconnection
Thomas Incorporating media converters
JP4831699B2 (ja) ネットワーク接続スイッチング・ユニット
KR20030066498A (ko) 네트워크 카메라 시스템의 전원 공급 방법 및 장치
Kay et al. Basics of communication networks for electrical engineers in the forest products industries
US20230208741A1 (en) Network tap capable of tapping a 10gbps network link
CN214707754U (zh) Fc交换机
Babel Fieldbuses, Communication Protocols, User Interfaces, Hardware ASICs

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant