JPS63120346A - ワンチツプ・プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶装置を内蔵したワンチップ・プロセッサ
に係り、特に大容量の記ｔα装置を内蔵したワンチップ
・プロセッサに関する。

〔従来の技術〕

ワンチップ・プロセッサに関する従来技術として、例え
ば、特公昭６０−１０６６４号公報に記載された技術が
知られている。この従来技術は、製造段階におけるテス
トや使用段階におけるテストを行うべく、入出力ポート
と内部バスとを介して命令を外部からセットするよう構
成するとともに、通常処理におけるタイミングに変更を
加えることなく、前記内部バスを命令セットのために使
用できるようにしたものである。

〔発明が解決しようとする問題点〕

しかし、前記従来技術は、内蔵する記憶装置の消費電力
に関する配慮がなされていないため、記憶装置の消費電
力が大きく、大容量の記憶装置を内蔵することが困難で
あるという問題点がある。

本発明の目的は、前記従来技術の問題点を解決し、大容
量でありながら消費電力が少なくてすむ記憶装置を内蔵
したワンチップ・プロセッサを提供することにある。

〔問題点を解決するだめの手段〕

本発明によれば、前記目的は、小容量の記憶モジュール
を複数個用いて、大容量化した記憶装置を構成し、この
記憶装置をワンチップ・プロセッザ内乙、二内蔵させ、
命令の実行時に必要な小容量の記憶モジュールのみをア
クセス可能な状態に制御することにより達成される。

〔作　用〕

一般に、ＣＭＯＳプリチャージ方式のスタティックＲＡ
Ｍ等による記憶モジュール（以下ＲＡＭモジュールとい
う）は、アクセス可能な状態にある場合に多量の電力消
費を伴い、アクセス不可能な状態で単に情報を保持して
いればよい場合に微小な電力消費で動作可能である。従
って、大容量の記憶装置１個に代えて、小容量のＲＡＭ
モジュール複数個を用い、命令実行時に必要なＲＡ　Ｍ
モジュールのみアクセス可能な状態に制御し、他のＲＡ
　Ｍモジュールをアクセス不可能な状態に制御しておく
ことにより、記憶装置による消費電力を低減することが
できる。例えば、１ワード（Ｗ）が２バイト長で構成さ
れる１０２４Ｗ（以下このような構成を１０２４ＷＸ２
Ｂ／Ｗと表現する）の記憶装置を、１２８ＷＸ２Ｂ／Ｗ
の小容量のＲＡＭモジュール８個を用いて構成した場合
、小容量のＲＡＭモジュール１個当りの消費電力を、例
えば２００ｍｗとすれば、この記憶装置は、１０２４Ｗ
ｘ２Ｂ／Ｗの大容量の記憶装置でありながら、小容量の
ＲＡＭモジュール１個分に相当する消費電力で動作可能
であり、１０２４ＷＸ２Ｂ／Ｗの記憶装置を１個のモジ
ュールとして構成した場合に比較して、数分の−の消費
電力で動作できることになる。

〔実施例〕

以下、本発明によるワンチップ・プロセッサの一実施例
を図面により詳細に説明する。

第１図はワンチップ・プロセッサの全体を示す構成図、
第２図はＲＡＭモジュールの構成図、第３図はＲＡ　Ｍ
モジュールの動作タイムチャート、第４図はＲＡＭモジ
ュールを８個用いた制御記憶装置の構成図、第５図はア
ドレス変換回路とアドレス変換例を示す図、第６図はモ
ジュール・イネーブル信号発生回路を示す図、第７図は
そのタイムチャート、第８図は命令実行のタイムチャー
ト、第９図は命令実行に関連する部分の構成図である。

各図において、ｌはワンチップ・プロセッサ、２はＲＡ
　Ｍモジュール、３は内部演算回路、４は入出力ポート
、２−１は制御記憶装置、３−１はアドレスレジスタ、
３−２はモジュール・イネーブル信号発生回路、３−３
は読出しデータレジスタ、３−４は命令デコーダ、３−
５はバンク切替回路、３−６はエラーモジニールアドレ
ス保持回路、３−７はアドレス変換回路、３−８はチェ
ック回路、３−２１はデコーダ、３−２２．３−２３は
フリップ・フロップ、３−２４はディレー回路、３−２
５はＡＮＤ回路、３−３０は＋１回路、３−３１はモジ
ュールアドレス比較回路、３−３２はダミー・フリシブ
・フロシブ、３−３３はＣ８制御回路である。

本発明によるワンチップ・プロセ＼ンサ１の実施例は、
第１図に示すように、８個の小容量のＲＡＭモジ１−ル
２、ＲＡＭ、入出力ポート以外の全ての論理を含む内部
演算回路３、ワンチップ・プロセッサ１の入出力ビンを
含む入出カポ−１−４により構成される。小容量のＲＡ
Ｍモジュール２は、例えば、１２８ＷＸ２Ｂ／ＷのＣＭ
ＯＳプリチャージ方式のスタティックＲＡＭで構成でき
、本発明の実施例では６４ＷＸ４Ｂ／ＷのＲＡＭを１２
８ＷＸ２Ｂ／Ｗとして用いることとする。これにより、
第１図に示すワンチップ・プロセｔソサ１は、ＩＫＷの
記憶装置ををするプロセッサとなる。小容量のＲＡＭモ
ジュール２は、第２図に示すようにモジュール・イネー
ブル信号（以下ＭＥ倍信号いう）入力、書込み／続出し
制御人力Ｒ／Ｗ、ＲＡＭアドレス人力ＡＯ〜Ａ５、デー
タ人力り、。。

〜Ｄ、、ｌＩｌ、データ出力Ｄｏｏｏ〜ＤｏＩｌｌを持
って構成される。このＲＡＭモジュール２の動作は、第
３図に示すタイムチャートに従って、ＲＡＭアドレスＡ
Ｏ−Ａｓが確定している間に与えられるＭＥ（、を号が
“１”となったときにアクセスされる。

このアクセスが読出し動作であれば、このアクセスによ
りＲＡＭ出力り。が得られる。ＣＭＯＳプリチャージ方
式のスタティックＲＡＭでは、第３図に示すように、Ｍ
Ｅ倍信号立上がりと立下がり時にノイズが発生し、その
消費電力は、ＭＥ倍信号“１”となっている期間に大き
く、ＭＥ倍信号“０”である期間にはごく微小である。

第４図はこのようなＲＡＭモジュール８個を用いた制御
記憶装置（以下Ｃ８という）の構成を示しており、該Ｃ
８は、モジュール番号００〜０３を持つＲＡＭモジュー
ル２によるバンクＯと、モジュール番号１０〜１３を持
つＲＡＭモジュール２によるバンク１の２バンクで構成
されている。

各ＲＡＭモジュール２は、ＭＥ信号発生回路３−２から
のＭＥ倍信号ＥＯＯ−ＭＥ１３．ＭＥＩＯ〜ＭＥ１３に
より個々にアクセス可能状態に制御される。図示実施例
では、両バンク内のＲＡＭモジュール２の１個づつが５
、例えばモジュール番号００と１０．０１と１１．０２
と１２．０３と１３のＲＡＭモジュール２が同時にアク
セス可能な状態に制御され、モジュール番号０３．１３
を持つＲＡＭモジュール２は、他のＲＡＭモジュール２
が障害となった場合の予備として用いられる。

アドレスレジスタ３−１内のアドレスのうち、モジュー
ルアドレスＭＡＯ１ＭＡＩは、後述するようにしてＭＥ
信号発生回路３−２に与えられ、ＭＥ信号ＭＥＯＯ〜Ｍ
ＥＯ３，ＭＥ　１０−ＭＥ　１３の発生に用いられ、ア
ドレスＡＯ−Ａ５は、全てのＲＡＭモジュール２に与え
られ、アクセス可能とされたＲＡＭモジュールに対する
アドレスとなる。各ＲＡＭモジュール２の読出し出力Ｄ
０は、各バンク毎に出力ＤＯｏｏ〜Ｄｏ　０３、Ｄｏｌ
Ｏ〜ＤＯ１３としてバンク切替回路３−５に入力される
。バンク切替回路３−５は、命令実行結果等の条件を反
映して、出力り。ＯＯ〜Ｄ００３またはＤＯＩＯ−００
１３のいずれか一方を選択し、選択した出力を制御記憶
続出データレジスタ（以下Ｃ３ＤＲという）３−３に入
力する。命令デコーダ３−４は、Ｃ３ＤＲ３−３内のデ
ータをデコードして、ワンチップ・プロセッサ１の制御
を実行する。ＲＡＭモジュール２は、前述したように６
４Ｗｘ４Ｂ／Ｗのものを１２８ＷＸ２Ｂ／Ｗとして用い
ているので、アドレスＡＯ−Ａ５により読出した４Ｂの
読出し出力を、図示しない方法で２Ｂに切り分けて出力
するつもちろん、ＲＡＭモジュール２として１２８ＷＸ
２Ｂ／Ｗのものを用いれば、７ビツトのアドレスを用い
て直接２Ｂの続出し出力を得ることができる。

チェック回路３−８は、Ｃ３ＤＲ３−３内に保持される
データのパリティチェックを行い、エラーが検出される
と、図示しない方法で、ワンチップ・プロセッサ１の内
部を凍結し、その旨を外部に報告する。エラーモジュー
ルアドレス保持回路３−６は、障害あるいは欠陥のある
ＲＡＭモジュール２のアドレスを保持する回路であり、
例えば、２ビツトのフリップ・フロップで構成される。

アドレス変換回路３−７は、アドレスレジスタ３−１内
の上位２ビツトのＲＡＭモジュールアドレスＭＡ０．１
と、エラーモジュールアドレス保持回路３−６内の障害
ＲＡＭモジュールアドレスＥＡ０．１とにより、実際に
アクセスするＲＡＭモジュールアドレスＥＭＡ０．１を
発生する。アドレス変換回路３−７は、第５図Ｔａ）に
示すように二個のＥＸＮＯＲ回路により構成され、ＭＡ
ｏ、１とＥＡｏ、１の値により第５図（ｂ）に示すよう
に実際にアクセスするＲＡＭモジュール２のアドレスＥ
ＭＡ０．１の値を決定する。いま、全てのＲＡＭモジュ
ールが正常で、モジュール番号ｏ３，１３を持つＲＡ　
Ｍモジュール２が予備として用いられる場合、エラーモ
ジュールアドレス保持回路３−６内には、アドレスＥＡ
０．１として（１１）が保持されている。この場合、ア
ドレスレジスタ３−１のモジュールアドレスＭＡ０．１
の値は、第５図（ｂｌの最右欄に示すように、全く変換
されることなく実際にアクセスするＲＡＭモジュールア
ドレスＥＭＡ０，１として出力される。チェック回路３
−８により、Ｃ３ＤＲ３−３内のデータ誤りが外部に報
告され、外部よりワンチップ・プロセッサ内の状況をス
キャンアウトして解析し、例えば、モジュール番号０１
のＲＡＭモジュールに障害が発生していたとすると、エ
ラーモジュールアドレス保持回路３−６には、ＥＡＯｏ
ｌとして（０１）の値が外部よりセットされる。この場
合、アドレス変換回路３−７は、第５図（ｂ）の中央の
欄に示すように、アドレスレジスタ３−１内のＲＡＭモ
ジ１−ルアドレスＭＡ０．１の値（００）。

（０１）、　　（１０）をそれぞれ、実際にアクセスす
るＲＡＭモジュールアドレスＥＭＡ０，１の値（１０）
、　　（１１）、　　（００）に変換して出力し、モジ
ュール番％０１．１１を持つＲＡＭモジュールを不使用
とする。

このアドレス変換回路３−７より出力される実際にアク
セスするＲＡＭモジュールアドレスＥＭＡＯ２１は、Ｍ
Ｅ信号発生回路３−２に与えられ、所定のＲＡＭモジュ
ール２をアクセス可能な状態に制御するＭＥ倍信号ＥＯ
Ｏ−ＭＦ’０３．　ＭＥＩ　Ｏ〜ＭＥ１３を発生するた
めに用いられる。第６図はこのＭＥ信号発生回路３−２
の構成を示すものであり、該ＭＥ信号発生回路は、実際
にアクセスするＲ　Ａ　ＭモジュールアドレスＥＭＡ０
．１をデコードするデコーダ３−２１、タイミングパル
スＴＰＡ、ＴＰＢにより、セットおよびリセットされ、
ＭＥ倍信号出力時間を制御するフリップ・フリップ３−
２２．３−２３、ＭＥ倍信ＭＥＯＯ〜ＭＥＯ３，ＭＥＩ
Ｏ〜ＭＢ１３を出力するＡＮＤ回路３−２５により構成
される。フリップ・フロップ３−２２は、モジュール番
号００〜０３のＲＡＭモジュール２に対するＭＥ倍信号
ＥＯＯ−ＭＥＯ３を発生する時間を決めるものであり、
タイミングパルスＴＰＡによりセットされ、タイミング
信号ＴＰＢによりリセットされる。フリ覧ツブ・フリッ
プ３−２３は、モジュール番号１０〜１３のＲＡＭモジ
ュール２に対するＭＥ倍信ＭＥ１０〜ＭＥ１３を発生す
る時間を決めるものであり、タイミングパルスＴＰＡＳ
ＴＰＢをディレー回路３−２４により遅延させたパルス
によりセ・ノド、リセットされる。ＡＮＤ回路３−２５
は、フリップ・フロップ３−２２．３−２３およびデコ
ーダ３−２１の出力信号の論理積を取り、各ＲＡ　Ｍモ
ジュール２をアクセス可能な状態に制御するＭＥ倍信Ｍ
Ｅ００〜ＭＥＯ３、ＭＥＩＯ〜ＭＥ１３を発生し、対応
するＲＡＭモジュール２に印加する。

第７図はアドレス変換回路３−２から与えられるアドレ
スＥＭＡ０，１が値（００）の場合のＭＥ信号発生回路
のタイムチャートを示している。

この場合、ＭＥ信号発生回路３−２は、ＭＥ倍信号ＥＯ
ＯとＭＥＩＯとをタイミングパルスＴＰＡ、ＴＰＢで決
まる一定時間“１”とし、モジュール番号ｏｏ、ｉｏを
持つＲＡＭモジュール２に与えて、これらのＲＡＭモジ
ュール２をアクセス可能状態とする。また、ＭＥ倍信号
ＥＯＯとＭＥｌｏは、ディレー回路３−２４で決められ
た時間、例えば１〜２ｎｓ位相がずれて発生される。こ
れは、ＭＥ倍信号立上りまたは立下り時に生じるＲＡＭ
モジュールからのノイズの発生位相が重ならないように
するためであり、ディレー回路３−２４の遅延時間は、
ＭＥ倍信号より発生する２個のＲＡＭモジュールのノイ
ズが重ならない範囲で、できるだけ小さく選択される。

このような、ＭＥ倍信号立Ｌす、立下りの制御は、この
ノイズが重なり、ノイズレベルが大きくなることによる
ＲＡＭモジュール内の情報の反転誤動作、内部演算回路
３の誤動作等の発生を防止するためであり、また、ＲＡ
Ｍモジュール２に対するアクセス時に、２個のＲＡＭモ
ジュールが同時にアクセス可能状態となっているように
するためである。

次に、本発明によるワンチップ・プロセッサの命令実行
時の動作を第８図に示すタイムチャートと第９図の命令
実行関連の構成図により説明する。

第４図によりすでに説明した複数個のＲＡ　Ｍモジュー
ル２により構成されたＣ３ｌ−ｉは、アドレスレジスタ
３−１内のアドレスにより、内部に記憶されている命令
が読出され、Ｃ３ＤＲ３３にセットされる。Ｃ３ＤＲ３
−３の内容は、命令デコーダ３−４でデコードされ、ワ
ンチップ・プロセッサ１内を制御する。Ｃ３制御回路３
−３３は、命令デコーダ３−４の出力等によってＣ５２
−１の制御を行う回路であり、アドレスレジスタ３−１
等を制御する。アドレス＋１回路３−３０は、アドレス
レジスタ３−１のアドレスに＋１処理を行い、次のＣ３
２−１の読出しのための準備を行うゆモジュールアドレ
ス比較回路３−３１は、アドレスレジスタ３−１のモジ
ュールアドレスど、アドレス＋１回路３−３０のモジュ
ールアドレスとを比較し、次のＣ３２−１へのアクセス
が同−ＲＡＭモジュール２に対して行われるか否かを検
出し、異なるＲＡＭモジュールに対するアクセスとなる
場合には、ダミー・フリップ・フロップ３−３２をセッ
トする。このダミー・フリシブ・フロップ３−３２がリ
セット状態の場合、同一のＲＡＭモジュールがアクセス
されることを意味し、。

Ｃ３１ｉＩＩ御回路３−３３は、第８図に示すように、
１実行サイクル毎にＲＡＭモジュールをアクセスするよ
うに制御する。ダミー・フリップ・フロップ３−３２が
セット状態の場合、アクセスすべきＲＡＭモジュールの
切替えが行われることになり、ＣＳ制御回路３−３３は
、ＲＡＭモジュールのアクセスに２実行サイクルかける
制御を行う。ＣＭＯＳプリチャージ方弐のＲａＭモジュ
ールは、ＭＥ倍信号Ｏ”の場合に、消費電力が微少であ
るが、再開時のアクセス時には、アクセス時間が通常よ
り多く必要であるという性質を持っており、前ｊホした
ように、あるＲＡＭモジュールのアクセスから、他のＲ
ＡＭモジュールのアクセスに切替わる時には、ダミー・
フリップ・フロップ３−３２をセットし、ＲＡＭモジュ
ールに対するアクセスを引き伸す制御を行う。

前述のように、本発明の実施例は、複数個の小容量のＲ
Ａ　Ｍモジュールを用いて大容量の記憶装置を構成し、
命令実行に必要な小容量のＲＡＭモジュールのみをアク
セス可能な状態に制御することにより、ＲＡＭにおける
消費電力を減少することを可能にしており、また、複数
個の小容量のＲＡＭモジュールを同時にアクセス可能な
状態とする場合には、アクセス可能とするためのＭＥ倍
信号同時に与えず、わずかにずらせて与えることにより
、ＭＥ倍信号立上りおよび立下り時にＲＡＭモジュール
より発生するノイズの重なりを防ぎ、このノイズによる
ワンチップ・ブロモ１ソサの誤動作を防止することがで
きる。

〔発明の効果〕

以上説明したように、本発明によれば、複数の小容量の
ＲＡＭモジュールを組合せた大容量の記憶装置を内蔵す
る、歩留り、信顛性の向上を計ることができ、消費電力
の少ない、ノイズの問題を解決したワンチップ・プロセ
ッサを提供することができる。

【図面の簡単な説明】

第１図はワンチップ・プロセッサの全体を示す構成図、
第２図はＲＡＭモジュールの構成図、第３図はＲＡＭモ
ジュールの動作タイムチャート、第４図はＲＡＭモジュ
ールを８個用いた制御記憶装置の構成図、第５図はアド
レス変換回路とアドレス変換例を示す図、第６図はモジ
ュール・イネーブル信号発生回路を示す図、第７図はそ
のタイムチャート、第８図は命令実行のタイムチャート
、第９図は命令実行に関連する部分の構成図である。 １−・−ワンチップ・プロセッサ、２・・−・−ＲＡＭ
モジュール、３−・−内部演算回路、４−・・・・入出
力ポート、２−１−−−−−一制御記憶装Ｍ、３−１・
−・−アドレスレジスタ、３−２・・−・−モジュール
・イネーブル信号発生回路、３−３−−−−−−一読出
しデータレジスタ、３−４−−−−−−一命令デコーダ
、３−５−・−・−バンク切替回路、３−６−・・−エ
ラーモジュールアドレス保持回路、３−７・−−一一一
・アドレス変換回路、３−８・−・−チェック回路、３
−２１−・−デコーダ、３−２２．　３−２３−−−−
−−・フリップ・フロップ、３−２４−−−−−−−デ
ィレィ回路、３−２５−・・−・・ＡＮＤ回路、３−３
０−・−−−−−＋　１回路、３−３１・−・・−・モ
ジュールアドレス比較回路、３−３２−−−−−−−ダ
ミー・フリップ・フロップ、３−３３−−−−−−−Ｃ
Ｓ制御回路。 第１図 第２　図 第３図 ＡＯ−５（ＲＡＭ４Ｍアドレ ス、肖電電電力　　　　　　−！−で一一一第６図 第７図 第８図 実行サイケｌし 第９図

Claims (1)

【特許請求の範囲】
1. １、制御記憶装置、内部演算回路、入出力ポート等を備
   えたワンチップ・プロセッサにおいて、前記制御記憶装
   置を、複数個の小容量の記憶モジュールを組合せた大容
   量の記憶装置により構成し、命令の実行に必要な記憶モ
   ジュールのみをアクセス可能な状態に制御し、次の制御
   記憶装置へのアクセスが、同一の記憶モジュールに対し
   て行われる場合には、制御記憶装置へのアクセスを連続
   した実行サイクルで行い、異なる記憶モジュールに対し
   て行われる場合には、そのアクセスを引き伸ばすように
   制御することを特徴とするワンチップ・プロセッサ。