JP2014207611A

JP2014207611A - 計装用増幅器

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Publication number: JP2014207611A
Application number: JP2013085053A
Authority: JP
Inventors: 達也武井; Tatsuya Takei
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2013-04-15
Filing date: 2013-04-15
Publication date: 2014-10-30

Abstract

【課題】高い利得を得ることができる計装用増幅器を提供する。【解決手段】計装用増幅器は、第１の入力電圧が入力され、第１の電圧を生成する第１のソースフォロアと、第２の入力電圧が入力され、第２の電圧を生成する第２のソースフォロアと、第１の入力電圧及び第２の入力電圧に応じて第１の入力側電流及び第２の入力側電流を生成する差動対と、第１の電圧と第２の電圧との差に応じた第１の差電流が流れる入力側抵抗と、第１の入力側電流を第１の倍率で増幅し第１の出力側電流を生成する第１の電流生成回路と、第２の入力側電流を第１の倍率で増幅し第２の出力側電流を生成する第２の電流生成回路と、を有する。第１の出力側電流と第２の出力側電流との差に応じた第２の差電流が、第１の差電流を第１の倍率で増幅した電流であり、計装用増幅器は、第２の差電流に応じた第１の出力信号を出力する。【選択図】図１

Description

本発明は、計装用増幅器に関する。

出力インピーダンスが高い、生体などの信号源からの信号を検出するには、非常に高い入力インピーダンスを持つ差動増幅回路が必要になる。しかしながら、一般的な差動増幅回路では、入力部及び帰還部に接続した抵抗の値の比、または入力部及び帰還部に接続したコンデンサ容量の比で増幅率が決定されるため、一方の入力端子の入力インピーダンスの値は、接続されている抵抗またはコンデンサによって低い値に制限される。

この問題を解決する方法として、特許文献１に記載の技術が知られている。図６は、特許文献１で示されている回路と同等の回路の構成を示している。図６に示す回路は、4つのPMOSトランジスタ（MP1、MP2、カレントミラー42を構成する2つのトランジスタ）と、6つのNMOSトランジスタ（MN1、MN2、MN5、MN6、MN7、MN8）と、2つの抵抗（R1、R2）と、8つの電流源（34、36、38、40、70、72、76、78）と、1つの電圧源（56）と、6つのスイッチ（60a、60b、82a、82b、83a、83b）と、1つのオペアンプ（55）と、で構成されている。

図６中の6つのスイッチ（60a、60b、82a、82b、83a、83b）はチョッパ用のスイッチである。このチョッパは、DCオフセット及び低周波ノイズ低減を実現する一般的な技術である。図６中の１つの電圧源（56）は、出力電圧の中心値を決定するための電圧源であり、1つのオペアンプ（55）は、インピーダンス変換を行うバッファアンプである。これらの6つのスイッチ、1つの電圧源、1つのオペアンプは回路の基本動作には影響しないため、これらについての説明を省略する。

図６に示す回路は、一対のスーパーソースフォロア（24及び26）と、電流伝播回路（50、52）と、１対のカレントミラー（42）と、抵抗R1及び抵抗R2との動作により、入力電圧VINPと入力電圧VINNの差の電圧を増幅して出力する。以下、回路の動作について簡単に説明する。

まず、入力電圧VINPと入力電圧VINNの間に差電圧が発生すると、スーパーソースフォロアの動作により、抵抗R1の両端にその差電圧と同じ電圧が印加される。このため、抵抗R1にはその差電圧に比例した電流I_R1が流れる。この電流I_R1が抵抗R1の左端（入力電圧VINP側）から抵抗R1の右端（入力電圧VINN側）に流れたと仮定すると、NMOSトランジスタMN1に流れる電流は小さくなり、NMOSトランジスタMN2に流れる電流は大きくなる。

電流伝播回路（50）内では、NMOSトランジスタMN1のソース端及びNMOSトランジスタMN6のソース端は電流源70に接続されているため、NMOSトランジスタMN1に流れる電流とNMOSトランジスタMN6に流れる電流との和は常に等しくなろうとする。つまり、NMOSトランジスタMN1に流れる電流が減少すると、その減少した電流と同じ分だけNMOSトランジスタMN6に流れる電流が増加する。

電流伝播回路（52）内におけるNMOSトランジスタMN2とNMOSトランジスタMN8及び電流源76についても、電流伝播回路（50）内における構成と同様であり、NMOSトランジスタMN2に流れる電流が増加すると、その増加した電流と同じ分だけNMOSトランジスタMN8に流れる電流が減少する。この電流伝播回路50及び電流伝播回路52で発生した電流の差は、カレントミラー（42）で折り返されることで1つの電流となる。このとき、カレントミラー（42）から供給される電流の量は、電流伝播回路52のNMOSトランジスタMN8が吸い込む電流の量よりも多いため、余った電流は抵抗R2に流れる。このため、抵抗R2には、その抵抗値と流れる電流との積に比例する電圧が発生する。この抵抗R2に発生する電圧と電圧源56の電圧Vrefとの和が出力電圧Voutとなる。上記の動作から、出力電圧Voutは以下に示す(1)式となる。

したがって、上記に示した構成では、入力電圧VINP及び入力電圧VINNは、NMOSトランジスタのゲート端子にのみ入力されるため、電流が流れることがなく、非常に高い入力インピーダンスを得ることができる。

特許第4523035号公報

しかしながら、従来技術の回路では、その利得が抵抗比によってのみ決定されるため、大きな利得を必要とする場合に、抵抗比が大きくなることにより、利得の精度が悪くなることがある。また、非常に高い利得を精度良く得るためには、抵抗R1と抵抗R2を高精度で整合するためのトリミング回路が必要となり、回路面積が非常に大きくなる。

本発明は、上述した課題に鑑みてなされたものであって、高い利得を得ることができる計装用増幅器を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、第１の入力電圧が入力され、第１の電圧を生成する第１のソースフォロアと、第２の入力電圧が入力され、第２の電圧を生成する第２のソースフォロアと、前記第１の入力電圧及び前記第２の入力電圧に応じて第１の入力側電流及び第２の入力側電流を生成する差動対と、前記第１の電圧と前記第２の電圧との差に応じた第１の差電流が流れる入力側抵抗と、前記第１の入力側電流を第１の倍率で増幅し第１の出力側電流を生成する第１の電流生成回路と、前記第２の入力側電流を前記第１の倍率で増幅し第２の出力側電流を生成する第２の電流生成回路と、を有し、前記第１の出力側電流と前記第２の出力側電流との差に応じた第２の差電流が、前記第１の差電流を前記第１の倍率で増幅した電流であり、前記第２の差電流に応じた第１の出力信号を出力することを特徴とする計装用増幅器である。

また、本発明の計装用増幅器において、前記第１のソースフォロアは、前記第１の入力電圧がゲートに入力され、前記第１の電圧を生成する第１のトランジスタと、前記第１の入力側電流に応じた第１の電流が流れる第２のトランジスタと、を有し、前記第２のソースフォロアは、前記第２の入力電圧がゲートに入力され、前記第２の電圧を生成する第３のトランジスタと、前記第２の入力側電流に応じた第２の電流が流れる第４のトランジスタと、を有し、前記第１の電流生成回路は、前記第２のトランジスタと第１のカレントミラーを構成するトランジスタであって前記第１の入力側電流が流れる第５のトランジスタを有し、前記第２の電流生成回路は、前記第４のトランジスタと第２のカレントミラーを構成するトランジスタであって前記第２の入力側電流が流れる第６のトランジスタを有し、前記第１のトランジスタに流れる電流を一定に保つ第１の電流源と、前記第３のトランジスタに流れる電流を一定に保つ第２の電流源と、をさらに有することを特徴とする。

また、本発明の計装用増幅器において、前記第１の電流生成回路は、前記第５のトランジスタと第３のカレントミラーを構成するトランジスタであって前記第１の出力側電流が流れる第７のトランジスタを有し、前記第２の電流生成回路は、前記第６のトランジスタと第４のカレントミラーを構成するトランジスタであって前記第２の出力側電流が流れる第８のトランジスタを有し、前記第２の差電流が流れ、前記第２の差電流に応じた第１の出力電圧を生成する第１の出力側抵抗をさらに有し、前記第１の出力電圧が前記第１の出力信号であることを特徴とする。

また、本発明の計装用増幅器は、前記第１の入力側電流を第２の倍率で増幅し第３の出力側電流を生成する第３の電流生成回路と、前記第２の入力側電流を前記第２の倍率で増幅し第４の出力側電流を生成する第４の電流生成回路と、をさらに有し、前記第３の出力側電流と前記第４の出力側電流との差に応じた第３の差電流が、前記第１の差電流を前記第２の倍率で増幅した電流であり、前記第３の差電流に応じた第２の出力信号を出力し、前記第３の電流生成回路は、前記第５のトランジスタと第５のカレントミラーを構成するトランジスタであって前記第３の出力側電流が流れる第９のトランジスタを有し、前記第４の電流生成回路は、前記第６のトランジスタと第６のカレントミラーを構成するトランジスタであって前記第４の出力側電流が流れる第１０のトランジスタを有し、前記第３の差電流が流れ、前記第３の差電流に応じた第２の出力電圧を生成する第２の出力側抵抗をさらに有し、前記第２の出力電圧が前記第２の出力信号であることを特徴とする。

本発明によれば、入力側抵抗に流れる第１の差電流を第１の倍率で増幅した第２の差電流に応じた第１の出力信号を出力することによって、高い利得を得ることができる。

本発明の一実施形態に係る計装用増幅器の構成を示す回路図である。本発明の一実施形態に係る計装用増幅器の構成を示す回路図である。本発明の一実施形態に係る計装用増幅器の構成を示す回路図である。本発明の一実施形態に係る計装用増幅器の構成を示す回路図である。本発明の一実施形態に係る計装用増幅器の構成を示す回路図である。従来技術における回路の構成を示す回路図である。

以下、図面を参照し、本発明の実施形態を説明する。図１は、本発明の一実施形態に係る計装用増幅器の構成を示している。図１に示される計装用増幅器の構成と各構成間の接続について説明する。図１に示す計装用増幅器は、外部との接続端子として、非反転入力端子V_INP、反転入力端子V_INN、電流源バイアス端子V_bias、信号出力端子V_OUT、第１の電源電圧端子VDD、第２の電源電圧端子VSSの6つの入力端子及び出力端子を有する。また、図１に示す計装用増幅器は、4つの抵抗R₁、R₂、R₃、R₄と、8個のPMOSトランジスタM_1L、M_1R、M_5L、M_5R、M_6L、M_6R、M_7L、M_7Rと、7個のNMOSトランジスタM_2L、M_2R、M_3L、M_3R、M₄、M_5L、M_5R、M_8L、M_8Rと、を有する。

非反転入力端子V_INPはPMOSトランジスタM_1Lのゲート端子及びNMOSトランジスタM_2Lのゲート端子に接続され、反転入力端子V_INNはPMOSトランジスタM_1Rのゲート端子及びNMOSトランジスタM_2Rのゲート端子に接続されている。PMOSトランジスタM_1Lのソース端子はPMOSトランジスタM_7Lのドレイン端子及び抵抗R₁の一端に接続され、PMOSトランジスタM_1Rのソース端子はPMOSトランジスタM_7Rのドレイン端子及び抵抗R₁の他端に接続されている。また、PMOSトランジスタM_1Lのドレイン端子はNMOSトランジスタM_3Lのドレイン端子に接続され、PMOSトランジスタM_1Rのドレイン端子はNMOSトランジスタM_3Rのドレイン端子に接続されている。

PMOSトランジスタM_7Lのゲート端子は、PMOSトランジスタM_6Lのゲート端子、PMOSトランジスタM_5Lのゲート端子、及びPMOSトランジスタM_5Lのドレイン端子に接続されている。PMOSトランジスタM_7Rのゲート端子は、PMOSトランジスタM_6Rのゲート端子、PMOSトランジスタM_5Rのゲート端子、及びPMOSトランジスタM_5Rのドレイン端子に接続されている。従って、PMOSトランジスタM_5L及びM_5Rはダイオード接続となっている。

また、PMOSトランジスタM_5L、M_6L、M_7L、M_5R、M_6R、M_7Rのソース端子はすべて第1の電源電圧端子VDDに接続されている。PMOSトランジスタM_6Lのドレイン端子は、NMOSトランジスタM_8Lのドレイン端子、抵抗R₂の一端、及び信号出力端子V_OUTに接続されている。PMOSトランジスタM_6Rのドレイン端子は、NMOSトランジスタM_8Rのドレイン端子、NMOSトランジスタM_8Rのゲート端子、NMOSトランジスタM_8Lのゲート端子、及び抵抗R₂の他端に接続されている。

PMOSトランジスタM_5Lのドレイン端子はNMOSトランジスタM_2Lのドレイン端子に接続され、PMOSトランジスタM_5Rのドレイン端子はNMOSトランジスタM_2Rのドレイン端子に接続されている。NMOSトランジスタM_2Lのソース端子は抵抗R₃の一端に接続され、NMOSトランジスタM_2Rのソース端子は抵抗R₄の一端に接続されている。抵抗R₃の他端及び抵抗R₄の他端は、互いに接続されると共にNMOSトランジスタM₄のドレイン端子に接続されている。NMOSトランジスタM₄、M_3L、M_3Rのゲート端子はすべて電流源バイアス端子V_biasに接続されている。また、NMOSトランジスタM_3L、M_3R、M₄、M_8L、M_8Rのソース端子はすべて第２の電源電圧端子VSSに接続されている。

次に、図１に示される計装用増幅器の動作について説明する。PMOSトランジスタM_1L（第１のトランジスタ）とPMOSトランジスタM_7L（第２のトランジスタ）はソースフォロア（第１のソースフォロア）を構成している。また、PMOSトランジスタM_1R（第３のトランジスタ）とPMOSトランジスタM_7R（第４のトランジスタ）はソースフォロア（第２のソースフォロア）を構成している。これらのソースフォロアの間に抵抗R₁（入力側抵抗）が接続されている。

一方のソースフォロアを構成するPMOSトランジスタM_1Lは、非反転入力端子V_INPに入力された第１の入力電圧とPMOSトランジスタM_1Lのゲート−ソース間電圧との和の電圧（第１の電圧）を抵抗R₁の一端に出力する。また、他方のソースフォロアを構成するPMOSトランジスタM_1Rは、反転入力端子V_INNに入力された第２の入力電圧とPMOSトランジスタM_1Rのゲート−ソース間電圧との和の電圧（第２の電圧）を抵抗R₁の他端に出力する。

NMOSトランジスタM_3L（第１の電流源）は、ゲート端子に入力された電圧に応じた定電流I_biasを流すことによって、PMOSトランジスタM_1Lに流れる電流（第１の電流）を一定に保つ。NMOSトランジスタM_3R（第２の電流源）は、ゲート端子に入力された電圧に応じた定電流I_biasを流すことによって、PMOSトランジスタM_1Rに流れる電流（第２の電流）を一定に保つ。

非反転入力端子V_INPに入力された第１の入力電圧と、反転入力端子V_INNに入力された第２の入力電圧との間に差電圧が発生すると、上記の2つのソースフォロアによって、その差電圧に応じた電圧が抵抗R₁の両端に印加される。これにより、抵抗R₁には電流I_R1（第１の差電流）が流れる。このとき、ソースフォロアの入力トランジスタであるPMOSトランジスタM_1L及びM_1Rには、それぞれのドレイン端子側に接続されたNMOSトランジスタM_3L及びM_3Rによって一定の電流が流れている。

NMOSトランジスタM_2L、NMOSトランジスタM_2R、及びNMOSトランジスタM₄は差動対を構成している。NMOSトランジスタM_2Lは、ゲート端子に入力された第１の入力電圧に応じた電流I_P（第１の入力側電流）を流す。NMOSトランジスタM_2Rは、ゲート端子に入力された第２の入力電圧に応じた電流I_N（第２の入力側電流）を流す。NMOSトランジスタM₄は、ゲート端子に入力された電圧に応じた電流を流す。上記の構成によって、差動対は、第１の入力電圧に応じた電流I_Pと、第２の入力電圧に応じた電流I_Nとを生成する。

PMOSトランジスタM_5L（第５のトランジスタ）及びPMOSトランジスタM_6L（第７のトランジスタ）は、差動対が生成する電流を所定の倍率（第１の倍率）で増幅した電流（第１の出力側電流）を生成する電流生成回路（第１の電流生成回路）を構成する。PMOSトランジスタM_5Lは、差動対を構成するNMOSトランジスタM_2Lに流れる電流I_Pを供給する。PMOSトランジスタM_6Lは、PMOSトランジスタM_5Lとカレントミラー（第３のカレントミラー）を構成しており、PMOSトランジスタM_5Lに流れる電流を、ミラー比（例えば1よりも大きい値）に応じた倍率で増幅した電流I_P’を生成する。このミラー比は、PMOSトランジスタM_6LとPMOSトランジスタM_5Lのそれぞれに流れる電流の比であり、PMOSトランジスタM_6LとPMOSトランジスタM_5Lのそれぞれのトランジスタサイズの比と同一である。

また、ソースフォロアを構成するPMOSトランジスタM_7LもPMOSトランジスタM_5Lとカレントミラー（第１のカレントミラー）を構成しており、PMOSトランジスタM_5Lに流れる電流と同じ電流I_Pを生成する。本実施形態では、一例として、PMOSトランジスタM_7LとPMOSトランジスタM_5Lに関するミラー比は1である。

PMOSトランジスタM_5R（第６のトランジスタ）及びPMOSトランジスタM_6R（第８のトランジスタ）は、差動対が生成する電流を所定の倍率（第１の倍率）で増幅した電流（第２の出力側電流）を生成する電流生成回路（第２の電流生成回路）を構成する。PMOSトランジスタM_5Rは、差動対を構成するNMOSトランジスタM_2Rに流れる電流I_Nを供給する。PMOSトランジスタM_6Rは、PMOSトランジスタM_5Rとカレントミラー（第４のカレントミラー）を構成しており、PMOSトランジスタM_5Rに流れる電流を、ミラー比（例えば1よりも大きい値）に応じた倍率で増幅した電流I_N’を生成する。このミラー比は、PMOSトランジスタM_6RとPMOSトランジスタM_5Rのそれぞれに流れる電流の比であり、PMOSトランジスタM_6RとPMOSトランジスタM_5Rのそれぞれのトランジスタサイズの比と同一である。また、PMOSトランジスタM_6RとPMOSトランジスタM_5Rに関するミラー比は、PMOSトランジスタM_6LとPMOSトランジスタM_5Lに関するミラー比と同一である。

また、ソースフォロアを構成するPMOSトランジスタM_7RもPMOSトランジスタM_5Rとカレントミラー（第２のカレントミラー）を構成しており、PMOSトランジスタM_5Rに流れる電流と同じ電流I_Nを生成する。本実施形態では、一例として、PMOSトランジスタM_7RとPMOSトランジスタM_5Rのミラー比は1である。

PMOSトランジスタM_7L及びM_7Rに流れる電流は、NMOSトランジスタM_2L、M_2R、M₄で構成される差動対によって制御されるため、抵抗R₁に流れる電流I_R1は、(2)式で表される。

また、NMOSトランジスタM_2L、M_2R、M₄で構成される差動対によって、PMOSトランジスタM_2LとPMOSトランジスタM_2Rのそれぞれのゲート端子に発生している電圧の差と、電流I_P及び電流I_Nの差の関係が制御される。なお、図１に示した回路では、V_INP>V_INNの場合にはI_P>I_Nとなり、逆にV_INP<V_INNの場合にはI_P<I_Nとなる。また、このとき発生する電流I_P及び電流I_Nの間には常に、(3)式で表される関係が成立する。(3)式は、NMOSトランジスタM₄に流れる電流が、NMOSトランジスタM_3L及びM_3Rに流れる電流I_biasの2倍の電流であることを示している。

抵抗R₃及び抵抗R₄は、差動対の相互コンダクタンスg_mを制御するために挿入されたソースデジェネレーション抵抗である。相互コンダクタンスg_mは、PMOSトランジスタM_2LとPMOSトランジスタM_2Rのそれぞれのゲート端子に発生している電圧の差と、電流I_P及び電流I_Nの差との間の比例係数を表している。この抵抗R₃、R₄の値は、回路の利得制御に重要な値である。ここで、抵抗R₃、R₄を、(4)式で求められる値に設定すると、抵抗R₁に流れる電流I_R1と、電流I_P、I_Nの関係は、(5)式となる。なお、相互コンダクタンスg_mは、差動対を形成するPMOSトランジスタM_2L、M_2Rに流れる電流とそのアスペクト比（W/L比）によって求められる。

抵抗R₂（第１の出力側抵抗）は、異なる電流源であるPMOSトランジスタM_6L、M_6Rに接続されると共に、カレントミラーを構成し同一の電流（I_M8L、I_M8R）を流すNMOSトランジスタM_8LとM_8Rに接続されている。この構成のため、PMOSトランジスタM_6Lに流れる電流I_P’と、PMOSトランジスタM_6Rに流れる電流I_N’とに差がある場合には抵抗R₂にその差の電流がすべて流れ、NMOSトランジスタM_8Lに流れる電流I_M8Lと、NMOSトランジスタM_8Rに流れる電流I_M8Rは等しくなる。

従って、抵抗R₂に流れる電流I_R2（第２の差電流）は(6)式となり、電流I_Pと電流I_Nの差の電流を、カレントミラーを構成するトランジスタに関するミラー比に応じた倍率で増幅した電流が抵抗R₂に流れる。(6)式におけるI_M6は、PMOSトランジスタM_6L又はM_6Rに流れる電流であり、(6)式におけるI_M5は、PMOSトランジスタM_5L又はM_5Rに流れる電流であり、これらの電流の比がミラー比に相当する。

抵抗R₂は、上記の電流I_R2に応じた電圧（第１の出力電圧）を生成する。この電圧が信号出力端子V_OUTに出力され、出力信号（第１の出力信号）として計装用増幅器から出力される。従って、抵抗R₂に流れる電流は(7)式で表される。

上記の(2)式、(5)式、(6)式、(7)式により、信号出力端子V_OUTから出力される電圧は(8)式となる。

従って、抵抗R₁と抵抗R₂の抵抗比と、電流のミラー比との積で決まる利得が得られる。ミラー比が1である場合には、信号出力端子V_OUTから出力される電圧は(9)式となる。

なお、本実施形態では、NMOSトランジスタM_2L、M_2R、M₄で構成される差動対が、ソースフォロア対に供給される電流を調整しているため、PMOSトランジスタM_1L及びM_1Rのソース−ドレイン間電圧V_dsM1は常に一定に保たれる。これにより、ソース−ドレイン間電圧V_dsM1の変動による利得誤差の発生が抑制される。

上述したように、本実施形態によれば、抵抗R₁と抵抗R₂の抵抗比と、電流のミラー比との積で決まる利得が得られるので、非常に高い利得を得ることができる。このように、非常に高い利得を得る場合でも、抵抗比とミラー比のそれぞれを中程度に高くすれば良いため、抵抗のトリミング等が必要なくなり、回路面積の増大を抑えることができる。また、入力電圧がPMOSトランジスタM_1L及びM_1Rのゲート端子に入力されるので、高い入力インピーダンスを得ることができる。また、抵抗比を大きくすると、得られる利得の精度が悪くなることがあるが、本実施形態の計装用増幅器では抵抗比を高くし過ぎなくて良いので、高精度な利得を得ることができる。

次に、本実施形態の変形例を説明する。抵抗R₂に流れる電流I_R2は、カレントミラーを構成するPMOSトランジスタM_6L及びM_6Rから供給されるため、PMOSトランジスタM_6L、M_6R、NMOSトランジスタM_8L、M_8R、及び抵抗R₂と同様の構成を有する回路部を複数設けることで、複数の出力電圧を得ることができる。図２は、この回路部が複数設けられた計装用増幅器の構成を示している。

図２では、PMOSトランジスタM_6L-1、M_6R-1、NMOSトランジスタM_8L-1、M_8R-1、及び抵抗R_2-1が、図１のPMOSトランジスタM_6L、M_6R、NMOSトランジスタM_8L、M_8R、及び抵抗R₂に対応する。図２では、これと同様の構成として、PMOSトランジスタM_6L-2、M_6R-2、NMOSトランジスタM_8L-2、M_8R-2、及び抵抗R_2-2が設けられている。

PMOSトランジスタM_5L及びPMOSトランジスタM_6L-2（第９のトランジスタ）は、差動対が生成する電流を所定の倍率（第２の倍率）で増幅した電流（第３の出力側電流）を生成する電流生成回路（第３の電流生成回路）を構成する。PMOSトランジスタM_5Lは、差動対を構成するNMOSトランジスタM_2Lに流れる電流I_Pを供給する。PMOSトランジスタM_6L-2は、PMOSトランジスタM_5Lとカレントミラー（第５のカレントミラー）を構成しており、PMOSトランジスタM_5Lに流れる電流を、ミラー比に応じた倍率で増幅した電流を生成する。このミラー比は、PMOSトランジスタM_6L-2とPMOSトランジスタM_5Lのそれぞれに流れる電流の比であり、PMOSトランジスタM_6L-2とPMOSトランジスタM_5Lのそれぞれのトランジスタサイズの比と同一である。

PMOSトランジスタM_5R及びPMOSトランジスタM_6R-2（第１０のトランジスタ）は、差動対が生成する電流を所定の倍率（第２の倍率）で増幅した電流（第４の出力側電流）を生成する電流生成回路（第４の電流生成回路）を構成する。PMOSトランジスタM_5Rは、差動対を構成するNMOSトランジスタM_2Rに流れる電流I_Nを供給する。PMOSトランジスタM_6R-2は、PMOSトランジスタM_5Rとカレントミラー（第６のカレントミラー）を構成しており、PMOSトランジスタM_5Rに流れる電流を、ミラー比に応じた倍率で増幅した電流を生成する。このミラー比は、PMOSトランジスタM_6R-2とPMOSトランジスタM_5Rのそれぞれに流れる電流の比であり、PMOSトランジスタM_6R-2とPMOSトランジスタM_5Rのそれぞれのトランジスタサイズの比と同一である。また、PMOSトランジスタM_6R-2とPMOSトランジスタM_5Rに関するミラー比は、PMOSトランジスタM_6L-2とPMOSトランジスタM_5Lに関するミラー比と同一である。

抵抗R_2-2（第２の出力側抵抗）には、PMOSトランジスタM_6L-2に流れる電流とPMOSトランジスタM_6R-2に流れる電流との差の電流（第３の差電流）であって、電流I_Pと電流I_Nの差の電流を、カレントミラーを構成するトランジスタに関するミラー比に応じた倍率で増幅した電流が流れる。従って、抵抗R₁と抵抗R_2-2の抵抗比と、電流のミラー比との積で決まる利得が得られる。追加した回路において、抵抗比及びミラー比を変更することで、異なる利得によって増幅された出力電圧を得ることもできる。抵抗R_2-2で発生する電圧（第２の出力電圧）が信号出力端子V_OUT-2に出力され、出力信号（第２の出力信号）として計装用増幅器から出力される。

なお、上記の図１を用いた説明では、NMOSトランジスタM_8Rをダイオード接続にし、NMOSトランジスタM_8LとM_8Rでカレントミラーを構成することでシングルエンド型の回路を構成しているが、図３に示すようにNMOSトランジスタM_8L、M_8Rをともに、外部制御信号によって制御する定電流源として用いることで、抵抗R₂の両端から出力電圧を得る全差動型の回路を構成しても良い。

また、図１に示した回路では、抵抗R₂の他端の電圧がNMOSトランジスタM_8Rのゲート−ソース間電圧V_gsM8Rに固定されるが、図４に示すようにNMOSトランジスタM_8Rのゲート−ドレイン間にソースフォロアなどのレベルシフト回路（NMOSトランジスタM₉及びM₁₀）を挿入することで、抵抗R₂の他端の電圧を調整しても良い。

また、図１に示した回路では、抵抗R₂およびNMOSトランジスタM_8L、M_8Rにより出力電圧が生成されるが、図５に示すように出力信号を出力電流として信号出力端子I_OUT-P及びI_OUT-Nから出力しても良い。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

R₁、R₂、R₃、R₄ 抵抗、M_1L、M_1R、M_5L、M_5R、M_6L、M_6R、M_7L、M_7R PMOSトランジスタ、M_2L、M_2R、M_3L、M_3R、M₄、M_5L、M_5R、M_8L、M_8R、M₉、M₁₀ NMOSトランジスタ

Claims

第１の入力電圧が入力され、第１の電圧を生成する第１のソースフォロアと、
第２の入力電圧が入力され、第２の電圧を生成する第２のソースフォロアと、
前記第１の入力電圧及び前記第２の入力電圧に応じて第１の入力側電流及び第２の入力側電流を生成する差動対と、
前記第１の電圧と前記第２の電圧との差に応じた第１の差電流が流れる入力側抵抗と、
前記第１の入力側電流を第１の倍率で増幅し第１の出力側電流を生成する第１の電流生成回路と、
前記第２の入力側電流を前記第１の倍率で増幅し第２の出力側電流を生成する第２の電流生成回路と、
を有し、
前記第１の出力側電流と前記第２の出力側電流との差に応じた第２の差電流が、前記第１の差電流を前記第１の倍率で増幅した電流であり、
前記第２の差電流に応じた第１の出力信号を出力する
ことを特徴とする計装用増幅器。
前記第１のソースフォロアは、
前記第１の入力電圧がゲートに入力され、前記第１の電圧を生成する第１のトランジスタと、
前記第１の入力側電流に応じた第１の電流が流れる第２のトランジスタと、
を有し、
前記第２のソースフォロアは、
前記第２の入力電圧がゲートに入力され、前記第２の電圧を生成する第３のトランジスタと、
前記第２の入力側電流に応じた第２の電流が流れる第４のトランジスタと、
を有し、
前記第１の電流生成回路は、前記第２のトランジスタと第１のカレントミラーを構成するトランジスタであって前記第１の入力側電流が流れる第５のトランジスタを有し、
前記第２の電流生成回路は、前記第４のトランジスタと第２のカレントミラーを構成するトランジスタであって前記第２の入力側電流が流れる第６のトランジスタを有し、
前記第１のトランジスタに流れる電流を一定に保つ第１の電流源と、
前記第３のトランジスタに流れる電流を一定に保つ第２の電流源と、
をさらに有する
ことを特徴とする請求項１に記載の計装用増幅器。
前記第１の電流生成回路は、前記第５のトランジスタと第３のカレントミラーを構成するトランジスタであって前記第１の出力側電流が流れる第７のトランジスタを有し、
前記第２の電流生成回路は、前記第６のトランジスタと第４のカレントミラーを構成するトランジスタであって前記第２の出力側電流が流れる第８のトランジスタを有し、
前記第２の差電流が流れ、前記第２の差電流に応じた第１の出力電圧を生成する第１の出力側抵抗をさらに有し、
前記第１の出力電圧が前記第１の出力信号である
ことを特徴とする請求項２に記載の計装用増幅器。
前記第１の入力側電流を第２の倍率で増幅し第３の出力側電流を生成する第３の電流生成回路と、
前記第２の入力側電流を前記第２の倍率で増幅し第４の出力側電流を生成する第４の電流生成回路と、
をさらに有し、
前記第３の出力側電流と前記第４の出力側電流との差に応じた第３の差電流が、前記第１の差電流を前記第２の倍率で増幅した電流であり、
前記第３の差電流に応じた第２の出力信号を出力し、
前記第３の電流生成回路は、前記第５のトランジスタと第５のカレントミラーを構成するトランジスタであって前記第３の出力側電流が流れる第９のトランジスタを有し、
前記第４の電流生成回路は、前記第６のトランジスタと第６のカレントミラーを構成するトランジスタであって前記第４の出力側電流が流れる第１０のトランジスタを有し、
前記第３の差電流が流れ、前記第３の差電流に応じた第２の出力電圧を生成する第２の出力側抵抗をさらに有し、
前記第２の出力電圧が前記第２の出力信号である
ことを特徴とする請求項３に記載の計装用増幅器。