JP2014183100A - 電子部品の接合方法および電子機器 - Google Patents

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Abstract

【課題】電子部品同士の位置ずれによる接合不良を低減する電子部品の接合方法および電子機器を提供することを目的とする。
【解決手段】第1の電子部品に形成された第1の端子であり、前記第1の端子の先端が前記第1の端子を形成している第1の金属材料よりも融点の高い第1の導電性材料で形成された前記第1の端子を、第2の電子部品に形成された第2の端子に位置合わせした状態で、前記第1の金属材料および前記第2の端子が溶融しない温度で前記第1の導電性材料を前記第2の端子に接合し、前記第1の金属材料および前記第2の端子の少なくとも何れかが溶融する温度でリフローする。
【選択図】図7

Description

本願は、電子部品の接合方法および電子機器に関する。
近年、コンピュータ等の電子機器は、処理速度の高速化や小型化の一途を辿っている。このため、電子部品同士を電気的に接続する接続端子も高精細化してきており、電子部品同士を接合する様々な接合方法が提案されている(例えば、特許文献1を参照のこと)。
特開2006−303345号公報
電子部品に形成された接続端子の先端を他の電子部品に接触させて接合する場合、電子部品の位置ずれが生じていると、接合部分の信頼性が低下したり電気特性にばらつきが生じたりする可能性が高くなる。そこで、電子部品に形成された接続端子の先端を他の電子部品に接触させて接合する場合は、電子部品同士の位置ずれを最小限にすることが望まれる。しかし、電子部品は温度に応じて熱膨張し或いは反りを発生することがあるため、電子部品同士を接合する際は、接続端子を溶解させる際の熱で電子部品同士の位置ずれが生じやすい。よって、接続端子の高精細化に対応するには、電子部品同士の位置ずれによる接合不良を最小限に抑制する技術が求められる。
そこで、本願は、電子部品同士の位置ずれによる接合不良を低減する電子部品の接合方法および電子機器を提供することを目的とする。
本願は、次のような電子部品の接合方法を開示する。
第1の電子部品に形成された第1の端子であり、前記第1の端子の先端が前記第1の端子を形成している第1の金属材料よりも融点の高い第1の導電性材料で形成された前記第1の端子を、第2の電子部品に形成された第2の端子に位置合わせした状態で、前記第1の金属材料および前記第2の端子が溶融しない温度で前記第1の導電性材料を前記第2の端子に接合し、
前記第1の金属材料および前記第2の端子の少なくとも何れかが溶融する温度でリフローする、
電子部品の接合方法。
また、本願は、次のような電子機器を開示する。
第1の端子が形成された第1の電子部品と、
前記第1の端子と接合される第2の端子が形成された第2の電子部品と、を備え、
前記第2の端子は、前記第1の端子の先端を形成しており且つ前記第1の端子を形成している第1の金属材料よりも融点の高い第1の導電性材料に接合されており、
前記第1の金属材料および前記第2の端子のうち少なくとも何れかの端子は、前記第2の端子と接合された前記第1の導電性材料を被覆するようにリフローされた、
電子機器。
上記電子部品の接合方法および電子機器であれば、電子部品同士の位置ずれによる接合不良が低減する。
電子部品を示した図の一例である。 接続端子を示した図の一例である。 封止樹脂が形成された電子部品を示した図の一例である。 接続端子の先端を形成するバリア層を平坦化する処理を示した図の一例である。 電子部品を位置合わせする処理を示した図の一例である。 バリア層同士を接合する処理を示した図の一例である。 溶融金属を溶解する処理を示した図の一例である。 バリア層が溶融金属に被覆された状態を示した図の一例である。 位置ずれが生じたまま接合された電子部品を示した図の一例である。 位置ずれが生じたまま接合されたバリア層が溶融金属に被覆された状態を示した図の一例である。 第1変形例に係る電子部品を位置合わせする処理を示した図の一例である。 第1変形例に係る電子部品のバリア層同士を接合する処理を示した図の一例である。 第1変形例に係る電子部品の溶融金属を溶解する処理を示した図の一例である。 第1変形例に係る電子部品のバリア層が溶融金属に被覆された状態を示した図の一例である。 第2変形例に係る電子部品を位置合わせする処理を示した図の一例である。 第2変形例に係る電子部品のバリア層同士を接合する処理を示した図の一例である。 第2変形例に係る電子部品の溶融金属を溶解する処理を示した図の一例である。 第2変形例に係る電子部品のバリア層が溶融金属に被覆された状態を示した図の一例である。 めっきシード層が形成された電子部品を示した図の一例である。 パターニングしためっきレジストが形成された電子部品を示した図の一例である。 金属端子が形成された電子部品を示した図の一例である。 溶融金属が形成された電子部品を示した図の一例である。 バリア層が形成された電子部品を示した図の一例である。 めっきレジストが除去された電子部品を示した図の一例である。 めっきシード層がエッチングされた電子部品を示した図の一例である。 上記実施形態や各変形例に係る接合方法以外の方法で接合された比較例に係る電子部品の一例である。 比較例に係る半導体素子の接続端子を示した図の一例である。 比較例に係る半導体素子の接続端子の変形例を示した図の一例である。 比較例に係る半導体素子を位置合わせする処理を示した図の一例である。 回路基板のパッドに接合された接続端子を示した図の一例である。 位置ずれが生じた状態の半導体素子を示した図の一例である。 位置ずれが生じたまま接合された半導体素子を示した図の一例である。 比較例に係る半導体素子を位置合わせする処理の変形例を示した図の一例である。 接続端子の先端を形成する溶融金属にリフローが施されないまま回路基板に接合された半導体素子を示した図の一例である。
以下、実施形態について説明する。以下に示す実施形態は、単なる例示であり、本願の技術的範囲を以下の態様に限定するものではない。
<実施形態>
図1は、電子部品を示した図の一例である。電子部品1は、表面に配列された各パッド10にめっきシード層11を挟んで接続端子(本願でいう「第1の端子」の一例である)12が形成されている。接続端子12は、金属端子13、溶融金属(本願でいう「第1の金属材料」の一例である)14、及びバリア層(本願でいう「第1の導電性材料」の一例である)15によって形成される。溶融金属14は、電子部品1に他の電子部品を接合する際に溶融させ、他の電子部品と結合させる部分であるため、特定の温度で溶融する材料で形成されていることが好ましい。特定の温度で溶融する材料としては、例えば、Sn,In,Sn−Ag,Sn−Ag−Cu,Sn−Cu,Sn−Pb,Sn−Bi,Sn−Zn,Sn−Auを挙げることができる。電子部品1は、各接続端子12を介して他の電子部品に接合されるものであれば如何なるものであってもよく、例えば、半導体素子や回路基板を適用することができる。
図2は、接続端子を示した図の一例である。接続端子12の先端は、バリア層15で形成されている。バリア層15は、溶融金属14を形成している材料よりも融点の高い導電性材料で形成されている。溶融金属14を形成している材料よりも融点の高い導電性材料としては、例えば、Ni,Zn,W,Cuやこれらの組み合わせ(例えば、Cu上にNiを形成したもの等)を挙げることができる。また、バリア層15は、溶融金属14を形成している材料よりも融点の高い導電性材料を樹脂中に混合させたペースト状のものであってもよい。
上記電子部品1は、例えば、次のような方法で他の電子部品と接合する。
図3は、封止樹脂が形成された電子部品を示した図の一例である。電子部品1に接合する他の電子部品と電子部品1との間を樹脂で封止したい場合、例えば、図3に示すように、接合前に封止樹脂16を予め電子部品1に形成しておくことができる。接合前に封止樹脂16を予め電子部品1に形成しておけば、電子部品1に接合する他の電子部品と電子部品1との間が極めて狭い場合であっても、十分な封止を行うことができる。なお、本願で開示する電子部品の接合方法は、接合前に封止樹脂16を予め電子部品1に形成する処理を含む態様に限定されるものではない。すなわち、電子部品1に接合する他の電子部品と電子部品1との間は、接合後に封止樹脂が充填されるようにしてもよいし、封止樹脂自体を省略してもよい。
図4は、接続端子の先端を形成するバリア層を平坦化する処理を示した図の一例である。バリア層15によって先端が形成された各接続端子12の高さが揃っていない場合、接合部分が接触不良になる可能性が高い。しかし、接続端子12の先端を形成するバリア層15を平坦化し、接続端子12の先端の高さを揃えておけば、接合部分が接触不良になる可能性を低減できる。
バリア層15によって先端が形成された各接続端子12の先端の高さは、例えば、次のようにして揃えることができる。すなわち、例えば、図4に示すように、切削工具の一種であるバイトBを用意する。そして、バイトBが電子部品1の表面に対して相対的に平行に動くように、例えば、電子部品1をチャックで保持したターンテーブルを回転させる。
すると、各接続端子12の先端を形成するバリア層15が切削される。このとき、封止樹脂16についてもバリア層15と共に切削される。各接続端子12の先端を形成するバリア層15は、電子部品1の表面と相対的に平行に動くバイトBによって平坦化されるため、各接続端子12の先端が同じ高さに揃うことになる。
なお、各接続端子12の先端の高さは、バイトBを使った切削加工によって揃える態様に限定されるものではない。例えば、CMP(Chemical Mechanical Polishing)やエッ
チャントを用いたウェットエッチング、ミリングを用いたドライエッチング等の手法を適用してもよい。
また、本願で開示する電子部品の接合方法は、接続端子12の先端を形成するバリア層15を平坦化する処理を含む態様に限定されるものではない。すなわち、バリア層15によって形成される各接続端子12の先端の高さが既に揃っているか、或いは、高さが揃っていなくても接触不良の可能性が低ければ、バリア層15を平坦化する処理を省略してもよい。
図5は、電子部品を位置合わせする処理を示した図の一例である。バリア層15を平坦化した後は、電子部品1の位置合わせを行う。ここでは、電子部品1に接合する他の電子部品2に、電子部品1と同様、表面に配列された各パッド20にめっきシード層21を挟んで接続端子(本願でいう「第2の端子」の一例である)22が形成されている。接続端子22は、金属端子23、溶融金属(本願でいう「第2の金属材料」の一例である)24、及びバリア層(本願でいう「第2の導電性材料」の一例である)25によって形成されている。よって、電子部品1の位置合わせは、例えば、電子部品1の各接続端子12が電子部品2の各接続端子22の位置に合うように、電子部品2を電子部品1の上に載せる。
なお、本願で開示する電子部品の接合方法は、電子部品1に接合する他の電子部品の接続端子が、電子部品2の接続端子22のように溶融金属24やバリア層25で形成したものに限定されるものではない。電子部品1は、例えば、溶融金属やバリア層が省略されている他の電子部品の接続端子に、電子部品1に形成されているバリア層15が接触するように接合してもよい。
図6は、バリア層同士を接合する処理を示した図の一例である。電子部品1の位置合わせを行った後は、電子部品1のバリア層15と電子部品2のバリア層25とを、溶融金属14および溶融金属24が溶融しない温度で接合する。電子部品1のバリア層15と電子部品2のバリア層25とを、溶融金属14および溶融金属24が溶融しない温度で接合する方法としては、例えば、固相拡散接合が挙げられる。固相拡散接合を行う場合は、例えば、バリア層15とバリア層25とを密着させて加圧・加熱し、密着面に原子の拡散を生じさせてバリア層15とバリア層25とを接合する。なお、溶融金属14および溶融金属24が溶融しない温度でバリア層15とバリア層25とを接合できれば、固相拡散接合以外の接合方法、例えば、液相拡散接合等を適用してもよい。
図7は、溶融金属を溶解する処理を示した図の一例である。バリア層15とバリア層25とを接合した後は、溶融金属14および溶融金属24の少なくとも何れかが溶融する温度でリフローを行う。リフロー時の温度は、溶融金属14および溶融金属24の少なくとも何れかが溶融するものの、バリア層15およびバリア層25の何れも溶融しない温度とする。リフローを行うと、溶融金属14および溶融金属24のうち少なくとも何れかの溶融金属が溶解し、バリア層15およびバリア層25が被覆される。
図8は、バリア層が溶融金属に被覆された状態を示した図の一例である。バリア層15およびバリア層25が溶融金属に被覆されることにより、電子部品1は他の電子部品1と
強固に接合された状態になる。
図9は、位置ずれが生じたまま接合された電子部品を示した図の一例である。電子部品2を電子部品1に搭載する装置の搭載精度の実力如何では、電子部品2が位置ずれを生じた状態で電子部品1に搭載される場合が有り得る。しかし、上記の接合方法であれば、バリア層15とバリア層25とを接合した後にリフローを行っているため、位置ずれによって減少するバリア層15とバリア層25との接触部分の面積が溶融金属によって補われる。
図10は、位置ずれが生じたまま接合されたバリア層が溶融金属に被覆された状態を示した図の一例である。位置ずれが生じている場合でも、リフローが行われることにより、バリア層15の表面のうちバリア層25が接触していない部分が溶融金属によって覆われ、バリア層25の表面のうちバリア層15が接触していない部分が溶融金属によって覆われる。従って、電子部品1と電子部品2との間の接合信頼性の低下や電気特性のばらつきを生じる可能性が低くなる。
<第1変形例>
図11は、第1変形例に係る電子部品を位置合わせする処理を示した図の一例である。上記実施形態に係る電子部品1の接続端子12は、例えば、図11に示すように、他の電子部品2に設けられている接続端子22よりも横幅が細いものであってもよい。本第1変形例に係る電子部品1Aの位置合わせは、例えば、電子部品1Aの各接続端子12Aの中心が電子部品2の各接続端子22の中心に合うように、電子部品2を電子部品1Aの上に載せる。
図12は、第1変形例に係る電子部品のバリア層同士を接合する処理を示した図の一例である。電子部品1Aの位置合わせを行った後は、電子部品1Aのバリア層15Aと電子部品2のバリア層25とを、溶融金属14Aおよび溶融金属24が溶融しない温度で接合する。バリア層15Aの横幅がバリア層25の横幅よりも細いため、バリア層25の表面のうちバリア層15Aが接触していない部分はバリア層15Aに接合されないままの状態となる。
図13は、第1変形例に係る電子部品の溶融金属を溶解する処理を示した図の一例である。バリア層15Aとバリア層25とを接合した後は、溶融金属14Aおよび溶融金属24の少なくとも何れかが溶融する温度でリフローを行う。上記の接合方法であれば、バリア層15Aとバリア層25とを接合した後にリフローを行っているため、バリア層15Aの横幅がバリア層25の横幅よりも細くても、バリア層15Aとバリア層25との接触部分の面積が溶融金属によって補われる。
図14は、第1変形例に係る電子部品のバリア層が溶融金属に被覆された状態を示した図の一例である。リフローを行うと、溶融金属14Aおよび溶融金属24のうち少なくとも何れかの溶融金属が溶解し、バリア層15Aが被覆される。すなわち、上記の接合方法であれば、リフローが行われるため、接続端子12Aの横幅が接続端子22の横幅よりも細くても、バリア層25の表面のうちバリア層15Aが接触していない部分が溶融金属によって覆われる。従って、電子部品1Aと電子部品2との間の接合信頼性の低下や電気特性のばらつきを生じる可能性が低い。
なお、本第1変形例は、他の電子部品2の接続端子22を、電子部品1Aに設けられている接続端子12Aよりも横幅が細いものにしてもよい。
<第2変形例>
図15は、第2変形例に係る電子部品を位置合わせする処理を示した図の一例である。上記実施形態に係る電子部品1の接続端子12の先端を形成するバリア層15は、接続端子12の先端方向に向かって尖った形状で形成されていてもよい。本第2変形例に係る電子部品1Bの位置合わせは、例えば、電子部品1Bの各接続端子12Bの先端が電子部品2の各接続端子22の中心に合うように、電子部品2を電子部品1Bの上に載せる。
図16は、第2変形例に係る電子部品のバリア層同士を接合する処理を示した図の一例である。電子部品1Bの位置合わせを行った後は、電子部品1Bのバリア層15Bと電子部品2のバリア層25とを、溶融金属14Bおよび溶融金属24が溶融しない温度で接合する。接続端子12Bの先端が尖っているため、接続端子12Bの先端が尖っていない場合に比べると、バリア層15Bおよびバリア層25の特定の箇所に荷重が集中することになる。よって、バリア層15Bおよびバリア層25の接合に要する荷重を、先端の尖っていない接続端子を接合する場合に比べて小さくしても、バリア層15Bとバリア層25とを接合できる。例えば、固相拡散接合の場合、接合状態を左右する要素としては荷重と温度が支配的である。従って、バリア層15Bとバリア層25とを固相拡散接合する場合であれば、先端の尖っている接続端子12Bの方が、先端の尖っていない接続端子を接合する場合よりも圧力を小さくできるため、接合しやすい。
図17は、第2変形例に係る電子部品の溶融金属を溶解する処理を示した図の一例である。バリア層15Bとバリア層25とを接合した後は、溶融金属14Bおよび溶融金属24の少なくとも何れかが溶融する温度でリフローを行う。上記の接合方法であれば、バリア層15Bとバリア層25とを接合した後にリフローを行っているため、接続端子12Bの先端が尖っていても、バリア層15Bとバリア層25との接触部分の面積が溶融金属によって補われる。
図18は、第2変形例に係る電子部品のバリア層が溶融金属に被覆された状態を示した図の一例である。リフローを行うと、溶融金属14Bおよび溶融金属24のうち少なくとも何れかの溶融金属が溶解し、バリア層15Bが被覆される。すなわち、上記の接合方法であれば、リフローが行われるため、接続端子12Bの先端が尖っていても、バリア層25の表面のうちバリア層15Bが接触していない部分が溶融金属によって覆われる。従って、電子部品1Bと電子部品2との間の接合信頼性の低下や電気特性のばらつきを生じる可能性が低い。
なお、本第2変形例は、接続端子12Bの先端ではなく、接続端子22の先端が尖っていてもよい。
<端子の形成方法>
先端をバリア層15で形成した接続端子12は、例えば、次のような方法で形成することができる。
図19は、めっきシード層が形成された電子部品を示した図の一例である。先端をバリア層15で形成した接続端子12を形成したい場合、例えば、図19に示すように、電子部品1の表面のうち他の電子部品1と電気接続するためのパッド10が配列されている面にめっきシード層11を形成する。
図20は、パターニングしためっきレジストが形成された電子部品を示した図の一例である。電子部品1の表面にめっきシード層11を形成した後は、めっきレジストRを形成する。そして、めっきレジストRを露光し、パッド10が配列されている部分が開口するようにパターニングを行う。
図21は、金属端子が形成された電子部品を示した図の一例である。電子部品1の表面にパターニングしためっきレジストRを形成した後は、めっきレジストRの開口部分に金属材料をめっき処理で埋め込んで金属端子13を形成する。
図22は、溶融金属が形成された電子部品を示した図の一例である。金属端子13を形成した後は、例えば電解めっきを行い、めっきレジストRの開口部分に溶融金属14の金属材料を埋め込んで溶融金属14を形成する。
図23は、バリア層が形成された電子部品を示した図の一例である。溶融金属14を形成した後は、めっきレジストRの開口部分にバリア層15の金属材料をめっき処理で埋め込んでバリア層15を形成する。
図24は、めっきレジストが除去された電子部品を示した図の一例である。バリア層15を形成した後は、めっきレジストRの除去を行う。これにより、接続端子12の周囲にめっきシード層11が露出する。
図25は、めっきシード層がエッチングされた電子部品を示した図の一例である。めっきレジストRの除去を行った後は、エッチング液等を使い、接続端子12の周囲に露出しているめっきシード層11のエッチングを行う。これにより、先端がバリア層15で形成された接続端子12が完成する。
なお、上記の方法は、他の電子部品2の接続端子22を形成する際にも適用可能である。また、先端の尖った接続端子12Bを形成したい場合は、例えば、異方性エッチング等の技術を用い、接続端子12Bの先端が尖るように縦横比を調整しながらエッチングを行う。
<実施形態の効果>
上記実施形態や各変形例に係る接合方法であれば、接合部分に電気的な抵抗部分を形成することなく、電子部品と他の電子部品との相対的な位置ずれを抑制できる。
図26は、上記実施形態や各変形例に係る接合方法以外の方法で接合された比較例に係る電子部品の一例である。半導体素子同士、または半導体素子と回路基板とを接続する接続端子としては、例えば、図26に示すような、半導体素子101に配列した柱状の金属端子113の先端が溶融金属114で形成されている突起状の接続端子112がある。
図27は、比較例に係る半導体素子の接続端子を示した図の一例である。接続端子112は、接合する半導体素子101および回路基板102の熱膨張差や反りに対応するため、例えば、接続端子112の幅に対するアスペクト比が1以上となるように金属端子113が高く形成されている。金属端子113の先端には、接合を行うための溶融金属114が形成されている。例えば、金属端子113がCuで形成され、溶融金属114がはんだで形成されている場合、接続端子112の幅が35μmであれば、金属端子113の高さを30μmにし、溶融金属114の高さを13μmとすることにより、アスペクト比を1以上にすることができる。
図28は、比較例に係る半導体素子の接続端子の変形例を示した図の一例である。接続端子122は、金属端子123と溶融金属124との間に、溶融金属124が金属端子123に拡散するのを抑制するためのバリア層125を形成したものである。接続端子122は、例えば、金属端子123がCuで形成され、溶融金属124がはんだで形成されている場合であれば、バリア層125をNiで形成することにより、溶融金属124が金属端子123に拡散するのを抑制できる。
上記の接続端子112や接続端子122は、予めリフロー処理が施されており、先端がドーム状になっている。よって、上記接続端子112や接続端子122を他の電子部品に接合する際は、例えば、以下に示すようにして接合する。
図29は、比較例に係る半導体素子を位置合わせする処理を示した図の一例である。比較例に係る半導体素子101を回路基板102に接合する際は、半導体素子101の位置合わせを行う。回路基板102の表面には、半導体素子101の接続端子112と接合されるパッド110が配列されている。よって、半導体素子101の位置合わせは、例えば、半導体素子101の各接続端子112が回路基板102の各パッド110の位置に合うように、半導体素子101を回路基板102の上に載せる。
図30は、回路基板のパッドに接合された接続端子を示した図の一例である。半導体素子101の位置合わせを行った後は、溶融金属114が溶解する温度でリフローを行うことにより、図30に示すように、回路基板102のパッド110に接続端子112が接合される。
図31は、位置ずれが生じた状態の半導体素子を示した図の一例である。半導体素子101は、各接続端子112の先端がリフローによってドーム状になっているため、回路基板102のパッド110の上を滑りやすい。よって、半導体素子101を回路基板102に搭載する装置の搭載精度が高く、図31において破線で示すように、各接続端子112が各パッド110の位置に合うように搭載されていたとしても、半導体素子101と回路基板102との熱膨張差や反り、うねり等の原因で半導体素子101が滑り、位置ずれが生じる場合が有り得る。
図32は、位置ずれが生じたまま接合された半導体素子を示した図の一例である。半導体素子101が位置ずれを生じたまま回路基板102に接合されると、半導体素子101と回路基板102との接触部分に十分な接触面積が確保されず、接続端子112とパッド110との間の接合信頼性の低下や電気特性のばらつきを生じる可能性が高まる。また、溶融金属114の量が多い場合、溶融金属114にリフローを施して接続端子112の先端をドーム状にする場合に、溶融した金属が金属端子113側にこぼれ落ちてショート等の原因にもなり得る。
図33は、比較例に係る半導体素子を位置合わせする処理の変形例を示した図の一例である。本変形例に係る半導体素子103の接続端子132は、半導体素子101の接続端子112のようにリフロー処理を施しておらず、例えば、図33で示すように、電解めっきで溶融金属134を形成した際の凹凸が先端に残っている。
図34は、接続端子の先端を形成する溶融金属にリフローが施されないまま回路基板に接合された半導体素子を示した図の一例である。半導体素子103は、各接続端子122の先端を形成する溶融金属134がリフローされておらず、凹凸が残っているため、回路基板102のパッド110の上を滑りにくい。よって、各接続端子132が各パッド110の位置に合った状態で半導体素子103を回路基板102に接合しやすい。しかし、各接続端子132の先端を形成する溶融金属134をリフローしないままパッド110に接合した場合、パッド110の表面が溶融金属134で濡れずにボイドVが残る可能性がある。ボイドVは、パッド110のように相手材の表面が平坦な場合に顕著に現れる。よって、半導体素子103と回路基板102との接触部分に十分な接触面積が確保されず、接続端子132とパッド110との間の接合信頼性の低下や電気特性のばらつきを生じる可能性が高まる。
一方、上記実施形態や各変形例に係る接合方法であれば、接続端子の先端をバリア層で形成し、溶融金属が溶融しない温度でバリア層を接合した後、溶融金属を溶融させている。よって、電子部品同士の熱膨張差や反り、うねり等の原因で半導体素子が滑り、位置ずれが生じる可能性が低い。このため、電子部品同士が適切に接合され、接合部分に加わる応力への耐性や品質、信頼性が向上する。
以下、上記実施形態に係る接合方法を実際に適用して接合した第1実施例について説明する。本第1実施例では、互いに同様の接続端子を表面に形成した半導体素子同士を接合する。
本第1実施例では、上記電子部品1の一例に相当する半導体素子を、切断前のウェハ状態でプローブテストにより歩留り確認を行った。その後、半導体素子の回路面側にスパッタ装置を用いて、上記めっきシード層11の一例に相当する厚さ100nmのTiと厚さ500nmのCuの膜をめっきシード層として形成した。次に、上記めっきレジストRの一例に相当する厚さ50μmのポジ型めっきレジストを、めっきシード層の全面を覆うように形成した。次に、接続端子12の端子形状がパターンニングされた露光マスクを用いてめっきレジストに光を照射し、めっきレジストにパターニングを行った。なお、めっきレジストにパターニングを施した半導体素子のサイズは4×8mmである。そこで、露光マスクは、端子形状が円柱となり、端子ピッチが50um、端子数が9600となるようにパターニングされたものを用いた。
次に、O2アッシング処理を行ってめっき液との濡れ性の改善を図った後、上記金属端
子13の一例に相当する30μmの金属端子を形成する目的で、Cuめっき処理を電流密度4ASDで30分間行った。その後、上記溶融金属14の一例に相当する溶融金属としてSn−Agはんだをめっきレジストの開口部分に7μmの厚さで埋め込んだ。また、上記バリア層15の一例に相当するバリア層としてNiを7μmの厚さで埋め込んだ。そして、めっきレジストを除去した。最後に、シードエッチング処理を行って各接続端子の周囲に露出しているめっきシード層を除去し、各接続端子を電気的に独立させた。
上記一連の処理を経て接続端子を半導体素子に形成した後は、上記実施形態に係る接合方法のように、封止樹脂を形成してから切削による平坦化を実施した。次に、フリップチップボンダで位置合わせした後、蟻酸リフロー装置を用いて180℃/30minの条件で半導体素子のバリア層を他の半導体素子のバリア層に接合した。最後に、ピークトップ温度250℃のリフロー処理を行い、溶融金属であるSn−Agはんだを溶融させ、半導体素子同士の接合を完了した。
上記一連の処理を経て半導体素子同士を接合した本第1実施例に係る半導体装置の接続歩留りは、1000サンプル作製しても不良がゼロという結果になった。
また、本第1実施例に係る半導体装置のプローブテストを行い、特性評価を行った。その結果、本第1実施例に係る半導体装置は電気特性のばらつきが5%以下であることが確認された。この電気特性のばらつきは、比較対象として上記一連の処理において同時作成しておいた、バリア層が無くSn−Agはんだのみで厚さ14μmの接続端子を半導体素子に形成し、他の半導体素子に接合した半導体装置に比べても良好な結果であった。
また、本第1実施例に係る半導体装置は、−55℃から125℃の温度サイクル試験を1000サイクル、125℃の高温放置試験を504時間実施しても良好な接合状態を維持できることが確認された。
以下、上記実施形態に係る接合方法を実際に適用して接合した第2実施例について説明する。
本第2実施例は、上記第1実施例と基本的に同様であるが、接続端子の径が互いに異なる半導体素子同士を接合した。すなわち、本第2変形例では、接続端子の端子径が35μmの半導体素子と25μmの半導体素子とを用意し、これらの半導体素子同士を接合した。その他の点については、上記第1変形例の場合と同様である。すなわち、半導体素子に接続端子を形成するプロセスや、半導体素子同士を接合する際のリフロー条件等は、上記第1実施例の場合と同様である。
上記一連の処理を経て半導体素子同士を接合した本第2実施例に係る半導体装置の接続歩留りは、1000サンプル作製しても不良がゼロという結果になった。
また、本第2実施例に係る半導体装置のプローブテストを行い、特性評価を行った。その結果、本第2実施例に係る半導体装置は電気特性のばらつきが5%以下であることが確認された。この電気特性のばらつきは、比較対象として上記一連の処理において同時作成しておいた、バリア層が無くSn−Agはんだのみで厚さ14μmの接続端子を半導体素子に形成し、他の半導体素子に接合した半導体装置に比べても良好な結果であった。
また、上記一連の処理を経て半導体素子同士を接合した本第2実施例に係る半導体装置は、−55℃から125℃の温度サイクル試験を1000サイクル、125℃の高温放置試験を504時間実施しても良好な接合状態を維持できることが確認された。
1,1A,2・・電子部品
10,10A,10B,20,110・・パッド
11,11A,11B,21・・めっきシード層
12,12A,12B,22,112,122,132・・接続端子
13,13A,13B,23,113,123,133・・金属端子
14,14A,14B,24,114,124,134・・溶融金属
15,15A,15B,25,125・・バリア層
16,16A,16B,26・・封止樹脂
101,103・・半導体素子
102・・回路基板
B・・バイト
R・・めっきレジストR
V・・ボイド

Claims (6)

  1. 第1の電子部品に形成された第1の端子であり、前記第1の端子の先端が前記第1の端子を形成している第1の金属材料よりも融点の高い第1の導電性材料で形成された前記第1の端子を、第2の電子部品に形成された第2の端子に位置合わせした状態で、前記第1の金属材料および前記第2の端子が溶融しない温度で前記第1の導電性材料を前記第2の端子に接合し、
    前記第1の金属材料および前記第2の端子の少なくとも何れかが溶融する温度でリフローする、
    電子部品の接合方法。
  2. 前記第2の端子の先端は、前記第2の端子を形成している第2の金属材料よりも融点の高い第2の導電性材料で形成されており、
    前記第1の導電性材料を前記第2の端子に接合する工程では、前記第1の端子を前記第2の端子に位置合わせした状態で、前記第1の金属材料及び前記第2の金属材料が溶融しない温度で前記第1の導電性材料を前記第2の導電性材料に接合する、
    請求項1に記載の電子部品の接合方法。
  3. 前記第1の電子部品に形成されている複数の前記第1の端子の高さが揃うように、前記第1の端子の先端を覆う前記第1の導電性材料を平坦化し、
    前記第2の電子部品に形成されている複数の前記第2の端子の高さが揃うように、前記第2の端子の先端を覆う前記第2の導電性材料を平坦化し、
    前記第1の導電性材料を前記第2の端子に接合する工程では、前記第1の端子を前記第2の端子に位置合わせした状態で、前記第1の金属材料及び前記第2の金属材料が溶融しない温度で前記第1の導電性材料を前記第2の導電性材料に接合する、
    請求項2に記載の電子部品の接合方法。
  4. 前記第2の端子の先端は、前記第2の金属材料よりも融点の高い導電性材料であって、前記第2の端子の先端方向に向かって尖った形状の第2の導電性材料で形成されており、
    前記第1の導電性材料を前記第2の端子に接合する工程では、前記第1の端子を前記第2の端子に位置合わせした状態で、前記第1の金属材料及び前記第2の金属材料が溶融しない温度で前記第1の導電性材料を前記第2の導電性材料の尖った部分に接合する、
    請求項2に記載の電子部品の接合方法。
  5. 前記第1の導電性材料を前記第2の端子に接合する工程では、前記第1の端子を前記第2の端子に位置合わせした状態で、前記第1の金属材料および前記第2の端子が溶融しない温度で前記第1の導電性材料を前記第2の端子に拡散接合する、
    請求項1から4の何れか一項に記載の電子部品の接合方法。
  6. 第1の端子が形成された第1の電子部品と、
    前記第1の端子と接合される第2の端子が形成された第2の電子部品と、を備え、
    前記第2の端子は、前記第1の端子の先端を形成しており且つ前記第1の端子を形成している第1の金属材料よりも融点の高い第1の導電性材料に接合されており、
    前記第1の金属材料および前記第2の端子のうち少なくとも何れかの端子は、前記第2の端子と接合された前記第1の導電性材料を被覆するようにリフローされた、
    電子機器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488917B1 (en) 2021-07-01 2022-11-01 Ghangxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
WO2023272943A1 (zh) * 2021-07-01 2023-01-05 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206221A (ja) * 1992-01-28 1993-08-13 Casio Comput Co Ltd Icチップの接続構造およびその方法
JPH06268017A (ja) * 1993-03-16 1994-09-22 Nec Corp ベアチップ型半導体装置の実装方法
JPH10335805A (ja) * 1997-05-30 1998-12-18 Murata Mfg Co Ltd 電子部品の実装方法
JP2004342802A (ja) * 2003-05-15 2004-12-02 Sharp Corp 突起電極付きプリント基板およびその製造方法
JP2008084951A (ja) * 2006-09-26 2008-04-10 Fujitsu Ltd 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206221A (ja) * 1992-01-28 1993-08-13 Casio Comput Co Ltd Icチップの接続構造およびその方法
JPH06268017A (ja) * 1993-03-16 1994-09-22 Nec Corp ベアチップ型半導体装置の実装方法
JPH10335805A (ja) * 1997-05-30 1998-12-18 Murata Mfg Co Ltd 電子部品の実装方法
JP2004342802A (ja) * 2003-05-15 2004-12-02 Sharp Corp 突起電極付きプリント基板およびその製造方法
JP2008084951A (ja) * 2006-09-26 2008-04-10 Fujitsu Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488917B1 (en) 2021-07-01 2022-11-01 Ghangxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
WO2023272943A1 (zh) * 2021-07-01 2023-01-05 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

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