JP2014175493A - 半導体集積回路 - Google Patents

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Abstract

【課題】信号配線の配線性を向上させることが可能な半導体集積回路を提供する。
【解決手段】実施形態による半導体集積回路は、第１配線層にて第１方向に延びている電源ストラップ配線と、第１配線層より下位の第２配線層にて第１方向に延びている補助電源ストラップ配線と、第１、第２配線層間の第３配線層にて、各中間電源配線が１本の電源ストラップ配線と１本の補助電源ストラップ配線とを電気的に接続する複数本の中間電源配線とを備える。さらに、前記回路は、第２配線層より下位の第４配線層にて、第１方向に垂直な第２方向に延びている複数本の電源レール配線と、第１配線層より上位の第５配線層にて第２方向に延びている複数本の上位電源ストラップ配線とを備える。さらに、中間電源配線間の第１方向の周期は、電源レール配線間の第１方向の周期より広く、上位電源ストラップ配線間の第１方向の周期より狭い。
【選択図】図２

Description

本発明の実施形態は、半導体集積回路に関する。
半導体集積回路内に電源配線を配置する場合、各配線層にＶＤＤ用の配線とＶＳＳ用の配線が配置され、異なる配線層の配線同士がビアプラグにより接続される。この際、電源配線用の配線やビアプラグが各配線層を大きく占有すると、信号配線の配線性が悪化してしまうという問題がある。一方、信号配線の配線性の悪化を防ぐために、単純に電源配線用の配線やビアプラグの数を減らすと、電源電圧の電圧降下が大きくなってしまう。
特開２００６−１７３４９２号公報
信号配線の配線性を向上させることが可能な半導体集積回路を提供する。
一の実施形態によれば、半導体集積回路は、第１配線層に配置され、第１方向に延びている１本以上の電源ストラップ配線を備える。さらに、前記回路は、前記第１配線層よりも下位の第２配線層に配置され、前記第１方向に延びている１本以上の補助電源ストラップ配線を備える。さらに、前記回路は、前記第１配線層と前記第２配線層との間の第３配線層に配置された複数本の中間電源配線であって、前記中間電源配線の各々は、前記電源ストラップ配線のうちのいずれか１本と前記補助電源ストラップ配線のうちのいずれか１本とを電気的に接続する、複数本の中間電源配線を備える。さらに、前記回路は、前記第２配線層よりも下位の第４配線層に配置され、前記第１方向に垂直な第２方向に延びており、前記補助電源ストラップ配線と電気的に接続されている複数本の電源レール配線を備える。さらに、前記回路は、前記第１配線層よりも上位の第５配線層に配置され、前記第２方向に延びており、前記電源ストラップ配線と電気的に接続されている複数本の上位電源ストラップ配線を備える。さらに、前記中間電源配線間の前記第１方向の周期は、前記電源レール配線間の前記第１方向の周期よりも広く、かつ前記上位電源ストラップ配線間の前記第１方向の周期よりも狭い。
第１実施形態の半導体集積回路の構造を示す斜視図である。 第１実施形態の半導体集積回路の構造を示す平面図である。 第２実施形態の半導体集積回路の構造を示す斜視図である。 第２実施形態の半導体集積回路の構造を示す平面図である。 第２実施形態の半導体集積回路の構造を示す別の平面図である。 第２実施形態の半導体集積回路の構造を示す別の斜視図である。 第２実施形態におけるＭ４電源配線の配置方法について説明するための平面図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
（１）図１に示す構造の説明
図１は、第１実施形態の半導体集積回路の構造を示す斜視図である。
図１は、Ｍ１配線層と、Ｍ１配線層の上位のＭ２配線層と、Ｍ２配線層の上位のＭ３配線層と、Ｍ３配線層の上位のＭ４配線層と、Ｍ４配線層の上位のＭ５配線層と、Ｍ５配線層の上位のＭ６配線層と、Ｍ６配線層の上位のＭ７配線層とにおける電源配線を示している。Ｍ６、Ｍ４、Ｍ５、Ｍ１、Ｍ７配線層はそれぞれ、第１、第２、第３、第４、第５配線層の例である。また、符号Ｔ1〜Ｔ7はそれぞれ、Ｍ１〜Ｍ７配線層の電源配線の厚さを示す。
図１はさらに、Ｍ１、Ｍ２配線層の電源配線同士を電気的に接続する第１層目のビアプラグＶ１と、Ｍ２、Ｍ３配線層の電源配線同士を電気的に接続する第２層目のビアプラグＶ２と、Ｍ３、Ｍ４配線層の電源配線同士を電気的に接続する第３層目のビアプラグＶ３と、Ｍ４、Ｍ５配線層の電源配線同士を電気的に接続する第４層目のビアプラグＶ４と、Ｍ５、Ｍ６配線層の電源配線同士を電気的に接続する第５層目のビアプラグＶ５と、Ｍ６、Ｍ７配線層の電源配線同士を電気的に接続する第６層目のビアプラグＶ６とを示している。ビアプラグＶ５、Ｖ４はそれぞれ、第１、第２のビアプラグの例である。また、符号Ｈ1〜Ｈ6はそれぞれ、ビアプラグＶ１〜Ｖ６の厚さを示す。
図１はさらに、Ｍ１〜Ｍ７配線層に平行で、互いに垂直なＸ方向およびＹ方向と、Ｍ１〜Ｍ７配線層に垂直なＺ方向とを示している。Ｙ方向、Ｘ方向はそれぞれ、第１、第２方向の例である。
図１の電源配線はいずれも、ＶＤＤ配線である。ただし、本実施形態は、図１の電源配線がいずれも、ＶＳＳ配線である場合や、その他の電位を供給する配線である場合にも適用可能である。
（２）図２に示す構造の説明
図２は、第１実施形態の半導体集積回路の構造を示す平面図である。
符号Ｍ１〜Ｍ７の添字は、同じ層の電源配線同士を区別するために付されている。なお、図２では、作図の便宜上、Ｍ２、Ｍ３配線層やビアプラグＶ１〜Ｖ６の図示が省略されている。
Ｍ６配線層は、電源ストラップ配線Ｍ６Aを有している。電源ストラップ配線Ｍ６Aは、Ｙ方向に延びている。なお、Ｍ６配線層は、図２においては１本の電源ストラップ配線を有しているが、２本以上の電源ストラップ配線を有していてもよい。
Ｍ４配線層は、補助電源ストラップ配線Ｍ４Aを有している。補助電源ストラップ配線Ｍ４Aは、Ｙ方向に延びている。配線Ｍ６Aが元々の電源ストラップ配線に相当するのに対し、配線Ｍ４Aは、元々の電源ストラップ配線と後述の電源レーン配線との接続を仲介する補助的な電源ストラップ配線に相当する。なお、Ｍ４配線層は、図２においては１本の補助電源ストラップ配線を有しているが、２本以上の補助電源ストラップ配線を有していてもよい。
Ｍ５配線層は、１本の電源ストラップ配線Ｍ６Aと１本の補助電源ストラップ配線Ｍ４Aとを電気的に接続する複数本の中間電源配線を有している。図４は、このような中間電源配線の例として、３本の中間電源配線Ｍ５A〜Ｍ５Cを示している。
中間電源配線Ｍ５A〜Ｍ５Cは、Ｙ方向に沿って周期的に配置されている。符号α1は、中間電源配線Ｍ５A〜Ｍ５C間のＹ方向の周期を示す。
Ｍ１配線層は、補助電源ストラップ配線Ｍ４Aと電気的に接続された複数本の電源レール配線を有している。図２は、このような電源レール配線の例として、５本の電源レール配線Ｍ１A〜Ｍ１Eを示している。これらの配線Ｍ１A〜Ｍ１Eは、Ｘ方向に延びており、互いに隣接して配置されている。これらの配線Ｍ１A〜Ｍ１Eは、Ｍ２、Ｍ３配線層の電源配線（図１参照）を介して補助電源ストラップ配線Ｍ４Aと電気的に接続されている。
電源レール配線Ｍ１A〜Ｍ１Eは、Ｙ方向に沿って周期的に配置されている。符号β1は、電源レール配線Ｍ１A〜Ｍ１E間のＹ方向の周期を示す。本実施形態では、中間電源配線Ｍ５A〜Ｍ５C間の周期α1が、電源レール配線Ｍ１A〜Ｍ１E間の周期β1よりも広く設定されている（α1＞β1）。
本実施形態の配線構造は、例えば、２種類の電源レール接続端子（ＶＤＤ接続端子とＶＳＳ接続端子）をＭ１配線層内に有するスタンダードセルに電源を供給する場合に適用可能である。この場合、ＶＤＤ電源レール、ＶＳＳ電源レール、スタンダードセルは、例えば、次のように配置される。１）Ｍ１配線層内に複数本のＶＤＤ電源レールを配置し、ＶＤＤ電源レール間の周期をβ1に設定する。２）Ｍ１配線層内においてＶＤＤ電源レールと交互に複数本のＶＳＳ電源レールを配置し、ＶＳＳ電源レール間の周期をβ1に設定する。３）ＶＤＤ電源レールとＶＳＳ電源レールとの間にスタンダードセルを並べて配置することにより、ＶＤＤ、ＶＳＳ電源レールとスタンダードセルのＶＤＤ、ＶＳＳ接続端子とを接続する。
また、本実施形態の配線構造は、例えば、３種類以上の電源レール接続端子をＭ１配線層内に有するスタンダードセルに電源を供給する場合にも適用可能である。この場合、３種類以上の電源レールがこれらの電源レール接続端子に対応した位置に配置される。
また、中間電源配線Ｍ５A〜Ｍ５C間の周期は、単一の値α1とする代わりに、Ｎ種類の値α1、α2、．．．αN（Ｎは２以上の整数）の繰り返しで構成してもよい。同様に、電源レール配線Ｍ１A〜Ｍ１E間の周期は、単一の値β1とする代わりに、Ｍ種類の値β1、β2、．．．βM（Ｍは２以上の整数）の繰り返しで構成してもよい。すなわち、中間電源配線Ｍ５A〜Ｍ５C間のピッチや、電源レール配線Ｍ１A〜Ｍ１E間のピッチは、上記の繰り返しの中で一律でなくてもよい。このような配線構造は、例えば、複数の高さのスタンダードセル列が交互に混在している場合や、スタンダードセル列間に周期的にセルを配置しない列（信号配線用に使用される）を設ける場合などに採用される。この場合、本実施形態の配線構造は、ｉ＝１〜Ｎ、ｊ＝１〜Ｍを満たす任意の整数ｉ、ｊに関し、αi＞βjが成り立つように構成される。
本実施形態の半導体集積回路は、Ｍ７以上の配線層を有していてもよい。この場合、本実施形態の半導体集積回路はさらに、図２に示すように、Ｍ７配線層内に、Ｘ方向に延びる複数本の電源ストラップ配線（以下「上位電源ストラップ配線」と呼ぶ）を備えていてもよい。これにより、電源供給機能をさらに強化することが可能となる。
Ｍ７配線層は、電源ストラップ配線Ｍ６Aと電気的に接続された複数本の上位電源ストラップ配線を有している。図２は、このような上位電源ストラップ配線の例として、２本の上位電源ストラップ配線Ｍ７A、Ｍ７Bを示している。これらの配線Ｍ７A、Ｍ７Bは、Ｘ方向に延びており、互いに隣接して配置されている。
上位電源ストラップ配線Ｍ７A、Ｍ７Bは、Ｙ方向に沿って周期的に配置されている。符号γ1は、上位電源レール配線Ｍ７A、Ｍ７B間のＹ方向の周期を示す。本実施形態では、中間電源配線Ｍ５A〜Ｍ５C間の周期α1が、上位電源ストラップ配線Ｍ７A、Ｍ７B間の周期γ1よりも狭く設定されている（α1＜γ1）。
なお、中間電源配線Ｍ５A〜Ｍ５C間の周期は、単一の値α1とする代わりに、Ｎ種類の値α1、α2、．．．αN（Ｎは２以上の整数）の繰り返しで構成してもよい。同様に、上位電源ストラップ配線Ｍ７A、Ｍ７B間の周期は、単一の値γ1とする代わりに、Ｌ種類の値γ1、γ2、．．．γL（Ｌは２以上の整数）の繰り返しで構成してもよい。すなわち、中間電源配線Ｍ５A〜Ｍ５C間のピッチや、上位電源ストラップ配線Ｍ７A、Ｍ７B間のピッチは、上記の繰り返しの中で一律でなくてもよい。この場合、本実施形態の配線構造は、ｉ＝１〜Ｎ、ｋ＝１〜Ｌを満たす任意の整数ｉ、ｋに関し、αi＞γkが成り立つように構成される。
（３）第１実施形態の半導体集積回路の利点
最後に、図１および図２を参照し、第１実施形態の半導体集積回路の利点について詳細に説明する。
電源ストラップ配線Ｍ６Aと電源レール配線Ｍ１A〜Ｍ１Eとを接続する電源配線およびビアプラグを各配線層に同一数配置した場合、Ｘ方向を優先配線方向とするＭ１、Ｍ３、Ｍ５配線層内において、電源ストラップ配線Ｍ６Aの真下をＸ方向に通過可能な信号配線の配線トラック数は、電源ストラップ配線Ｍ６Aと電源レール配線Ｍ１A〜Ｍ１Eとを接続する電源配線やビアプラグにより制限される。例えば、Ｍ６配線層の厚さＴ6がＭ１〜Ｍ５配線層の厚さＴ1〜Ｔ5よりも厚い場合には、製造上の理由により、ビアプラグＶ５のサイズをビアプラグＶ１〜Ｖ４のサイズよりも大きくすることが望まれる。この場合、中間電源配線Ｍ５A〜Ｍ５Cのサイズも大きくなるため、使用可能な信号配線トラック数が少なくなる。
これに対し、本実施形態では、中間電源配線Ｍ５A〜Ｍ５C間の周期α1が、電源レール配線Ｍ１A〜Ｍ１E間の周期β1よりも広く設定されている（α1＞β1）。よって、本実施形態によれば、周期α1を広くとり中間電源配線Ｍ５A〜Ｍ５Cの本数を減らすことで、Ｍ５配線層内における信号配線を配置可能な領域を広く確保することが可能となる。
一方、中間電源配線Ｍ５A〜Ｍ５C間の周期α1が上位電源ストラップ配線Ｍ７A、Ｍ７B間の周期γ1よりも広い場合、上位電源ストラップ配線Ｍ７A、Ｍ７BからＭ１配線層内のスタンダードセルの電源レール接続端子まで電源を供給する経路において、補助電源ストラップ配線Ｍ４Aの寄与が大きくなり、さらには、電流経路が遠回りとなる。そのため、上記電源供給経路において、補助電源ストラップ配線Ｍ４Aにおける電源電圧降下の割合が大きくなる。このことは、Ｍ４配線層の厚さＴ4がＭ６配線層の厚さＴ6よりも薄い場合に顕著である。
これに対し、本実施形態では、中間電源配線Ｍ５A〜Ｍ５C間の周期α1が、上位電源ストラップ配線Ｍ７A、Ｍ７B間の周期γ1よりも狭く設定されている（α1＜γ1）。よって、本実施形態によれば、周期α1を周期γ1よりも狭くして、中間電源配線Ｍ５A〜Ｍ５Eの本数を上位電源ストラップ配線Ｍ７A、Ｍ７Bの本数よりも多くすることで、中間電源配線Ｍ５A〜Ｍ５Eの本数が足りずに過大な電源電圧降下が生じてしまう事態を抑制することが可能となる。
本実施形態によれば、以上のような構成により、電源配線用に使用される領域を減少させ、信号配線用に使用可能な配線トラックを増加させることが可能となる。よって、本実施形態によれば、信号配線の配線混雑を緩和し、信号配線の配線性を向上させることが可能となる。これにより、例えば、チップ面積増大によるコスト増加、電源配線迂回のための信号配線の配線長増大、タイミング制御の精度悪化、セル面積の増加、消費電力の増大などを抑制可能になると期待できる。
なお、本実施形態では、中間電源配線Ｍ５A〜Ｍ５C、電源レール配線Ｍ１A〜Ｍ１E、上位電源ストラップ配線Ｍ７A、Ｍ７Bが周期的に配置されているが、本実施形態の半導体集積回路は、これらの配線が周期的に配置された周期領域と、これらの配線が非周期的に配置された非周期領域の両方を含んでいてもよい。この場合、上記のβ1＜α1＜γ1の関係は、この周期領域内で設定することが可能である。
（第２実施形態）
（１）図３に示す構造の説明
図３は、第２実施形態の半導体集積回路の構造を示す斜視図である。
図３は、Ｍ１配線層と、Ｍ１配線層の上位のＭ２配線層と、Ｍ２配線層の上位のＭ３配線層と、Ｍ３配線層の上位のＭ４配線層と、Ｍ４配線層の上位のＭ５配線層と、Ｍ５配線層の上位のＭ６配線層とにおける電源配線を示している。
図３はさらに、Ｍ１、Ｍ２配線層の電源配線同士を電気的に接続する第１層目のビアプラグＶ１と、Ｍ２、Ｍ３配線層の電源配線同士を電気的に接続する第２層目のビアプラグＶ２と、Ｍ３、Ｍ４配線層の電源配線同士を電気的に接続する第３層目のビアプラグＶ３と、Ｍ４、Ｍ５配線層の電源配線同士を電気的に接続する第４層目のビアプラグＶ４と、Ｍ５、Ｍ６配線層の電源配線同士を電気的に接続する第５層目のビアプラグＶ５とを示している。
（２）図４に示す構造の説明
図４は、第２実施形態の半導体集積回路の構造を示す平面図である。
符号Ｍ１〜Ｍ６や符号Ｖ１〜Ｖ５の添字は、同じ層の電源配線同士やビアプラグ同士を区別するために付されている。なお、図４では、作図の便宜上、Ｍ２配線層やビアプラグＶ１、Ｖ２の図示が省略されている。
Ｍ６配線層は、ＶＤＤ（第１電圧）配線である第１の電源ストラップ配線Ｍ６Aと、ＶＳＳ（第２電圧）配線である第２の電源ストラップ配線Ｍ６Bとを有している。これらの配線Ｍ６A、Ｍ６Bは、Ｙ方向に延びており、互いに隣接して配置されている。符号Ｌは、これらの配線Ｍ６A、Ｍ６B間の中心線を示す。
なお、Ｍ６配線層は、図４においては２本の電源ストラップ配線を有しているが、３本以上の電源ストラップ配線を有していてもよい。これらの電源ストラップ配線の各々は、ＶＤＤ配線でもＶＳＳ配線でもよい。
Ｍ４配線層は、ＶＤＤ配線である第１の補助電源ストラップ配線Ｍ４Aと、ＶＳＳ配線である第２の補助電源ストラップ配線Ｍ４Bとを有している。これらの配線Ｍ４A、Ｍ４Bは、Ｙ方向に延びており、互いに隣接して配置されている。
本実施形態では、補助電源ストラップ配線Ｍ４A、Ｍ４Bの幅Ｗ2は、電源ストラップ配線Ｍ６A、Ｍ６Bの幅Ｗ1よりも狭く設定されている。また、補助電源ストラップ配線Ｍ４A、Ｍ４B間の間隔Ｄ2は、電源ストラップ配線Ｍ６A、Ｍ６B間の間隔Ｄ1よりも狭く設定されている。また、第１、第２の補助電源ストラップ配線Ｍ４A、Ｍ４Bはそれぞれ、第１、第２の電源ストラップ配線Ｍ６A、Ｍ６Bよりも、中心線Ｌの近くに配置されている。
なお、Ｍ４配線層は、図４においては２本の補助電源ストラップ配線を有しているが、３本以上の補助電源ストラップ配線を有していてもよい。これらの補助電源ストラップ配線の各々は、ＶＤＤ配線でもＶＳＳ配線でもよい。
Ｍ５配線層は、ＶＤＤ配線である第１の中間電源配線Ｍ５Aと、ＶＳＳ配線である第２の中間電源配線Ｍ５Bとを有している。これらの配線Ｍ５A、Ｍ５Bの各々は、電源ストラップ配線Ｍ６A、Ｍ６Bのうちのいずれか１本と、補助電源ストラップ配線Ｍ４A、Ｍ４Bのうちのいずれか１本とを電気的に接続している。具体的には、配線Ｍ５Aは、第１の電源ストラップ配線Ｍ６Aと第１の補助電源ストラップ配線Ｍ４Aとを電気的に接続している。配線Ｍ５Bは、第２の電源ストラップ配線Ｍ６Bと第２の補助電源ストラップ配線Ｍ４Bとを電気的に接続している。これらの配線Ｍ５A、Ｍ５Bは、Ｘ方向に延びており、かつ、同一直線上に配置されている。
第１の中間電源配線Ｍ５Aは、第１の電源ストラップ配線Ｍ６Aと重なる第１領域Ｒ1と、第１の電源ストラップ配線Ｍ６Aと重ならない第２領域Ｒ2とを有している。また、第２の中間電源配線Ｍ５Bは、第２の電源ストラップ配線Ｍ６Bと重なる第３領域Ｒ3と、第２の電源ストラップ配線Ｍ６Bと重ならない第４領域Ｒ4とを有している。第２、第４領域Ｒ2、Ｒ4はそれぞれ、第１、第３領域Ｒ1、Ｒ3よりも、中心線Ｌの近くに位置している。また、第２、第４領域Ｒ2、Ｒ4の面積はそれぞれ、図４に示すように、第１、第３領域Ｒ1、Ｒ3の面積よりも小さく設定されている。
なお、Ｍ５配線層は、第１の電源ストラップ配線Ｍ６Aと第１の補助電源ストラップ配線Ｍ４Aとを電気的に接続する２本以上の第１の中間電源配線と、第２の電源ストラップ配線Ｍ６Bと第２の補助電源ストラップ配線Ｍ４Bとを電気的に接続する２本以上の第２の中間電源配線とを有していてもよい。このような構造の具体例については、図５を参照して後述する。
以下、第５層目のビアプラグＶ５を上位ビアプラグと呼び、第４層目のビアプラグＶ４を下位ビアプラグと呼ぶ。
上位ビアプラグＶ５は、第１の電源ストラップ配線Ｍ６Aと第１の中間電源配線Ｍ５Aとを電気的に接続する１つ以上の上位ビアプラグＶ５A1〜Ｖ５A3と、第２の電源ストラップ配線Ｍ６Bと第２の中間電源配線Ｍ５Bとを電気的に接続する１つ以上の上位ビアプラグＶ５B1〜Ｖ５B3を含んでいる。図４に示すように、前者の上位ビアプラグＶ５A1〜Ｖ５A3は、第１領域Ｒ1と重なるように配置され、後者の上位ビアプラグＶ５B1〜Ｖ５B3は、第３領域Ｒ3と重なるように配置されている。
また、下位ビアプラグＶ４は、第１の補助電源ストラップ配線Ｍ４Aと第１の中間電源配線Ｍ５Aとを電気的に接続する１つ以上の下位ビアプラグＶ４A1〜Ｖ４A6と、第２の補助電源ストラップ配線Ｍ４Bと第２の中間電源配線Ｍ５Bとを電気的に接続する１つ以上の下位ビアプラグＶ４B1〜Ｖ４B6を含んでいる。図４に示すように、前者の下位ビアプラグＶ４A1〜Ｖ４A6は、第２領域Ｒ2と重なるように配置され、後者の下位ビアプラグＶ４B1〜Ｖ４B6は、第４領域Ｒ4と重なるように配置されている。
本実施形態では、下位ビアプラグＶ４A1〜Ｖ４B6のすべてが、第２または第４領域Ｒ2、Ｒ4と重なっているが、下位ビアプラグＶ４A1〜Ｖ４B6のうちの一部のみが、第２または第４領域Ｒ2、Ｒ4と重なっていてもよい。例えば、１２個の下位ビアプラグＶ４A1〜Ｖ４B6のうち、６個が図４において第２または第４領域Ｒ2、Ｒ4内に位置し、残りの６個が図４において第１または第３領域Ｒ1、Ｒ3内に位置していてもよい。
本実施形態では、上位ビアプラグＶ５の厚さＨ5が、下位ビアプラグＶ４の厚さＨ4よりも厚く設定されている（図３参照）。また、上位ビアプラグＶ５の幅Ｐ1が、下位ビアプラグＶ４の幅Ｐ2よりも広く設定されており、その結果、各上位ビアプラグＶ５の面積Ｐ1 ２が、各下位ビアプラグＶ４の面積Ｐ2 ２よりも広くなっている。また、下位ビアプラグＶ４は、上位ビアプラグＶ５よりも、中心線Ｌの近くに配置されている。
なお、本実施形態では、Ｍ５配線層の配線の厚さＴ5が、Ｍ４配線層の配線の厚さＴ4よりも厚く設定されており（図３参照）、この設定に起因して、各上位ビアプラグＶ５の面積が、各下位ビアプラグＶ４の面積よりも広くなっている。
また、本実施形態では、上位ビアプラグＶ５のＸ方向の幅とＹ方向の幅は異なっていてもよく、同様に、下位ビアプラグＶ４のＸ方向の幅とＹ方向の幅は異なっていてもよい。
中間電源配線Ｍ５A、Ｍ５Bは、上位ビアプラグＶ５を、より中心線Ｌに近い下位ビアプラグＶ４に置き換える機能を有している。すなわち、中間電源配線Ｍ５A、Ｍ５Bは、電源ストラップ配線Ｍ６A、Ｍ６Bと補助電源ストラップ配線Ｍ４A、Ｍ４Bとを接続するためのビアプラグの位置を変換するビア位置変換配線として機能する。また、中間電源配線Ｍ５A、Ｍ５Bは、上位ビアプラグＶ５を、サイズ（面積、厚さ）の異なる下位ビアプラグＶ４に置き換える機能も有している。
次に、Ｍ１〜Ｍ３配線層について詳細に説明する。
Ｍ１配線層は、ＶＤＤ配線である複数本の第１の電源レール配線Ｍ１B、Ｍ１Dと、ＶＳＳ配線である複数本の第２の電源レール配線Ｍ１A、Ｍ１Cとを有している。図４では、１本の第１の補助電源ストラップ配線Ｍ４Aに対し、複数本の第１の電源レール配線Ｍ１B、Ｍ１Dが電気的に接続され、１本の第２の補助電源ストラップ配線Ｍ４Bに対し、複数本の第２の電源レール配線Ｍ１A、Ｍ１Cが電気的に接続されている。
第１、第２の電源レール配線Ｍ１A〜Ｍ１Dは、Ｘ方向に延びており、互いに隣接して配置されている。Ｍ１配線層では、第１の電源レール配線Ｍ１B、Ｍ１Dと第２の電源レール配線Ｍ１A、Ｍ１Cとが交互に配置されている。
第１、第２の中間電源配線Ｍ５A、Ｍ５Bはいずれも、図４に示すように、第１の電源レール配線Ｍ１B、Ｍ１Dとも第２の電源レール配線Ｍ１A、Ｍ１Cとも重ならない位置に配置されている。具体的には、中間電源配線Ｍ５A、Ｍ５Bは、図４において、互いに隣接する第１の電源レール配線Ｍ１Bと第２の電源レール配線Ｍ１Cとの間に配置されている。
第１、第２の電源レール配線Ｍ１A〜Ｍ１D間には、不図示のスタンダードセルやゲートアレイセルが配置されている。ＶＤＤ電位、ＶＳＳ電位はそれぞれ、第１、第２の電源レール配線Ｍ１A〜Ｍ１Dからこれらのセルに供給される。本実施形態では、チップ上にこれらのセルを配置する領域ごとに、図４に示す配線構造が繰り返し設けられている。
Ｍ３配線層は、ＶＤＤ配線である複数本の第１の電源配線Ｍ３B、Ｍ３Dと、ＶＳＳ配線である複数本の第２の電源配線Ｍ３A、Ｍ３Cとを有している。第１の電源配線Ｍ３B、Ｍ３Dは、第１の補助電源ストラップ配線Ｍ４Aと第１の電源レール配線Ｍ１B、Ｍ１Dとを電気的に接続している。また、第２の電源配線Ｍ３A、Ｍ３Cは、第２の補助電源ストラップ配線Ｍ４Bと第２の電源レール配線Ｍ１A、Ｍ１Cとを電気的に接続している。第１、第２の電源配線Ｍ３A〜Ｍ３Dは、Ｘ方向に延びており、第１、第２の電源レール配線Ｍ１A〜Ｍ１Dと１対１で対応している。
第１、第２の電源配線Ｍ３A、Ｍ３Cはいずれも、図４に示すように、第１、第２の補助電源ストラップ配線Ｍ４A、Ｍ４B間に位置する領域を含んでいる、具体的には、電源配線Ｍ３A、Ｍ３Cは、図４において、中心線Ｌを横切る位置に配置されている。
上述のように、各電源配線Ｍ３A〜Ｍ３Dは、１本の電源レール配線Ｍ１A〜Ｍ１Dと対応している。よって、電源配線Ｍ３A〜Ｍ３D間のＹ方向のピッチ（周期）は、図４に示すように、電源レール配線Ｍ１A〜Ｍ１D間のＹ方向のピッチ（周期）と一致している。
一方、各中間電源配線Ｍ５A、Ｍ５Bは、複数本の電源レール配線Ｍ１A〜Ｍ１Dと対応している。よって、本実施形態では、中間電源配線Ｍ５A、Ｍ５B間のＹ方向のピッチ（第１の中間電源配線Ｍ５Aと不図示の第１の中間電源配線との間のピッチや、第２の中間電源配線Ｍ５Bと不図示の第２の中間電源配線との間のピッチ）は、電源レール配線Ｍ１A〜Ｍ１D間のＹ方向のピッチの２倍以上に設定することができる。このような構造の具体例については、図５を参照して後述する。
なお、Ｍ３配線層の電源配線に関する以上の説明は、Ｍ２配線層の電源配線にも同様に当てはまる。
Ｍ１〜Ｍ６配線層において、電源配線やセルが存在しない場所は、信号配線用に使用することができる。本実施形態では、Ｍ１、Ｍ３、Ｍ５配線層内の信号配線は、Ｘ方向が優先配線方向となっており、Ｍ２、Ｍ４、Ｍ６配線層内の信号配線は、Ｙ方向が優先配線方向となっている。
本実施形態の半導体集積回路は、Ｍ７以上の配線層を有していてもよい。この場合、本実施形態の半導体集積回路はさらに、Ｍ７配線層内に、Ｘ方向に延びる第１、第２の上位電源ストラップ配線を備えていてもよい。これにより、電源供給機能をさらに強化することが可能となる。第１、第２の上位電源ストラップ配線の具体例については、図５や図６を参照して後述する。
本実施形態では、Ｍ６以上の配線層は、チップ上の広い領域に電力を供給するのに適した厚膜配線層となっている。図３では、Ｍ６配線層の厚さＴ6が、Ｍ１〜Ｍ５配線層の厚さＴ1〜Ｔ5よりも厚く設定されている。Ｍ６配線層が厚膜であることで、第１、第２の電源ストラップ配線Ｍ６A、Ｍ６Bのシート抵抗は低くなっている。また、Ｍ６配線層内の電源配線の配線幅や配線間隔は、全般的に、Ｍ１〜Ｍ５配線層内の電源配線の配線幅や配線間隔よりも広く設定されている。また、上位ビアプラグＶ５間の最小間隔は、下位ビアプラグＶ４間の最小間隔よりも大きくなっている。
（３）図５、図６に示す構造の説明
図５は、第２実施形態の半導体集積回路の構造を示す別の平面図である。図５は、図３や図４よりも広い領域を示している。
図６は、第２実施形態の半導体集積回路の構造を示す別の斜視図である。図６は、図５の一部の領域を示している。
以下、図５に示す構造について説明する。図５に示す電源配線間の三次元的な位置関係を確認したい場合には、図６を参照されたい。
図５は、Ｍ１、Ｍ４、Ｍ５、Ｍ６配線層の電源配線に加えて、Ｍ６配線層の上位のＭ７配線層の電源配線を示している。図５では、作図の便宜上、Ｍ２、Ｍ３配線層やビアプラグＶ１〜Ｖ５の図示が省略されている。図５ではさらに、Ｍ６、Ｍ７配線層の電源配線同士を電気的に接続する第６層目のビアプラグＶ６の図示が省略されている。
Ｍ５配線層は、ＶＤＤ配線である複数本の第１の中間電源配線Ｍ５A、Ｍ５C、Ｍ５Eと、ＶＳＳ配線である複数本の第２の中間電源配線Ｍ５B、Ｍ５D、Ｍ５Fとを有している。前者の配線Ｍ５A、Ｍ５C、Ｍ５Eは、第１の電源ストラップ配線Ｍ６Aと第１の補助電源ストラップ配線Ｍ４Aとを電気的に接続しており、後者の配線Ｍ５B、Ｍ５D、Ｍ５Fは、第２の電源ストラップ配線Ｍ６Bと第２の補助電源ストラップ配線Ｍ４Bとを電気的に接続している。
図５に示すように、第１の中間電源配線Ｍ５A、Ｍ５C、Ｍ５Eは、Ｙ方向に沿って周期的に配置されている。符号α1は、第１の中間電源配線Ｍ５A、Ｍ５C、Ｍ５E間のＹ方向の周期を示す。同様に、第２の中間電源配線Ｍ５B、Ｍ５D、Ｍ５Fは、Ｙ方向に沿って周期的に配置されている。符号α2は、第２の中間電源配線Ｍ５B、Ｍ５D、Ｍ５F間のＹ方向の周期を示す。α1とα2は、本実施形態では同じ値に設定されているが、異なる値に設定されていてもよい。
Ｍ１配線層は、ＶＤＤ配線である複数本の第１の電源レール配線Ｍ１B、Ｍ１D、Ｍ１F、Ｍ１Hと、ＶＳＳ配線である複数本の第２の電源レール配線Ｍ１A、Ｍ１C、Ｍ１E、Ｍ１G、Ｍ１Iとを有している。前者の配線Ｍ１B、Ｍ１D、Ｍ１F、Ｍ１Hは、第１の補助電源ストラップ配線Ｍ４Aに電気的に接続されており、後者の配線Ｍ１A、Ｍ１C、Ｍ１E、Ｍ１G、Ｍ１Iは、第２の補助電源ストラップ配線Ｍ４Bに電気的に接続されている。これらの配線Ｍ１A〜Ｍ１IはＸ方向に延びており、第１の電源レール配線と第２の電源レール配線とが交互に配置されている。
図５に示すように、第１の電源レール配線Ｍ１B、Ｍ１D、Ｍ１F、Ｍ１Hは、Ｙ方向に沿って周期的に配置されている。符号β1は、これら第１の電源レール配線間のＹ方向の周期を示す。同様に、第２の電源レール配線Ｍ１A、Ｍ１C、Ｍ１E、Ｍ１G、Ｍ１Iは、Ｙ方向に沿って周期的に配置されている。符号β2は、これら第２の電源レール配線間のＹ方向の周期を示す。β1とβ2は、本実施形態では同じ値に設定されているが、異なる値に設定されていてもよい。
Ｍ７配線層は、ＶＤＤ配線である複数本の第１の上位電源ストラップ配線Ｍ７A、Ｍ７Cと、ＶＳＳ配線である複数本の第２の上位電源ストラップ配線Ｍ７B、Ｍ７Dとを有している。前者の配線Ｍ７A、Ｍ７Cは、第１の電源ストラップ配線Ｍ６Aに電気的に接続されており、後者の配線Ｍ７B、Ｍ７Dは、第２の電源ストラップ配線Ｍ６Bに電気的に接続されている。これらの配線Ｍ７A〜Ｍ７DはＸ方向に延びており、第１の上位電源ストラップ配線と第２の上位電源ストラップ配線とが交互に配置されている。
図５に示すように、第１の上位電源ストラップ配線Ｍ７A、Ｍ７Cは、Ｙ方向に沿って周期的に配置されている。符号γ1は、これら第１の上位電源ストラップ配線間のＹ方向の周期を示す。同様に、第２の上位電源ストラップ配線Ｍ７B、Ｍ７Dは、Ｙ方向に沿って周期的に配置されている。符号γ2は、これら第２の上位電源ストラップ配線間のＹ方向の周期を示す。γ1とγ2は、本実施形態では同じ値に設定されているが、異なる値に設定されていてもよい。
本実施形態では、第１の中間電源配線Ｍ５A、Ｍ５C、Ｍ５E間の周期α1は、第１の電源レール配線Ｍ１B、Ｍ１D、Ｍ１F、Ｍ１H間の周期β1よりも広く設定されており、かつ、第１の上位電源ストラップ配線Ｍ７A、Ｍ７C間の周期γ1よりも狭く設定されている（β1＜α1＜γ1）。
また、本実施形態では、第２の中間電源配線Ｍ５B、Ｍ５D、Ｍ５F間の周期α2は、第２の電源レール配線Ｍ１A、Ｍ１C、Ｍ１E、Ｍ１G、Ｍ１I間の周期β2よりも広く設定されており、かつ、第２の上位電源ストラップ配線Ｍ７B、Ｍ７D間の周期γ2よりも狭く設定されている（β2＜α2＜γ2）。
なお、本実施形態では、中間電源配線、電源レール配線、上位電源ストラップ配線が周期的に配置されているが、本実施形態の半導体集積回路は、これらの配線が周期的に配置された周期領域と、これらの配線が非周期的に配置された非周期領域の両方を含んでいてもよい。この場合、上記のβ1＜α1＜γ1、β2＜α2＜γ2の関係は、この周期領域内で設定することが可能である。
（４）第２実施形態の半導体集積回路の利点
最後に、図３から図６を参照し、第２実施形態の半導体集積回路の利点について詳細に説明する。
本実施形態では、電源ストラップ配線Ｍ６A、Ｍ６Bの配線幅Ｗ1や配線間隔Ｄ1が、広く設定されている。理由は、Ｍ６配線層の厚さＴ6が厚いため、デザインルールの関係上、これらの配線Ｍ６A、Ｍ６Bは粗く加工せざるを得ないからである。
一方、本実施形態では、補助電源ストラップ配線Ｍ４A、Ｍ４Bの配線幅Ｗ2、配線間隔Ｄ2がそれぞれ、配線幅Ｗ1、配線間隔Ｄ1よりも狭く設定されている。理由は、Ｍ４配線層の厚さＴ4が厚さＴ6よりも薄いため、これらの配線Ｍ４A、Ｍ４Bは細かく加工することが可能であるからである。
ここで、配線幅Ｗ2や配線間隔Ｄ2を狭く設定する利点について、図７を参照して説明する。図７は、第２実施形態におけるＭ４電源配線の配置方法について説明するための平面図である。
図７(ａ)は、配線間隔Ｄ2が広く設定された第１、第２の補助電源ストラップ配線Ｍ４A、Ｍ４Bを示す。符号Ｓは、補助電源ストラップ配線Ｍ４A、Ｍ４Bに近すぎるため、信号配線を配置できない領域を示す。また、符号Ｗは、領域ＳのＸ方向の幅を示す。図７(ａ)の場合、補助電源ストラップ配線Ｍ４A、Ｍ４Bの内部と、４つの領域Ｓの内部には、信号配線を配置することができない。
図７(ｂ)は、配線間隔Ｄ2が狭く設定された第１、第２の補助電源ストラップ配線Ｍ４A、Ｍ４Bを示す。図７(ｂ)では、配線間隔Ｄ2が、幅Ｗの２倍よりも狭く設定されており、補助電源ストラップ配線Ｍ４A、Ｍ４B間の２つの領域Ｓが結合されて、それらの合計面積よりも狭い領域Ｓ’となっている（Ｓ’＜２×Ｓ）。
その結果、図７(ａ)で信号配線を配置できない領域が４×Ｓであるのに対し、図７(ｂ)で信号配線を配置できない領域は２×Ｓ＋Ｓ’となり、４×Ｓよりも狭くなっている。よって、図７(ｂ)の場合には、図７(ａ)の場合に比べ、信号配線を配置可能な面積が広くなっている。なお、信号配線を配置可能な面積は、補助電源ストラップ配線Ｍ４A、Ｍ４Bの配線幅Ｗ2を狭くすることでも広げることができる。
このように、本実施形態によれば、補助電源ストラップ配線Ｍ４A、Ｍ４Bの配線幅Ｗ2や配線間隔Ｄ2を狭くすることで、信号配線を設置可能な面積を広げることが可能となる。
本実施形態では、配線幅Ｗ2、配線間隔Ｄ2がそれぞれ配線幅Ｗ1、配線間隔Ｄ1よりも狭いため、図４に示すように、電源ストラップ配線Ｍ６A、Ｍ６Bと補助電源ストラップ配線Ｍ４A、Ｍ４Bとが互いにずらして配置されている。
そのため、本実施形態の第１の中間電源配線Ｍ５Aは、互いにずれた配線Ｍ６Aと配線Ｍ４Aとを接続するため、第１の電源ストラップ配線Ｍ６Aと重なる第１領域Ｒ1と、第１の電源ストラップ配線Ｍ６Aと重ならない第２領域Ｒ2とを有している（図４参照）。これにより、第１領域Ｒ1を利用して配線Ｍ６Aと配線Ｍ５Aとを接続すると共に、第２領域Ｒ2を利用して配線Ｍ４Aと配線Ｍ５Aとを接続することが可能となる。
同様に、本実施形態の第２の中間電源配線Ｍ５Bは、配線Ｍ６Bと配線Ｍ４Bとを接続するため、第２の電源ストラップ配線Ｍ６Bと重なる第３領域Ｒ3と、第２の電源ストラップ配線Ｍ６Bと重ならない第４領域Ｒ4とを有している（図４参照）。これにより、第３領域Ｒ3を利用して配線Ｍ６Bと配線Ｍ５Bとを接続すると共に、第４領域Ｒ4を利用して配線Ｍ４Bと配線Ｍ５Bとを接続することが可能となる。
また、本実施形態では、上記のような電源ストラップ配線Ｍ６A、Ｍ６Bと中間電源配線Ｍ５A、Ｍ５Bとを接続するため、上位ビアプラグＶ５が、第１または第３領域Ｒ1、Ｒ3と重なるように配置されている。
また、本実施形態では、上記のような補助電源ストラップ配線Ｍ４A、Ｍ４Bと中間電源配線Ｍ５A、Ｍ５Bとを接続するため、下位ビアプラグＶ４のうちの少なくとも一部が、第２または第４領域Ｒ2、Ｒ4と重なるように配置されている。
本実施形態では、図４の中間電源配線Ｍ５A、Ｍ５Bは、Ｘ方向に延びており、かつ、同一直線上に配置されている。このような構成には、例えば、配線Ｍ５A、Ｍ５BがＹ方向に延びている場合や、配線Ｍ５A、Ｍ５Bが別々の直線上に配置されている場合に比べて、Ｍ５配線層内における信号配線を配置可能な領域を広く確保しやすいという利点がある。また、本実施形態では、図５の中間電源配線Ｍ５C、Ｍ５Dも同一直線上に配置されており、さらには、図５の中間電源配線Ｍ５E、Ｍ５Fも同一直線上に配置されている。
本実施形態では、図５に示すように、第１の中間電源配線間の周期α1が、第１の電源レール配線間の周期β1よりも広く設定され、第２の中間電源配線間の周期α2が、第２の電源レール配線間の周期β2よりも広く設定されている。よって、本実施形態によれば、周期α1、α2を広くとり中間電源配線Ｍ５A〜Ｍ５Fの本数を減らすことで、Ｍ５配線層内における信号配線を配置可能な領域を広く確保することが可能となる。
また、本実施形態では、図５に示すように、第１の中間電源配線間の周期α1が、第１の上位電源ストラップ配線間の周期γ1よりも狭く設定され、第２の中間電源配線間の周期α2が、第２の上位電源ストラップ配線間の周期γ2よりも狭く設定されている。よって、本実施形態によれば、周期α1、α2を周期γ1、γ2よりも狭くして、中間電源配線Ｍ５A〜Ｍ５Fの本数を上位電源ストラップ配線Ｍ７A〜Ｍ７Dの本数よりも多くすることで、中間電源配線Ｍ５A〜Ｍ５Fの本数が足りずに過大な電源電圧降下が生じてしまう事態を抑制することが可能となる。
本実施形態によれば、以上のような構成により、電源配線用に使用される領域を減少させ、信号配線用に使用可能な配線トラックを増加させることが可能となる。よって、本実施形態によれば、信号配線の配線混雑を緩和し、信号配線の配線性を向上させることが可能となる。これにより、例えば、チップ面積増大によるコスト増加、電源配線迂回のための信号配線の配線長増大、タイミング制御の精度悪化、セル面積の増加、消費電力の増大などを抑制可能になると期待できる。
なお、本実施形態では、電源ストラップ配線Ｍ６A、Ｍ６Bと補助電源ストラップ配線Ｍ４A、Ｍ４Bとを互いにずらさない配置を採用することも可能である。この場合、本実施形態では例えば、上記のβ1＜α1＜γ1、β2＜α2＜γ2の関係が成り立つ構造を採用することなどにより、信号配線用に使用可能な配線トラックを増加させることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な回路は、その他の様々な形態で実施することができる。また、本明細書で説明した回路の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
Ｍ１〜Ｍ７：電源配線、Ｖ１〜Ｖ６：ビアプラグ

Claims (6)

  1. 第１配線層に配置され、第１方向に延びている１本以上の電源ストラップ配線と、
    前記第１配線層よりも下位の第２配線層に配置され、前記第１方向に延びている１本以上の補助電源ストラップ配線と、
    前記第１配線層と前記第２配線層との間の第３配線層に配置された複数本の中間電源配線であって、前記中間電源配線の各々は、前記電源ストラップ配線のうちのいずれか１本と前記補助電源ストラップ配線のうちのいずれか１本とを電気的に接続する、複数本の中間電源配線と、
    前記第２配線層よりも下位の第４配線層に配置され、前記第１方向に垂直な第２方向に延びており、前記補助電源ストラップ配線と電気的に接続されている複数本の電源レール配線と、
    前記第１配線層よりも上位の第５配線層に配置され、前記第２方向に延びており、前記電源ストラップ配線と電気的に接続されている複数本の上位電源ストラップ配線と、
    前記電源ストラップ配線と前記中間電源配線とを電気的に接続する複数の第１のビアプラグと、
    前記補助電源ストラップ配線と前記中間電源配線とを電気的に接続する複数の第２のビアプラグとを備え、
    前記中間電源配線間の前記第１方向の周期は、前記電源レール配線間の前記第１方向の周期よりも広く、かつ前記上位電源ストラップ配線間の前記第１方向の周期よりも狭く、
    前記第２のビアプラグの面積および厚さの少なくともいずれかは、前記第１のビアプラグの面積および厚さと異なり、
    前記電源ストラップ配線は、第１および第２の電源ストラップ配線を含み、
    前記補助電源ストラップ配線は、第１および第２の補助電源ストラップ配線を含み、
    前記中間電源配線は、前記第１の電源ストラップ配線と前記第１の補助電源ストラップ配線とを電気的に接続する複数本の第１の中間電源配線と、前記第２の電源ストラップ配線と前記第２の補助電源ストラップ配線とを電気的に接続する複数本の第２の中間電源配線とを含み、
    前記第１および第２の中間電源配線は、同一直線上に配置されており、
    前記第１の中間電源配線は、前記第１の電源ストラップ配線と重なる第１領域と、前記第１の電源ストラップ配線と重ならない第２領域とを有し、
    前記第２の中間電源配線は、前記第２の電源ストラップ配線と重なる第３領域と、前記第２の電源ストラップ配線と重ならない第４領域とを有する、
    半導体集積回路。
  2. 第１配線層に配置され、第１方向に延びている１本以上の電源ストラップ配線と、
    前記第１配線層よりも下位の第２配線層に配置され、前記第１方向に延びている１本以上の補助電源ストラップ配線と、
    前記第１配線層と前記第２配線層との間の第３配線層に配置された複数本の中間電源配線であって、前記中間電源配線の各々は、前記電源ストラップ配線のうちのいずれか１本と前記補助電源ストラップ配線のうちのいずれか１本とを電気的に接続する、複数本の中間電源配線と、
    前記第２配線層よりも下位の第４配線層に配置され、前記第１方向に垂直な第２方向に延びており、前記補助電源ストラップ配線と電気的に接続されている複数本の電源レール配線と、
    前記第１配線層よりも上位の第５配線層に配置され、前記第２方向に延びており、前記電源ストラップ配線と電気的に接続されている複数本の上位電源ストラップ配線とを備え、
    前記中間電源配線間の前記第１方向の周期は、前記電源レール配線間の前記第１方向の周期よりも広く、かつ前記上位電源ストラップ配線間の前記第１方向の周期よりも狭い、半導体集積回路。
  3. 前記電源ストラップ配線と前記中間電源配線とを電気的に接続する複数の第１のビアプラグと、
    前記補助電源ストラップ配線と前記中間電源配線とを電気的に接続する複数の第２のビアプラグとをさらに備え、
    前記第２のビアプラグの面積および厚さの少なくともいずれかは、前記第１のビアプラグの面積および厚さと異なる、請求項２に記載の半導体集積回路。
  4. 前記電源ストラップ配線は、第１および第２の電源ストラップ配線を含み、
    前記補助電源ストラップ配線は、第１および第２の補助電源ストラップ配線を含み、
    前記中間電源配線は、前記第１の電源ストラップ配線と前記第１の補助電源ストラップ配線とを電気的に接続する複数本の第１の中間電源配線と、前記第２の電源ストラップ配線と前記第２の補助電源ストラップ配線とを電気的に接続する複数本の第２の中間電源配線とを含む、請求項２または３に記載の半導体集積装置。
  5. 前記第１および第２の中間電源配線は、同一直線上に配置されている、請求項４に記載の半導体集積回路。
  6. 前記第１の中間電源配線は、前記第１の電源ストラップ配線と重なる第１領域と、前記第１の電源ストラップ配線と重ならない第２領域とを有し、
    前記第２の中間電源配線は、前記第２の電源ストラップ配線と重なる第３領域と、前記第２の電源ストラップ配線と重ならない第４領域とを有する、
    請求項４または５に記載の半導体集積回路。
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