JP2014167731A - 電源回路 - Google Patents

Abstract

【課題】製造時の素子ばらつきの影響を受けにくく、回路面積を増やさずに消費電流を抑制可能とする。
【解決手段】電源回路１は、ＣＭＯＳインバータを含むアンプを有する負荷回路に供給される出力電圧を生成するとともに、この出力電圧と負荷回路に供給されるべき所定の設定電圧との電圧差に応じて第１電流経路に流れる電流と第２電流経路に流れる電流とを生成するブリッジ回路と、入力電源電圧を用いて、第１電流経路に流れる電流と第２電流経路に流れる電流との差分誤差電流に応じて負荷回路への第３電流経路に流れる電流を生成する電流−電流変換部と、を備える。設定電圧は、正常動作可能なアンプの最小のトランスコンダクタンスが得られるように負荷回路に供給される電圧である。
【選択図】図１

Description

本発明の実施形態は、負荷回路を駆動する電源回路に関する。

水晶発振回路を内蔵する時計回路は、通常状態ではＡＣ電源で駆動され、スリープ状態ではコンデンサの充電電荷を利用して駆動される。

この種の時計回路は、水晶発振回路の消費電流が大きいため、できるだけその消費電流を抑制する必要がある。定電流制御回路によって、水晶発振回路の消費電流を制限する手法も考えられるが、電源回路の出力電圧を分圧するために高抵抗の抵抗器が必要となり、回路面積が増大するなどの問題がある。

米国特許公報第７，７０１，３０１号公報 米国特許公報第７，５５４，３１２号公報

本発明は、製造時の素子ばらつきの影響を受けにくく、回路面積を増やさずに消費電流を抑制可能な電源回路を提供するものである。

本実施形態によれば、ＣＭＯＳインバータを含むアンプを有する負荷回路に供給される出力電圧を生成するとともに、この出力電圧と前記負荷回路に供給されるべき所定の設定電圧との電圧差に応じて第１電流経路に流れる電流と第２電流経路に流れる電流とを生成するブリッジ回路と、
入力電源電圧を用いて、前記第１電流経路に流れる電流と前記第２電流経路に流れる電流との差分誤差電流に応じて前記負荷回路への第３電流経路に流れる電流を生成する電流−電流変換部と、を備え、
前記設定電圧は、正常動作可能な前記アンプの最小のトランスコンダクタンスが得られるように前記負荷回路に供給される電圧であることを特徴とする電源回路が提供される。

第１の実施形態に係る電源回路１の回路図。 トランジスタＮ１のゲート電圧によって電流Ｉ１とＩ２が変化する様子を示すグラフ。 第２の実施形態に係る電源回路１の回路図。 第３の実施形態に係る電源回路１の回路図。 第４の実施形態に係る電源回路１の回路図。 第５の実施形態に係る電源回路１の回路図。

以下、図面を参照しながら本発明の実施形態を説明する。

（第１の実施形態）
図１は第１の実施形態に係る電源回路１の回路図である。図１の電源回路１は、ＣＭＯＳインバータを有する負荷回路２を駆動するためのものであり、ブリッジ回路３と、電流−電流変換部４とを備えている。

ブリッジ回路３は、ＣＭＯＳインバータを含むアンプ５を有する負荷回路２に供給される出力電圧ＶＲＥＧＯＵＴを生成するとともに、この出力電圧と負荷回路２に供給されるべき所定の設定電圧との電圧差に応じて第１電流経路６に流れる電流Ｉ２と第２電流経路７に流れる電流Ｉ１’とを生成する。

電流−電流変換部４は、入力電源電圧ＡＶＤＤに基づいて、第１電流経路６の電流Ｉ２と第２電流経路７の電流Ｉ１’との差分誤差電流に応じて負荷回路２への第３電流経路８に流れる電流を生成する。

ブリッジ回路３は、出力電圧ＶＲＥＧＯＵＴに設定される第１ノード９と、基準電圧（例えば接地電圧ＡＶＳＳ）に設定される第２ノード１０との間に直列接続されるダイオード接続されたＰＭＯＳトランジスタ（第１ＭＯＳトランジスタ）Ｐ１、抵抗（第１インピーダンス素子）Ｒ１、およびダイオード接続されたＮＭＯＳトランジスタ（第２ＭＯＳトランジスタ）Ｎ１を有する。以下では、抵抗Ｒ１の抵抗値をＲ１とする。

また、ブリッジ回路３は、ＰＭＯＳトランジスタＰ１と抵抗Ｒ１との接続ノードの電圧に応じて第１電流経路６の電流を制御するＮＭＯＳトランジスタ（第３ＭＯＳトランジスタ）Ｎ２を有する。

また、ブリッジ回路３は、第１ノード９と第２ノード１０との間に直列接続されるＰＭＯＳトランジスタ（第４ＭＯＳトランジスタ）Ｐ２およびＮＭＯＳトランジスタ（第５ＭＯＳトランジスタ）Ｎ３を有する。

また、ブリッジ回路３は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ３との接続ノードの電圧に応じて第２電流経路７の電流を制御するＰＭＯＳトランジスタ（第６ＭＯＳトランジスタ）Ｎ４を有する。

ＰＭＯＳトランジスタＰ１、Ｐ２はカレントミラー回路を構成し、ＮＭＯＳトランジスタＮ３、Ｎ４もカレントミラー回路を構成している。よって、ＮＭＯＳトランジスタＮ４のドレインに接続された第２電流経路７には、ＰＭＯＳトランジスタＰ１のドレイン電流Ｉ１に、これら２つのカレントミラー回路のミラー比を乗じた電流Ｉ１’が流れる。すなわち、電流Ｉ１と電流Ｉ１’は互いに相関する電流である。

電流−電流変換部４は、第１電流経路６上に接続される第１アクティブ負荷Ｐ３と、第２電流経路７上に接続される第２アクティブ負荷Ｐ４と、第２アクティブ負荷Ｐ４の両端電圧に応じた電流を第３電流経路８に流す出力トランジスタＰ５とを有する。なお、電流−電流変換部４の具体的な構成は、図１に示したものに限定されない。

第１アクティブ負荷Ｐ３は、ダイオード接続されたＰＭＯＳトランジスタＰ３を有する。このＰＭＯＳトランジスタＰ３のソースには入力電源電圧ＡＶＤＤが印可され、ドレインはＮＭＯＳトランジスタＮ２に接続されている。

第２アクティブ負荷Ｐ４は、ＰＭＯＳトランジスタＰ３とカレントミラー回路を構成するＰＭＯＳトランジスタＰ４を有する。このＰＭＯＳトランジスタＰ４のゲートはＰＭＯＳトランジスタＰ３のドレインに接続され、ＰＭＯＳトランジスタＰ４のソースには入力電源電圧ＡＶＤＤが印可され、ドレインはＮＭＯＳトランジスタＮ４に接続されている。

出力トランジスタＰ５は、ＰＭＯＳトランジスタＰ５であり、そのゲートはＰＭＯＳトランジスタＰ４のドレインに接続され、ＰＭＯＳトランジスタＰ５のソースには入力電源電圧ＡＶＤＤが印可され、ドレインは出力電圧ＶＲＥＧＯＵＴを出力する第１ノード９に接続されている。

負荷回路２は、例えば、ＣＭＯＳインバータを有するアンプ５と、水晶発振回路１１とを有する。アンプ５は、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタＰＬＤ１およびＮＭＯＳトランジスタＮＬＤ１と、抵抗として作用するＰＭＯＳトランジスタＰＬＤ２とを有する。

なお、負荷回路２の具体的な構成は、図１に示したものに限定されないが、負荷回路２内には少なくともＣＭＯＳインバータを含むアンプ５が設けられる。

ブリッジ回路３内のＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２はそれぞれ、負荷回路２のＣＭＯＳインバータを構成するＰＭＯＳトランジスタＰＬＤ１とＮＭＯＳトランジスタＮＬＤ１のそれぞれと対称性を持たせている。より具体的には、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２の製造プロセスと、ＰＭＯＳトランジスタＰＬＤ１とＮＭＯＳトランジスタＮＬＤ１の製造プロセスとは共通化されており、各トランジスタの電気特性も同じか、比例させている。すなわち、ＰＭＯＳトランジスタＰ１のＷ／ＬとＰＭＯＳトランジスタＰＬＤ１のＷ／Ｌとの比は、ＮＭＯＳトランジスタＮ２のＷ／ＬとＮＭＯＳトランジスタＮＬＤ１のＷ／Ｌとの比と等しくされている。ここで、Ｗはゲート幅、Ｌはゲート長である。

このようにすることで、負荷回路２内のＣＭＯＳインバータを含むアンプ５に流れる電流を、ブリッジ回路３内を流れる電流で調整可能となる。

負荷回路２内のＣＭＯＳインバータを構成するＰＭＯＳトランジスタＰＬＤ１とＮＭＯＳトランジスタＮＬＤ１の電気特性により、ＣＭＯＳインバータを含むアンプ５のトランスコンダクタンスｇｍが設定され、これにより、アンプ５が正常動作可能な最低のｇｍを得るために負荷回路２に供給すべき設定電圧と、負荷回路２に流すべき設定電流が決まる。そして、ブリッジ回路３と電流−電流変換部４は、ブリッジ回路３の出力電圧ＶＲＥＧＯＵＴが設定電圧と等しくなり、かつ負荷回路２に流れる電流が設定電流となるように、帰還制御を行う。

電流−電流変換部４は、ブリッジ回路３の出力電圧ＶＲＥＧＯＵＴと上述した設定電圧との誤差に応じた差動誤差電流に基づいて、負荷回路２に流れる電流を帰還制御し、最終的には、ブリッジ回路３の出力電圧が設定電圧に一致して、負荷回路２に設定電流が流れるような帰還制御を行う。

ブリッジ回路３内のＮＭＯＳトランジスタＮ１のβN1＝Ｗ／Ｌと、ＮＭＯＳトランジスタＮ２のβN2＝Ｗ／Ｌは比例関係にあり、βN2＞βN1である。

ＮＭＯＳトランジスタＮ１のドレイン電流Ｉ１とＮＭＯＳトランジスタＮ２のドレイン電流Ｉ２との大小関係は、出力電圧ＶＲＥＧＯＵＴの大きさによって変化する。より具体的には、電流Ｉ１が小さいうちは、抵抗Ｒ１による電圧降下も小さいため、ＮＭＯＳトランジスタＮ２のゲート電圧は低くなり、ＮＭＯＳトランジスタＮ２の電流Ｉ２は電流Ｉ１よりも小さくなる。次第に電流Ｉ１が大きくなると、ＮＭＯＳトランジスタＮ２のゲート電圧も徐々に大きくなり、やがて、電流Ｉ２が電流Ｉ１を上回るようになる。

図２はトランジスタＮ１のゲート電圧によって電流Ｉ１とＩ２が変化する様子を示すグラフであり、横軸はトランジスタＮ１のゲート電圧Ｖg_N1、縦軸はドレイン電流である。図示のように、電流Ｉ１とＩ２は、トランジスタＮ１のゲート電圧が所定電圧になったときに交差する。この交差する点の電流が負荷回路２に供給されるべき設定電流であり、このときの出力電圧ＶＲＥＧＯＵＴが負荷回路２に供給されるべき設定電圧である。

よって、ブリッジ回路３と電流−電流変換部４は、出力電圧ＶＲＥＧＯＵＴが設定電圧とずれている場合には、そのずれに応じた差分誤差電流に応じた電流を、第３電流経路８を介して負荷回路２に供給することで、出力電圧ＶＲＥＧＯＵＴを設定電圧に一致させ、かつ負荷回路２に流れる電流を設定電流に一致させる帰還制御を行う。

電流Ｉ１とＩ２が等しくなる電流値は、以下の（１）式で表される。

ここで、Ｋは以下の（２）式で表される。

また、ＮＭＯＳトランジスタＮ２のトランスコンダクタンスｇｍは、以下の（３）式で表される。

ここで、Ｋ＝４とすると、（１）式と（３）式より、ｇｍ＝１／Ｒ１となり、ｇｍはＮＭＯＳトランジスタＮ２の特性のプロセス変動などの影響を受けないことがわかる。

（１）式からわかるように、電流Ｉ１とＩ２の交差点の位置は、抵抗Ｒ１の抵抗値と、ＮＭＯＳトランジスタＮ１、Ｎ２のＷ／Ｌの比で定まる。また、出力電圧ＶＲＥＧＯＵＴは、トランジスタＰ１、Ｎ１の閾値電圧ＶthおよびＷ／Ｌ、トランジスタＮ１、Ｎ２のＷ／Ｌの比、抵抗Ｒ１の抵抗値とで定まる。

次に、図１の電源回路１内のブリッジ回路３と電流−電流変換部４の動作を詳述する。ブリッジ回路３内のＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ３は、いずれもダイオードとして作用する。また、電流−電流変換部４内のＰＭＯＳトランジスタＰ３とＰ４は、アクティブ負荷として作用する。

出力電圧ＶＲＥＧＯＵＴが設定電圧よりも低い場合は、電流Ｉ１も小さいため、抵抗Ｒ１の電圧降下も小さくて、ＮＭＯＳトランジスタＮ２のゲート電圧も低くなり、図２に示すようにＩ１＞Ｉ２になる。

ＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ３、Ｎ４はカレントミラー回路を構成するため、トランジスタＰ２、Ｎ３、Ｎ４には、ＰＭＯＳトランジスタＰ１を流れる電流Ｉ１に比例する電流がそれぞれ流れる。図２では、ＮＭＯＳトランジスタＮ４を流れる電流をＩ１’としている。ここで、比例するとは、電流Ｉ１に、カレントミラー回路のミラー比を乗じた電流が流れることを意味する。

一方、ＰＭＯＳトランジスタＰ３、Ｐ４もカレントミラー回路を構成するため、ＰＭＯＳトランジスタＰ３に電流Ｉ２が流れるとすると、ＰＭＯＳトランジスタＰ４には、電流Ｉ２にミラー比αを乗じた電流αＩ２が流れようとする。ＰＭＯＳトランジスタＰ４は、アクティブ負荷として作用するものであり、また、ＰＭＯＳトランジスタＰ４に直列接続されたＮＭＯＳトランジスタＮ４には、電流Ｉ１’が流れる。従って、ＰＭＯＳトランジスタＰ４のソース−ドレイン間には、電流αＩ２と電流Ｉ１’との差分誤差電流（αＩ２−Ｉ１’）に応じた電圧降下が生じる。この電圧降下分だけ、ＰＭＯＳトランジスタＰ５のゲート電圧が変化し、これに応じて、ＰＭＯＳトランジスタＰ５のドレインから負荷回路２に供給される第３電流経路８上の電流が変化する。

上述した差分誤差電流が大きいほど、ＰＭＯＳトランジスタＰ５のゲート電圧の変化分も大きくなり、それに応じて、第３電流経路８を流れる電流も大きく変化する。

このような動作によって、差分誤差電流がゼロになる（電流αＩ２と電流Ｉ１’が一致する）ような帰還制御が行われ、結果として、負荷回路２を流れる電流が設定電流になり、かつ負荷回路２に供給される出力電圧ＶＲＥＧＯＵＴが設定電圧になるような帰還制御が行われる。

このように、第１の実施形態では、負荷回路２内のＣＭＯＳインバータを含むアンプ５が正常動作可能な最低のトランスコンダクタンスｇｍを得るのに必要な設定電圧を出力電圧ＶＲＥＧＯＵＴとして負荷回路２に与えるような帰還制御を行うため、負荷回路２に理想的な設定電流を流すことができ、消費電流を削減できる。

このような帰還制御を実現するために、本実施形態では、ブリッジ回路３内に第１および第２電流経路７を設けて、電流−電流変換部４内で差分誤差電流を検出し、この差分誤差電流に応じた電流を第３電流経路８を介して負荷回路２に供給するようにしたため、簡易な回路で、負荷回路２に流れる電流が理想的な設定電流になるように帰還制御を行うことができる。特に、本実施形態に係る電源回路は、出力電圧を分圧する必要がなく、ブリッジ回路３と電流−電流変換部４だけで帰還制御を行うため、回路面積を大幅に縮小できる。

（第２の実施形態）
上述した第１の実施形態では、図２のグラフで、電流Ｉ１とＩ２が交差する点を負荷回路２の設定電流として、負荷回路２を流れる電流の帰還制御を行っていた。ところが、上述した（１）式では、電流Ｉ１、Ｉ２が抵抗Ｒ１の抵抗値の２乗に反比例しており、抵抗値のばらつきによって負荷回路２の消費電流の変動が大きくなる。

消費電流の変動を抑制するには、ＮＭＯＳトランジスタＮ１、Ｎ２を弱反転領域で動作させるのが望ましい。この場合、電流Ｉ１とＩ２が等しいとすると、以下の（４）式の関係が成り立つ。

ここで、ｑは電子の電荷、ｋはボルツマン定数、Ｔは絶対温度である。

（４）式から明らかなように、ＮＭＯＳトランジスタＮ１、Ｎ２を弱反転領域で動作させると、電流Ｉ１、Ｉ２は抵抗Ｒ１の抵抗値に反比例することになり、（１）式の場合よりも、抵抗値のばらつきによる消費電流の変動を抑制することができる。

トランジスタを弱反転領域で動作させるには、Ｗ／Ｌを大きくすればよい。そこで、本実施形態では、図１のＮＭＯＳトランジスタＮ１〜Ｎ４のＷ／Ｌを第１の実施形態よりも大きくする。ところが、ＮＭＯＳトランジスタＮ１〜Ｎ４のＷ／Ｌを大きくすると、これらトランジスタのゲート−ソース間電圧が下がることから、出力電圧ＶＲＥＧＯＵＴも下がってしまう。このため、図３に示すように、ＮＭＯＳトランジスタＮ１〜Ｎ４のソースと接地電圧との間にＮＭＯＳトランジスタ（第９ＭＯＳトランジスタ）Ｎ７を接続するのが望ましい。このＮＭＯＳトランジスタＮ７のゲートは、例えばＮＭＯＳトランジスタＮ３のゲートに接続される。

ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ７は、ＮＭＯＳトランジスタＮ１〜Ｎ４のドレイン−ソース間を流れる電流の合計値が流れて、かつＮＭＯＳトランジスタＮ７のゲートと共通のゲートを持つ、１個のトランジスタで近似できる。したがって、ＮＭＯＳトランジスタＮ７のサイズを適切に設定することで、負荷回路２内のＮＭＯＳトランジスタＮＬＤ１の動作点との対称性を持たせることができる。

ところで、弱反転領域で動作するＮＭＯＳトランジスタＮ２、Ｎ４のドレイン−ソース抵抗Ｒdsは、強反転領域で動作する負荷回路２内のトランジスタのＲdsよりも低く、負帰還ループの利得が低下する。このため、図３に示すように、ＮＭＯＳトランジスタ（第７および第８ＭＯＳトランジスタ）Ｎ５、Ｎ６を挿入して、カスコード接続構成にするのが望ましい。ＮＭＯＳトランジスタＮ５、Ｎ６のゲートは、出力電圧ＶＲＥＧＯＵＴに設定すればよいため、これらゲートを設定するためのカスコードバイアス発生回路を新たに設ける必要はない。ＮＭＯＳトランジスタＮ５は、第１電流経路６に沿って、ＮＭＯＳトランジスタＮ２に直列接続される。ＮＭＯＳトランジスタＮ６は、第２電流経路７に沿って、ＮＭＯＳトランジスタＮ４に直列接続される。

なお、ＮＭＯＳトランジスタＮ７とＮＭＯＳトランジスタＮ５、Ｎ６とは、それぞれ別の目的で設けられるため、いずれか一方のみを設けてもよい。

このように、第２の実施形態では、ＮＭＯＳトランジスタＮ１〜Ｎ４を弱反転領域で動作させるため、負荷回路２の消費電流の変動を抑制できる。

また、第２の実施形態では、弱反転領域で動作するＮＭＯＳトランジスタＮ１〜Ｎ４のソースと接地電圧との間にＮＭＯＳトランジスタＮ７を接続するため、出力電圧ＶＲＥＧＯＵＴが低下するおそれを回避できる。

さらに、第２の実施形態では、弱反転領域で動作するＮＭＯＳトランジスタＮ２、Ｎ４のそれぞれをカスコード接続構成にするためにＮＭＯＳトランジスタＮ５、Ｎ６を設けるため、負帰還ループの利得向上が図れる。

（第３の実施形態）
以下に説明する第３の実施形態は、図３で追加したＮＭＯＳトランジスタＮ５、Ｎ６のゲート電圧を最適化するものである。

図３の電源回路１では、ＮＭＯＳトランジスタＮ５、Ｎ６のゲートが出力電圧ＶＲＥＧＯＵＴに設定されている。このため、入力電源電圧ＡＶＤＤが低くなると、それに応じて出力電圧ＶＲＥＧＯＵＴも低くなることから、ＮＭＯＳトランジスタＮ５、Ｎ６のドレイン−ソース間電圧ＶDSが低くなってしまい、負帰還ループの利得を稼げなくなる。

そこで、本実施形態では、ＮＭＯＳトランジスタＮ５、Ｎ６のゲートの接続先を図３とは変えるものである。

図４は第３の実施形態に係る電源回路１の回路図である。図４の電源回路１は、図３と比べて、ＰＭＯＳトランジスタＰ１に直列接続されるＰＭＯＳトランジスタＰ１’と、ＰＭＯＳトランジスタＰ２に直列接続されるＰＭＯＳトランジスタＰ２’とを追加し、ＮＭＯＳトランジスタＮ５のゲートにはＰＭＯＳトランジスタＰ１、Ｐ１’の中間ノードを接続し、ＮＭＯＳトランジスタＮ６のゲートにはＰＭＯＳトランジスタＰ２、Ｐ２’の中間ノードを接続する。

この中間ノードの電圧は、出力電圧ＶＲＥＧＯＵＴよりも確実に低い電圧であり、ＮＭＯＳトランジスタＮ５、Ｎ６のドレイン−ソース間電圧ＶDSの低下を防止できる。

なお、図４では、２つのＰＭＯＳトランジスタＰ１、Ｐ１’を直列接続するとともに、２つのＰＭＯＳトランジスタＰ２、Ｐ２’を直列接続しているが、直列接続するトランジスタの数は３つ以上でもよく、これら直列接続されたトランジスタの中間ノードをＮＭＯＳトランジスタＮ５、Ｎ６のゲートに接続すればよい。

このように、第３の実施形態では、ＮＭＯＳトランジスタＮ５、Ｎ６のゲート電圧を第２の実施形態よりも下げるために、ＰＭＯＳトランジスタＰ１、Ｐ２のそれぞれを直列接続の構成にして、その中間ノードをＮＭＯＳトランジスタＮ５、Ｎ６のゲートに接続するため、ＮＭＯＳトランジスタＮ５、Ｎ６のゲート電圧を下げることができて、負帰還ループの利得を稼ぐことができる。

（第４の実施形態）
以下に説明する第４の実施形態は、スタータ回路を設けるものである。

上述した第１〜第３の実施形態に係る電源回路１は、出力電圧ＶＲＥＧＯＵＴが０Ｖの場合には動作しないため、スタータ回路が必要となる。

図５は第４の実施形態に係る電源回路１の回路図である。図５は、図４の電源回路１に、補助電源１２とスタータ回路１３を追加したものであるが、図１または図３の電源回路１に補助電源１２とスタータ回路１３を追加してもよい。

図５の電源回路１では、スタータ回路１３を補助電源１２の前段側に設けている。スタータ回路１３は、補助電源１２の出力電圧で駆動されるのではなく、主電源からの電源電圧で駆動される。

このように、スタータ回路１３を、ブリッジ回路３と電流−電流変換部４の前段側に配置して、スタータ回路１３の駆動電源として補助電源１２を用いないようにすることで、補助電源１２からの電源供給による電源回路１の動作時間を長くすることができる。

（第５の実施形態）
以下に説明する第５の実施形態では、負荷回路２に流れる電流の変動を抑制する方策を施したものである。

図６は第５の実施形態に係る電源回路１の回路図である。図６の電源回路１は、図４のブリッジ回路３の構成に、抵抗Ｒ２、キャパシタＣ２、および位相補償容量Ｐ８を追加したものである。

負荷回路２に流れる電流（以下、負荷電流）の変動が過大であると、ブリッジ回路３内の各トランジスタのゲート電圧が閾値電圧Ｖthよりも低くなって、不感時間が発生して発振する場合がある。

このため、出力電圧ＶＲＥＧＯＵＴのノードに抵抗Ｒ２を介挿するとともに、このノードと接地電圧との間にキャパシタＣ２を接続する。抵抗Ｒ２を設けることで、負荷電流が変動しても、ブリッジ回路３にその影響が及びにくくなる。キャパシタＣ２を設けることで、負荷電流が増えたときに、キャパシタＣ２から負荷電流を供給することができる。

また、ブリッジ回路３内に位相補償容量Ｐ８を設けてもよい。この位相補償容量Ｐ８は、ＰＭＯＳトランジスタＰ８であり、このＰＭＯＳトランジスタＰ８のゲートはＮＭＯＳトランジスタＮ４、Ｎ６の接続ノードに接続され、ドレインとソースはともに出力電圧ＶＲＥＧＯＵＴのノードに接続されている。これにより、ＰＭＯＳトランジスタＰ８は容量として作用する。

位相補償容量Ｐ８を設けると、出力電圧ＶＲＥＧＯＵＴが上がったときに、容量カップリングによりＮＭＯＳトランジスタＮ４とＮ６の接続ノードの電位が上昇し、ＮＭＯＳトランジスタＮ６はオフする方向に移行し、ＰＭＯＳトランジスタＰ５のゲート電圧が上昇する。これにより、ＰＭＯＳトランジスタＰ５のドレイン電流が減少し、出力電圧ＶＲＥＧＯＵＴは低下する。また、ＰＭＯＳトランジスタＰ５のゲートのポール周波数が下がって、位相補償が行われる。

なお、図６のブリッジ回路３に追加された抵抗Ｒ２、キャパシタＣ２および位相補償容量Ｐ８のうち、少なくとも一つを追加してもよい。

このように、第５の実施形態では、出力電圧ＶＲＥＧＯＵＴのノードに抵抗Ｒ２を介挿することで、ブリッジ回路３が負荷電流の変動の影響を受けにくくなる。また、出力電圧ＶＲＥＧＯＵＴのノードと接地電圧との間にキャパシタＣ２を追加することで、負荷電流の変動時にキャパシタＣ２から電流を供給できるため、負荷電流の変動による出力電圧ＶＲＥＧＯＵＴの変動を抑制できる。さらに、位相補償容量Ｐ８を設けることで、出力電圧ＶＲＥＧＯＵＴの変動を抑制でき、電源雑音感度も低下する。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ 電源回路、２ 負荷回路、３ ブリッジ回路、４ 電流−電流変換部、５ アンプ、６ 第１電流経路、７ 第２電流経路、８ 第３電流経路、９ 第１ノード、１０ 第２ノード、１１ 水晶発振回路、１２ 補助電源、１３ スタータ回路

Claims (6)

1. ＣＭＯＳインバータを含むアンプを有する負荷回路に供給される出力電圧を生成するとともに、この出力電圧と前記負荷回路に供給されるべき所定の設定電圧との電圧差に応じて第１電流経路に流れる電流と第２電流経路に流れる電流とを生成するブリッジ回路と、
   入力電源電圧を用いて、前記第１電流経路に流れる電流と前記第２電流経路に流れる電流との差分誤差電流に応じて前記負荷回路への第３電流経路に流れる電流を生成する電流−電流変換部と、を備え、
   前記設定電圧は、正常動作可能な前記アンプの最小のトランスコンダクタンスが得られるように前記負荷回路に供給される電圧であることを特徴とする電源回路。
2. 前記ブリッジ回路は、
   前記出力電圧に設定される第１ノードと、基準電圧に設定される第２ノードとの間に直列接続される、ダイオード接続された第１導電型の第１ＭＯＳトランジスタ、第１インピーダンス素子およびダイオード接続された第２導電型の第２ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタと第１インピーダンス素子との接続ノードの電圧に応じて、前記第１電流経路の電流を制御する第２導電型の第３ＭＯＳトランジスタと、
   前記第１ノードと前記第２ノードとの間に直列接続される、第１導電型の第４ＭＯＳトランジスタおよびダイオード接続された第２導電型の第５ＭＯＳトランジスタと、
   前記第４ＭＯＳトランジスタと前記第５ＭＯＳトランジスタとの接続ノードの電圧に応じて、前記第２電流経路の電流を制御する第２導電型の第６ＭＯＳトランジスタと、を備え、
   前記第１、第４、第５および第６ＭＯＳトランジスタは、カレントミラー回路を構成することを特徴とする請求項１に記載の電源回路。
3. 前記第１電流経路に沿って前記第３ＭＯＳトランジスタに直列接続される第２導電型の第７ＭＯＳトランジスタと、前記第２電流経路に沿って前記第６ＭＯＳトランジスタに直列接続される第２導電型の第８ＭＯＳトランジスタとの少なくとも一つを備え、
   前記第７ＭＯＳトランジスタおよび前記第８ＭＯＳトランジスタの各ゲートは、前記第１ノードに接続されることを特徴とする請求項２に記載の電源回路。
4. 前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ、前記第５ＭＯＳトランジスタおよび前記第６ＭＯＳトランジスタの各ソースと前記第２ノードとの間に接続される第２導電型の第９ＭＯＳトランジスタを備え、
   前記第９ＭＯＳトランジスタのゲートは、前記第３ＭＯＳトランジスタのゲートまたは前記第５ＭＯＳトランジスタのゲートに接続されることを特徴とする請求項２または３に記載の電源回路。
5. 前記第１ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタのそれぞれは、直列接続された複数のＭＯＳトランジスタで構成され、
   前記第７ＭＯＳトランジスタおよび前記第８ＭＯＳトランジスタの各ゲートは、対応する前記複数のＭＯＳトランジスタを接続する中間ノードに接続されることを特徴とする請求項２または４に記載の電源回路。
6. 前記第１ノード上に介挿される第２インピーダンス素子と、
   前記第１ノードと前記第２ノードとの間に接続されるキャパシタ素子と、
   前記第１ノードに接続される位相補償キャパシタ素子と、の少なくとも一つを備えることを特徴とする請求項２乃至５のいずれかに記載の電源回路。

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