JP2014163943A - タレットハンドラおよびその動作方法 - Google Patents

Abstract

【課題】 タレットハンドラおよびその動作方法を提供する。
【解決手段】 一実施形態において、半導体素子の試験方法は、複数の半導体素子をタレットハンドラの主タレットに載置するステップと、複数の半導体素子を主タレットを用いて試験領域に搬送するステップと、複数の半導体素子を第１の組および第２の組に分割するステップとを含んでいる。本方法は更に、第２の組にある第２の半導体素子を第２の試験パッドへ搬入する間に、試験器を用いて第１の組にある第１の半導体素子を第１の試験パッドで試験するステップと、第１の半導体素子を第１の試験パッドから搬出する間に、当該試験器を用いて第２の半導体素子を試験するステップとを含んでいる。第１の組および第２の組は合体して複数の半導体素子とされ、主タレットを用いて複数の半導体素子が試験領域から搬出される。
【選択図】なし

Description

本発明は一般に半導体素子に、特にタレットハンドラおよびその動作方法に関する。

半導体素子メーカーは常に自社製品の製造コストを減少させながら、その性能向上に努めている。半導体素子は製造後に、試験、レーザーマーキング、および他の処理が施される場合がある。半導体素子の複雑さが増大するにつれて、これらの工程は相当な時間を要するため製造工程が遅延する恐れがある。あるいは、高価な試験設備を要る場合がある。これらの従来方式は共に、半導体素子の製造コストの増大を招く恐れがある。

本発明の実施形態によれば、半導体素子の試験方法は、複数の半導体素子をタレットハンドラの主タレットに載置するステップと、複数の半導体素子を主タレットを用いて試験領域へ搬送するステップと、複数の半導体素子を第１の組および第２の組に分割するステップとを含んでいる。本方法は更に、第２の組にある第２の半導体素子を第２の試験パッドへ搬入する間に、試験器を用いて第１の組にある第１の半導体素子を第１の試験パッドで試験するステップと、第１の半導体素子を第１の試験パッドから搬出する間に、当該試験器を用いて第２の半導体素子を試験するステップとを含んでいる。第１の組および第２の組は合体して複数の半導体素子とされ、主タレットを用いて複数の半導体素子が試験領域から搬出される。

本発明の実施形態によれば、半導体素子の試験システムは、半導体素子を保持して順次搬送する第１の複数のピックアップヘッドを含む主タレットと、半導体素子を保持して順次搬送する第２の複数のピックアップヘッドを含む第１の２次タレットと、半導体素子を保持して順次搬送する第３の複数のピックアップヘッドを含む第２の２次タレットとを含んでいる。第１の試験パッドが第１の２次タレットのピックアップヘッドの下で半導体素子と接触すべく構成され、第２の試験パッドが第２の２次タレットのピックアップヘッドの下で半導体素子と接触すべく構成されている。試験器ノードが、試験器に結合すべく構成されている。当該試験器ノードは、第１の試験パッドおよび第２の試験パッドに結合されている。

本発明の別の実施形態によれば、半導体素子の試験システムは、半導体素子を保持して順次搬送する第１の複数のピックアップヘッドを含む主タレットと、半導体素子を保持して接触する第１の複数の試験ソケットを含む第１のテーブルと、半導体素子を保持して接触する第２の複数の試験ソケットを含第２のテーブルとを含んでいる。第１の試験クランプが、第１の複数の試験ソケットのうち１個の試験ソケットと接触すべく構成されている。第２の試験クランプが、第２の複数の試験ソケットのうち１個の試験ソケットと接触すべく構成されている。試験器ノードが、試験器に結合すべく構成されている。当該試験器ノードは、第１の試験クランプおよび第２の試験クランプに結合されている。

本発明およびその利点が完全に理解されるよう、添付の図面と合わせて以下の記述を参照する。

従来のタレット操作処理のタイミングシーケンスを示し、図１Ａに模式的に示す試験時間は図１Ｂに示す試験時間よりも短い。 本発明の実施形態による、タレットハンドラを示し、図２Ａ、２Ｂに上面図、図２Ｃに断面図を示す。 本発明の実施形態による、タレットハンドラを示し、図２Ａ、２Ｂに上面図、図２Ｃに断面図を示す。 本発明の実施形態による、タレットハンドラを示し、図２Ａ、２Ｂに上面図、図２Ｃに断面図を示す。 本発明の実施形態による、試験ステーション領域の拡大図を示す。 本発明の実施形態による、試験ステーション領域の拡大図を示す。 本発明の実施形態による、内側および外側タレットのスケジューリングシーケンスを示し、図４Ａに模式的に示す試験時間が図４Ｂに示す試験時間よりも短い。 本発明の実施形態による、内側および外側タレットのスケジューリングシーケンスを示し、図４Ａに模式的に示す試験時間が図４Ｂに示す試験時間よりも短い。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、半導体素子を処理中の複数の追加的なタレット 本発明の別の実施形態による、複数の独立タレットを含むタレットハンドラを示す。 本発明の別の実施形態による、複数のターンテーブルを含むタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。 本発明の実施形態による、処理中におけるタレットハンドラの試験ステーション領域の拡大図を示す。

異なる図面で対応する数字および記号は別途明示しない限り、一般に対応する部分を指している。図面は各実施形態の関連態様を明快に示すために描かれており、必ずしも一定の比率で描かれている訳ではない。

各種実施形態の製造および利用について以下に詳細に述べる。しかし、本発明が広範な特定の文脈で実施可能な多くの適用可能な発明的概念を提供することを理解されたい。記述する特定の実施形態は、単に本発明の製造および利用する特定の方法を説明するものに過ぎず、本発明の範囲を限定するものではない。

図１Ａおよび１Ｂを含む図１は、試験中における従来のタレット操作処理のタイミングシーケンスを示し、図１Ａには図１Ｂに示すものよりも短い試験時間を示す。

タレットハンドラは、大量生産試験中にタレットの周囲の半導体素子を摘んで搬送するために用いられる。従来のタレットハンドラは、１２〜３２個のピックアップヘッドを有している。半導体素子は、ピックアップヘッドにより真空を用いて保持される。ピックアップは半導体素子を持ち上げるか摘み上げ、タレットハンドラの円形テーブル内のある位置から別の位置へ搬送する。

タレットハンドラは試験のために用いられる。また、タレットハンドラは、電気試験、レーザーマーキング、目視検査、マーク検査、およびパッキング処理を可能にするサブシステムに接続されていてよい。素子を摘んで搬送するのに要する時間を本明細書では割り出し時間と呼ぶ。一方、タレットテーブルがアイドリングすなわち稼働していない時間をサブシステム時間と呼ぶ。

図１Ａに、半導体素子が試験器へ搬送される割り出し時間を示す。これは、「Ｎ」単位の時間を有しているように示す。タレットは、この第１のパルス中に、半導体チップを摘んで試験器へ搬送している。試験器は、この時間中、半導体素子が搬送され、位置合わせ、および試験ホルダ内に載置されるのを待っているためアイドル状態である。

次に、第２行の試験器の時間シーケンスで示すように、次の時間区間中に、半導体素子の機能性が試験される。試験時間が図１Ａに示すように割り出し時間とほぼ同じである場合、試験器は５０％の率で利用されている。第３行は、試験器の使用率を示す。試験処理の合計時間は従って、割り出し時間とサブシステム時間の和である。この結果、半導体素子の１時間当たり生産数（ＵＰＨ）が得られる。

図１Ｂの第２の実施形態において、試験器は図１Ｂに示すものよりも長い時間を要する。これは、図１Ｂの時間の２倍（２Ｎ）を要するものとして示される。例えば、半導体素子は図１Ａで試験されるチップよりも複雑であってよく、例えば、当該半導体素子は２個のチップを含んでいてよい。従って、図１Ｂの第２行に示すように、サブシステム時間は割り出し時間よりも長い。サブシステム時間が本例のように割り出し時間の２倍である場合、試験器の使用率が向上する。しかし、試験処理の合計時間は増大する。従って、生産性が第１の例よりも低下する。

このような動作機構の性質により、大多数のサブシステムは、割り出しの最中に自身のタスクを実行することができない。従って、サブシステム時間に応じて使用率が往々にして約５０％〜７０％に限定される。電気試験システムが複雑且つ高価になりつつあるため、使用率の向上はコスト削減の機会を表す。本発明の実施形態は、後述するように使用率を劇的に向上させる。

本発明の実施形態について図２〜８を用いて記述する。タレットハンドラについて、図２を用いて記述する。タレットハンドラの代替的な実施形態について、図６、７を用いて記述する。タレットハンドラの動作の実施形態について図３〜５および図８を用いて記述する。

図２Ａ〜２Ｃを含む図２に、本発明の実施形態によるタレットハンドラを示す。図２Ａ、２Ｂに上面図を示し、図２Ｃに断面図を示す。

タレットハンドラは、垂直軸の回りに回転するタレット面５０を有する素子試験装置である。タレット面５０はピックアップヘッド１００を含んでいてよい。半導体素子はピックアップヘッド１００により、例えば真空を利用して摘み上げられる。摘み上げられた半導体素子は、タレット面５０の回転により、タレットハンドラの周囲へ搬送することができる。

図２に示すように、タレットハンドラは、半導体素子をタレットハンドラ内外へ搬送する各種の搬入ラインおよび搬出ラインを有していてよい。例えば、搬入ライン１０が、タレットハンドラの一部に結合され、ボウルフィーダから例えば管を介して結合されていてよい。同様に、タレットハンドラは、半導体素子を取り出すための搬出ライン２０を含んでいてよい。各種の実施形態において、タレットハンドラは、多数の出口を含んでいてよく、例えば試験に不合格となった半導体素子は、廃棄ライン３０を介して取り出すことができる。

タレットハンドラの周囲には異なる種類のサブシステムが取り付けられていてよい。例えば、半導体素子がタレットハンドラの周囲を搬送される際に、整列、温度測定、冷却、上部目視検査、底部目視検査、レーザーマーキング、機能試験、および他の動作を実行することができる。

各種の実施形態において、これらのステーションは、主タレットに直接働きかけてもよく、あるいは自身が独立のピックアップヘッドを含んでいてもよい。図示する例として、サブユニット１５０がタレット面５０の周囲に取り付けられていてよい。半導体素子は、タレット面５０からサブユニット１５０のピックアップヘッドへ搬送することができる。当該半導体素子は、レーザーマーキング等の処理を受けることができる。

図２に示すように、各種の実施形態において、タレットハンドラは複数のタレットを含んでいる。内側タレット１１０、主タレット１２０および外側タレット１３０が、タレット面５０の下方または上方に同心状に配置されている。内側タレット１１０、主タレット１２０および外側タレット１３０は各々、他のタレットが回転していなくても回転できるように独立している。例えば、内側タレット１１０、主タレット１２０および外側タレット１３０は各々、対応するタレットを制御および駆動すべくサーボ駆動モーターおよび制御回路に結合されていてよい。例えば、半導体素子は、内側タレット１１０のピックアップヘッド、主タレット１２０のピックアップヘッド、または外側タレット１３０のピックアップヘッドにより摘み上げられて、タレットハンドラの中心垂直軸の周囲へ搬送することができる。

各種の実施形態において、試験ステーション領域２００はタレットハンドラに取り付けられている。試験ステーション領域２００は、内側タレット１１０および外側タレット１３０のピックアップヘッド１００の下に配置された複数の試験パッド２１０を含んでいる。更に、一実施形態において、複数の試験パッド２１０は、複数の試験ステーション２３０に結合されている。複数の試験ステーション２３０の各試験ステーションは少なくとも２個の試験パッドに結合されている。一実施形態において、各試験ステーションは、内側タレット１１０の下の複数の試験パッド２１０のうち１個の試験パッドおよび外側タレット１３０の下の複数の試験パッド２１０のうち１個の試験パッドに結合されている。

更に図示するように、タレットハンドラは、分割ステージ２４０および合体ステージ２５０を含んでいる。分割ステージ２４０は、半導体素子を主タレット１２０から内側タレット１１０または外側タレット１３０へ転送する。対照的に、合体ステージ２５０は、半導体素子を内側タレット１１０または外側タレット１３０から主タレット１２０へ転送する。分割ステージ２４０および合体ステージ２５０の動作について以下に詳述する。複数の試験ステーション２３０を介して各半導体素子を試験したならば、適合または合格した半導体素子は、複数ラインであり得る搬出ライン２０を通過する。

図示のために試験を用いるが、他の実施形態では、たとえ時間を要するにせよ、レーザーマーキング、目視検査その他の動作を各種の実施形態で記述する複数のタレットを用いて実行することができる。

図３Ａ、３Ｂを含む図３に、本発明の実施形態による試験ステーション領域の拡大図を示す。

図３Ａを参照すると、図２に関して上で述べたように、本発明の実施形態は、主タレット１２０以外に内側タレット１１０および外側タレット１３０等の追加的なタレットを用いる。本図を明快にすべく、図２に示す複数のピックアップヘッド１００は、タレットに対する位置に基づいて分類されている。図３Ａに示すように、複数の第１のピックアップヘッド（Ａ１、Ａ２、Ａ３、Ａ４）が内側タレット１１０に配置され、複数の第２のピックアップヘッド（Ｂ１、Ｂ２、Ｂ３、Ｂ４）が主タレット１２０に配置され、複数の第３のピックアップヘッド（Ｃ１、Ｃ２、Ｃ３、Ｃ４）が外側タレット１３０に配置されている。

同様に、複数の第１の試験パッド（Ｔ１ａ、Ｔ２ａ、Ｔ３ａ、Ｔ４ａ、Ｔ５ａ、・・・）が内側タレット１１０のピックアップヘッドの下に配置されているのに対し、複数の第２の試験パッド（Ｔ１ｂ、Ｔ２ｂ、Ｔ３ｂ、Ｔ４ｂ、Ｔ５ｂ、・・・）が外側タレット１３０のピックアップヘッドの下に配置されている。複数の試験ステーション２３０を、第１のステーションＴ１、第２のステーションＴ２、第３のステーションＴ３、第４のステーションＴ４、および第５のステーションＴ５として示す。

複数の第１の試験パッドの各試験パッドおよび複数の第２の試験パッドの各試験パッドは、試験ステーションに平行に結合されている。例えば、複数の第１の試験パッドの試験パッドＴ１ａおよび複数の第２の試験パッドの試験パッドＴ１ｂは第１のステーションＴ１に結合されている。

図３Ａはまた、分割ステージ２４０および合体ステージ２５０を示し、これらは矢印の方向で示すように横方向（半径方向内側または外側）に移動すべく構成されている。内側タレット１１０、主タレット１２０、および外側タレット１３０は、分割ステージ２４０および合体ステージ２５０の移動に対して横方向に垂直に（図２の外周に沿って）移動すべく構成されている。

図３Ａに、試験ステーション領域に搬入される前の半導体素子を示す。従って、全ての半導体素子が主タレット１２０に存在する。タレットハンドラは、主タレット１２０から試験ステーション領域２００に搬入されている半導体素子（１、２、３、４、・・・）を扱うべく構成されている。図示のため、半導体素子は試験ステーション領域２００に搬入される前に主タレット１２０内で順番に配置されている。従って、第１の半導体素子１が最初に試験ステーション領域２００に搬入される。

図３Ｂに、本発明の実施形態による後続ステージの動作中における試験ステーション領域の拡大図を示す。

各種の実施形態において、動作中、半導体素子は連続的に試験ステーション領域２００に搬入される。分割ステージ２４０は、半導体素子を主タレット１２０から内側タレット１１０および外側タレット１３０へ交互に転送する。例えば、第２の半導体素子２が外側タレット１３０へ搬送される間に第１の半導体素子１が内側タレット１１０へ搬送される。従って、図３Ｂに示すように、奇数番号を付された半導体素子が内側タレット１１０へ搬送されているのに対し、偶数番号を付された半導体素子が外側タレット１３０へ搬送される。従って、各種の実施形態において、試験その他の動作は、並列に実行することができる。各種の実施形態において、任意の時間を要する動作を実行することができる。

同様に、試験その他の動作後に、合体ステージ２５０は、半導体素子を内側タレット１１０から主タレット１２０に、および外側タレット１３０から主タレット１２０へ転送する。換言すれば、分割ステージ２４０は搬入列を２本以上のラインに分割するのに対し、合体ステージ２５０は複数のラインを単一の搬出列に結合する。

各種の実施形態において、内側タレット１１０および外側タレット１３０は１８０度位相がずれている。従って、内側タレット１１０が移動するとき外側タレット１３０は静止している。同様に、外側タレット１３０が移動するとき内側タレット１１０は静止している。主タレット１２０は、内側タレット１１０および外側タレット１３０の２倍の回転速度で動作する。従って、内側タレット１１０または外側タレット１３０のいずれかが移動するときは常に主タレット１２０も移動する。代替的な実施形態において、主タレットに加えて３個の追加的なタレットが設けられていてよい。そのような実施形態では、主タレットは、３個の追加的なタレットの３倍の回転速度を有している。従って、本発明の実施形態は、２個以上の追加的なタレットを有する各種の実施形態で用いることができる。明快のため、２個の追加的なタレットだけを示す。

更に、各種の実施形態において、第１の試験器Ｔ１のような試験器の試験は、内側タレット１１０にある第１の試験パッドＴ１ａと、外側タレット１３０にある平行な第１の試験パッドＴ１ｂとの間で交互に行われる。従って、本発明の各種の実施形態において試験器の使用率が大幅に向上する。

従って、各種の実施形態において、有利な点として、半導体素子は、主タレット１２０を通って試験ステーションおよびチャネルから連続的に搬出されるため、後続処理に影響を与えない。

図３Ｂに示すように、最初の数個の半導体素子（１、２、３）が試験ステーション領域での処理を完了している。いくつかの奇数割り出しを付けられた半導体素子（５、７、９、１１、１３）は、試験の異なるステージにあって、内側タレット１１０により位置合わせされて搬送される。同様に、いくつかの偶数割り出しを付された半導体素子（６、８、１０、１２、１４）が外側タレット１３０により試験および制御されている。

図４Ａ、４Ｂを含む図４は、本発明の実施形態による内側および外側タレットのスケジューリングシーケンスを示す。

図４Ａを参照するに、第１行に（例えば、図３に示すような）内側タレット１１０の割り出し時間を示す。割り出し時間中、内側タレット１１０は半導体素子を搬送する。図４Ａの第２行に示すように、タレットが下に降りている間、内側タレット１１０は半導体素子を試験パッドまで降ろすか、または半導体素子を合体ステージ２５０まで降ろす。次に第３行に示すように、試験時間中、内側タレット１１０内の半導体素子は試験位置に保持された状態で試験されている。図４Ａの第４行に示すように、上に上がっている間、内側タレット１１０は半導体素子を分割ステージ２４０または試験パッドから摘み上げる。

同様に、外側タレット１３０は、内側タレット１１０と位相が１８０°ずれた割り出し時間を有している。図４Ａの第５行に示すように、割り出し時間中、外側タレット１３０は半導体素子を搬送する。第６行に示すように、タレットが下に降りている間、外側タレット３１０は、半導体素子を試験パッドまで降ろすか、または半導体素子を合体ステージ２５０まで降ろす。次に第７行に示すように、試験時間中、半導体素子は外側タレット１３０の試験位置に保持された状態で試験されている。図４Ａの第８行に示すように、上に上がっている間、外側タレット１３０は、半導体素子を分割ステージ２４０または試験パッドから摘み上げる。

図４Ａから明らかなように、内側タレット１１０が半導体素子を摘み上げているときに、外側タレット１３０は半導体素子を配置しており、その逆も行われる。従って、２個のタレットが一定の位相差を維持している。

更に、内側タレット１１０での試験動作中、外側タレット１３０は半導体素子を試験器へ搬送している。従って、試験動作は外側タレット１３０におけるのとは異なる時点で内側タレット１１０で実行される。これにより、各種の実施形態の試験器の使用率を高めることが可能になる。これを試験器の使用率を示す第９行に示す。停止時間だけが実際の試験時間に加算されるため、サイクル時間が激減する。従って、サイクル時間が（図１Ａに対して）短縮したため、試験器使用率が７５％である本例において１時間当たりにより多くの単位を処理することができる。

図４Ｂに、例えば半導体素子の複雑さに起因して、試験器が試験動作により長い時間を要する代替的なシーケンスを示す。

図５Ａ〜５ＡＨを含む図５は、本発明の実施形態による、半導体素子を処理中の複数の追加的なタレットを含むタレットハンドラを示す。図５に、図２〜４の実施形態で用いた各処理ステップの後のタレット操作を示す。

図５Ａに示すように、複数の第１のピックアップヘッド（Ａ１、Ａ２、Ａ３、Ａ４）が内側タレット１１０に配置され、複数の第２のピックアップヘッド（Ｂ１、Ｂ２、Ｂ３、Ｂ４）が主タレット１２０に配置され、複数の第３のピックアップヘッド（Ｃ１、Ｃ２、Ｃ３、Ｃ４）が外側タレット１３０に配置されている。同様に、複数の第１の試験パッド（Ｔ１ａ、Ｔ２ａ、Ｔ３ａ、Ｔ４ａ、Ｔ５ａ、・・・）が内側タレット１１０のピックアップヘッドの下に配置されているのに対し、複数の第２の試験パッド（Ｔ１ｂ、Ｔ２ｂ、Ｔ３ｂ、Ｔ４ｂ、Ｔ５ｂ、・・・）が外側タレット１３０のピックアップヘッドの下に配置されている。複数の試験ステーション２３０を、第１のステーションＴ１、第２のステーションＴ２、第３のステーションＴ３、第４のステーションＴ４、および第５のステーションＴ５として示す。

図５Ａを参照するに、第１の半導体素子１を保持する主タレット１２０のピックアップヘッドＢ１は、分割ステージ２４０の直上方に届く。次に図５Ｂに示すように、ピックアップヘッドＢ１は第１の半導体素子１を分割ステージ２４０まで降ろす。図５Ｃを参照するに、分割ステージ２４０は横方向（図２の半径方向内側）に移動することにより第１の半導体素子１を内側タレット１１０のピックアップヘッドＡ１の下方で整列させる。同時に、主タレット１２０が１個の位置分移動することにより第２の半導体素子２が分割ステージ２４０の直下に来るようにする。

次に図５Ｄを参照するに、第１の半導体素子１が内側タレット１１０のピックアップヘッドＡ１により摘み上げられる。更に、第２の半導体素子２が分割ステージ２４０まで降ろされる。次に図５Ｅに示すように、主タレット１２０および分割ステージ２４０が移動する間に第１の半導体素子１が第１の試験パッドＡ１の下に配置される。従って、第２の半導体素子２は外側タレット１３０のピックアップヘッドＣ１の下に載置される。

図５Ｆを参照するに、第２の半導体素子２が外側タレット１３０のピックアップヘッドＣ１により摘み上げられる間に第１の半導体素子１が試験パッドＴ１ａの上に載置される。更に、第３の半導体素子３が分割ステージ２４０上に載置される。

次に図５Ｇに示すように、第３の半導体素子３が内側タレット１１０へ搬送され、内側タレット１１０の第２のピックアップヘッドＡ２の下に載置される。同時に、主タレット１２０および外側タレット１３０が回転することにより第２の半導体素子２が試験ステーションＴ１ｂの上方で位置合わせされる。第１の半導体素子１の試験が第１の試験位置Ｔ１ａで開始される。図５Ｈを参照するに、第１の半導体素子１の試験が継続する間、第４の半導体素子４が分割シャッタ２４０の上に載置される。

次に図５Ｉに示すように、分割ステージ２４０が移動して第４の半導体素子４を外側タレット１３０の第２のピックアップヘッドＣ２の下に配置する。更に、主タレット１２０が１個の位置分移動する。次に図５Ｊを参照するに、第１の半導体素子１の試験が終了している。従って、第１の半導体素子１が内側タレット１１０の第２のピックアップヘッドＡ２により摘み上げられる。並行して、第２の半導体素子２が試験パッドＴ１ｂの上に載置される。更に、第４の半導体素子４が外側タレット１３０の第２のピックアップヘッドＣ２により分割ステージ２４０から摘み上げられる。第５の半導体素子５が分割ステージ２４０の上に載置される。

図５Ｋを参照するに、第２の半導体素子２の試験が開始される。更に、主タレット１２０および内側タレット１１０が移動する。更に、分割ステージ２４０が第５の半導体素子５を主タレット１２０から内側タレット１１０へ搬送して、第５の半導体素子５を内側タレット１１０の第４のピックアップヘッドＡ４の下に整列させる。

次に図５Ｌに示すように、第２の半導体素子２の試験が終了し、第２の半導体素子２が外側タレット１３０の第１のピックアップヘッドＣ１により摘み上げられる。第１の半導体素子１を試験パッドＴ２ａ上に載置される間に、第３の半導体素子３が試験パッドＴ１ａの上に載置される。第５の半導体素子５が、内側タレット１１０の第４のピックアップヘッドＡ４により摘み上げられる。第６の半導体素子６が分割ステージ２４０上に載置される。

図５Ｍを参照するに、主タレット１２０および内側タレット１３０が移動または回転する。更に、分割ステージ２４０が移動することにより第６の半導体素子６を外側タレット１３０の第３のピックアップヘッドＣ３の下に整列させる。第１の半導体素子１および第３の半導体素子３の試験が各々試験パッドＴ２ａ、Ｔ１ａで開始される。

引き続き図５Ｎを参照するに、第２の半導体素子２および第４の半導体素子４が各々試験パッドＴ２ｂ、Ｔ１ｂの上に載置される間に第１の半導体素子１および第３の半導体素子３が摘み上げられる。更に、第７の半導体素子７が分割ステージ２４０の上に載置される間に第６の半導体素子６が分割ステージ２４０から摘み上げられる。

次に図５Ｏを参照するに、分割ステージ２４０が移動することにより第７の半導体素子７を内側タレット１１０の第５のピックアップヘッドＡ５の下に整列させる。内側タレット１１０および主タレット１２０が移動する。第２の半導体素子２および第４の半導体素子４の試験が各々試験パッドＴ２ｂ、Ｔ１ｂで開始される。

次に図５Ｐに示すように、第８の半導体素子８が分割シャッタ２４０の上に載置される。第１、第３、および第５の半導体素子１、３、および５が各々試験パッドＴ３ａ、Ｔ２ａ、およびＴ１ａの上に載置される。第２、第４の半導体素子２、４が各々試験パッドＴ２ｂ、Ｔ１ｂから摘み上げられる。同様に、第７の半導体素子７が内側タレット１１０の第５のピックアップヘッドＡ５により摘み上げられる。

図５Ｑに目を転じれば、分割ステージ２４０が移動することにより第８の半導体素子が外側タレット１３０の第４のピックアップヘッドＣ４の下に配置されている。第１、第３、および第５の半導体素子１、３、および５が各々試験パッドＴ３ａ、Ｔ２ａ、Ｔ１ａで試験される間に主タレット１２０および外側タレット１３０が回転する。

同様の処理が図５Ｒ〜５ＡＡに示すように続く。次に図５ＡＢに示すように、第１の半導体素子１が合体ステージ２５０上に載置される。図５ＡＣを参照するに、外側タレット１３０が回転することにより第２の半導体素子２が合体ステージ２５０の下に来るようにする。合体ステージ２５０が移動することにより第１の半導体素子１を主タレット１２０の第９のピックアップヘッドＢ９の下に移動させる。

次に図５ＡＤを参照するに、第２の半導体素子２が合体ステージ２５０上に載置される間に第１の半導体素子１が主タレット１２０の第９のピックアップヘッドＢ９により摘み上げられる。

図５ＡＥに示すように、第１の半導体素子１は、主タレット１３０の回転移動により移動する。更に、合体ステージ２５０が横方向に移動することにより第２の半導体素子２を主タレット１３０の下に整列させる。次に図５ＡＦに示すように、第３の半導体素子３が合体シャトル２５０上に載置される間に第２の半導体素子２が主タレット１２０の第１０のピックアップヘッドＢ１０により摘み上げられる。同様に、図５ＡＧ、５ＡＨは、第３の半導体素子３が再度主タレット１２０に合体される様子を示す。

図６に、本発明の別の代替的な実施形態による、複数の独立なタレットを含むタレットハンドラを示す。

本実施形態において、主タレット１２０が主ステーション領域に配置されているのに対し、追加的なタレットが２次ステーション領域に配置されている。例えば、第１のタレット３１０および第２のタレット３２０が、図６に示すように主ステーション領域に取り付けられていてよい。各種の実施形態において、分割ステージは、半導体素子を第１のタレット３１０および第２のタレット３２０に交互に送り込んでもよい。従って、第１のタレット３１０および第２のタレット３２０内の半導体素子が図５に記述したように交互に試験されてもよい。試験の後で、第１のタレット３１０および第２のタレット３２０内の半導体素子は、例えば矢印で示すように合体ステージを用いて再度主タレット１２０に合体される。

図７に、本発明の代替的な実施形態による、複数のターンテーブルを含むタレットハンドラの拡大図を示す。

代替的な実施形態において、第１のタレット３１０および第２のタレット３２０は試験ソケットを備えたテーブルであってよい。例えば、第１のタレット３１０上の各位置は試験ステーションに接続された試験パッドまたは試験ソケットを含んでいてよい。従来の実施形態と同様に、単一の試験ステーションが、第１のタレット３１０上の試験パッドおよび第２のタレット３２０上の試験パッドに結合されていてよい。従来の実施形態と同様に、当該半導体素子は、別の半導体素子が第２のタレット３２０上の試験パッド上へ搬送される間に第１のタレット３１０上の試験パッドで試験することができる。

本実施形態において、試験ソケットを備えた複数の追加的なテーブルが主タレット１２０の近傍に取り付けられている。図７に示すように、第１のテーブル４１０および第２のテーブル４２０は主タレット１２０の隣に配置されている。主タレット１２０により搬送されている半導体素子は、第１のテーブル４１０および第２のテーブル４２０へ交互に搬送される。第１のテーブル４１０および第２のテーブル４２０は各々複数の試験ソケット４３０または試験パッドを有している。各試験ソケットは、複数の試験クランプ４４０のうち１個の試験クランプに結合されている。従来の実施形態と同様に、第１のテーブル４１０の試験ソケットを支持する第１の試験クランプ（Ｔ１ａ、Ｔ２ａ、およびＴ３ａ）は、第２のテーブル４２０の試験ソケットを支持する第２の試験クランプ（Ｔ１ｂ、Ｔ２ｂ、およびＴ３ｂ）と並列に結合されている。更に図示するように、第１および第２の試験クランプを含む複数の試験クランプ４４０は試験ステーション（Ｔ１、Ｔ２、Ｔ３）に結合されている。

図８Ａ〜８Ｕを含む図８は、本発明の実施形態による、処理中のタレットハンドラを示す。図８は、図７の実施形態で用いた各処理ステップの後のタレット操作を示す。

図８Ａを参照するに、第１の半導体素子１が、主タレット１２０のピックアップヘッドＡを用いて搬送される。次に図８Ｂに示すように、第１の半導体素子１が第１の先頭のテーブル４１０上の第１の位置「ａ」へ転送される。次に図８Ｃに示すように、主タレット１２０が垂直軸の回りに回転する。並行して、第１のテーブル４１０もまた、第１のテーブル４１０の中央で別の垂直軸の回りに回転することにより、第１の半導体素子１を搬送する。図７に示すように、試験クレームＴ１ａが起動されて第１の半導体素子１（図８Ｄ）の試験を開始してもよい。

図８Ｅを参照するに、主タレット１２０が回転して第３の半導体素子３が第１のテーブル４１０の隣の位置に来るようにする。次に図８Ｆに示すように、第３の半導体素子３が第１のテーブル４１０上の第４の位置「ｄ」へ搬送される。次に図８Ｇにおいて、第１のテーブル４１０および主タレット１２０が回転することにより第２の半導体素子２が第２のテーブル４２０の隣の位置に来るようにする。第１のテーブル４１０の回転により、第１の半導体素子１を次の試験クランプＴ２ａへ移す。

図８Ｈを参照するに、第２の半導体素子２が第２のテーブル４２０の第１の位置「ａ」へ搬送される。図８Ｉにおいて、第１のテーブル４１０の半導体素子が試験を受ける間に第２のテーブル４２０が回転する。並行して、主タレット１２０も回転する。次に図８Ｊを参照するに、第１の半導体素子１および第３の半導体素子３の試験が停止されるのに対し第２の半導体素子２の試験が開始される。同時に、第５の半導体素子５が第１のテーブル４１０へ搬送される。

次に図８Ｋに示すように、第１のテーブル４１０および主タレット１２０が回転する。図８Ｌにおいて、第１の半導体素子１、第３の半導体素子３、および第５の半導体装置５の試験が開始される。並行して、第４の半導体素子４が第２のテーブル４２０の第２の位置「ｂ」へ搬送される。

次に図８Ｍに示すように、主タレット１２０および第２のテーブル４２０が回転する。図８Ｎにおいて、第７の半導体素子７が第１のテーブル４１０上の第４の位置「ｄ」へ搬送される間に第２の半導体素子２および第４の半導体素子４の試験が開始される。

次に、第１のテーブル４１０が、主タレット１２０上で第１の半導体素子１とピックアップヘッドＧの整列を保護する。このピックアップヘッドＧが第１の半導体素子１を第１のテーブル４１０から摘み上げる。更に図８Ｏに示すように、主タレット１２０が回転する。図８Ｐ〜８Ｕに示すように後続処理が続く。図８Ｕに示すように、半導体素子は、複数の試験テーブルに最初に搬入されたのと同じ順序で配置されている。

従来の実施形態と同様に、第１のテーブル４１０の回転の回転速度は第２のテーブル４２０の回転の回転速度と同様であり、主タレット１２０の位置における回転速度の半分である。上述のように、代替的な実施形態において、テーブルの従来の回転速度を例えば３個のテーブルで１／３、４個のテーブルで１／４等のように更に下げることができる。

本発明について例示的な実施形態に関して記述してきたが、これらの記述は限定的であることを意図していない。例示的な実施形態の各種の変型および組合せは、本発明の他の実施形態と同様に、記述を参照すれば当業者には明らかになろう。例示的に、図２〜８に記述する実施形態は、各種の実施形態において互いに組み合せてもよい。従って、添付の請求項は、そのような任意の変型または実施形態を包含することを意図されている。

本発明およびその利点について詳述してきたが、添付の請求項に記載の本発明の趣旨および範囲から逸脱することなく各種の変更、代替および変型をなし得ることを理解されたい。例えば、上で議論した特徴および機能の多くは、ソフトウェア、ハードウェア、ファームウェア、またはそれらの組合せにより実装可能である。

更に、本出願の範囲は、本明細書に記述する処理、機械、製造、物質組成、手段、方法およびステップの特定の実施形態に限定されていることを意図していない。当業者ならば、本発明の開示から、本明細書に記述するものと実質的に同じ機能を実行するか、または対応する実施形態と実質的に同じ結果が得られる既存または将来開発予定の処理、機械、製造、物質組成、手段、方法、またはステップを本発明に従い利用可能であることが容易に理解できよう。従って、添付の請求項は、そのような処理、機械、製造、物質組成、手段、方法、またはステップを自身の範囲に含むことを意図されている。

１−８ 半導体素子
１０ 搬入ライン
２０ 搬出ライン
３０ 廃棄ライン
５０ タレット面
１００ ピックアップヘッド
１１０ 内側タレット
１２０ 主タレット
１３０ 外側タレット
１５０ サブユニット
２００ 試験ステーション領域
２１０ 試験パッド
２３０ 試験ステーション
２４０ 分割ステージ
２５０ 合体ステージ
３１０ タレット
３２０ タレット
４１０ 第１のテーブル
４２０ 第２のテーブル
４３０ 試験ソケット
４４０ 試験クランプ

Claims (20)

1. 半導体素子の試験方法であって、
   複数の半導体素子をタレットハンドラの主タレットに載置するステップと、
   前記複数の半導体素子を前記主タレットを用いて試験領域へ搬送するステップと、
   前記複数の半導体素子を第１の組および第２の組に分割するステップと、
   前記第２の組にある第２の半導体素子を第２の試験パッドへ搬入する間に、試験器を用いて、前記第１の組にある第１の半導体素子を第１の試験パッドで試験するステップと、
   前記第１の半導体素子を前記第１の試験パッドから搬出する間に、前記試験器を用いて、前記第２の半導体素子を試験するステップと、
   前記第１の組および前記第２の組を合体して前記複数の半導体素子とし、前記主タレットを用いて前記複数の半導体素子を前記試験領域から他所へ搬送するステップとを含む方法。
2. 前記複数の半導体素子を第１の組および第２の組に分割するステップが、前記第１の組を前記主タレットからの第１の２次タレットへ搬送するステップと、前記第２の組を前記主タレットから第２の２次タレットへ搬送するステップとを含む、請求項１に記載の方法。
3. 前記第１の組および前記第２の組を合体して前記複数の半導体素子とするステップが、前記第１の組を前記第１の２次タレットから前記主タレットへ搬送するステップと、前記第２の組を前記第２の２次タレットから前記主タレットへ搬送するステップとを含む、請求項２に記載の方法。
4. 前記第１の２次タレットおよび前記第２の２次タレットが前記タレットハンドラ上の前記主タレットに沿って配置されている、請求項２に記載の方法。
5. 前記第１の２次タレット、前記第２の２次タレット、および前記主タレットが共通の回転軸を共有する、請求項２に記載の方法。
6. 前記第１の２次タレットおよび前記第２の２次タレットが前記主タレットの近傍の別々のサブステーション領域に配置されている、請求項２に記載の方法。
7. 前記複数の半導体素子を第１の組および第２の組に分割するステップが、前記第１の組を前記主タレットから第１の２次テーブルへの搬送するステップと、前記第２の組を前記主タレットから第２の２次テーブルへ搬送するステップとを含む、請求項１に記載の方法。
8. 前記第１の組および前記第２の組を合体して前記複数の半導体素子とするステップが、前記第１の組を前記第１の２次テーブルから前記主タレットへ搬送するステップと、前記第２の組を前記第２の２次テーブルから前記主タレットへ搬送するステップとを含む、請求項７に記載の方法。
9. 前記第１のテーブルおよび前記第２のテーブルが複数のソケットを含む、請求項７に記載の方法。
10. 前記第１のテーブルおよび前記第２のテーブルが別々のテーブルである、請求項７に記載の方法。
11. 半導体素子の試験システムであって、
    半導体素子を保持して順次搬送する第１の複数のピックアップヘッドを含む主タレットと、
    半導体素子を保持して順次搬送する第２の複数のピックアップヘッドを含む第１の２次タレットと、
    半導体素子を保持して順次搬送する第３の複数のピックアップヘッドを含む第２の２次タレットと、
    前記第１の２次タレットのピックアップヘッドの下で半導体素子と接触すべく構成された第１の試験パッドと、
    前記第２の２次タレットのピックアップヘッドの下で半導体素子と接触すべく構成された第２の試験パッドと、
    試験器に結合すべく構成され、前記第１の試験パッドおよび前記第２の試験パッドに結合された試験器ノードとを含むシステム。
12. 複数の半導体素子を供給する入力ラインと、
    前記複数の半導体素子を取り出す搬出ラインと
    を更に含む、請求項１１に記載の素子試験システム。
13. 半導体素子を前記主タレットから前記第１の２次タレットまたは前記第２の２次タレットへ搬送する分割ステージと、
    半導体素子を前記第１の２次タレットまたは前記第２の２次タレットから前記主タレットへ搬送する合体ステージとを更に含む、請求項１１に記載の素子試験システム。
14. 前記第１の２次タレットおよび前記第２の２次タレットが位相をずらして回転すべく構成されている、請求項１１に記載の素子試験システム。
15. 前記第１の２次タレット、前記第２の２次タレット、および前記主タレットが、同じ垂直軸の回りに回転すべく構成されている、請求項１１に記載の素子試験システム。
16. 前記第１の２次タレットおよび前記第２の２次タレットが、同じ第１の垂直軸の回りに回転すべく構成され、前記主タレットが前記第１の垂直軸とは異なる第２の垂直軸の回りに回転すべく構成されている、請求項１１に記載の素子試験システム。
17. 半導体素子の試験システムであって、
    半導体素子を保持して順次搬送する第１の複数のピックアップヘッドを含む主タレットと、
    半導体素子を保持して接触する第１の複数の試験ソケットを含む第１のテーブルと、
    半導体素子を保持して接触する第２の複数の試験ソケットを含む第２のテーブルと、
    前記第１の複数の試験ソケットのうち１個の試験ソケットと接触すべく構成された第１の試験クランプと、
    前記第２の複数の試験ソケットのうち１個の試験ソケットと接触すべく構成された第２の試験クランプと、
    試験器に結合すべく構成され、前記第１の試験クランプおよび前記第２の試験クランプに結合された試験器ノードとを含むシステム。
18. 前記第１のテーブルと前記第２のテーブルが異なる回転軸を有している、請求項１７に記載の半導体素子の試験システム。
19. 前記第２の試験クランプが前記第２の複数の試験ソケットのうち前記試験ソケットに接触していない場合のみ、前記第１の試験クランプが前記第１の複数の試験ソケットのうち前記試験ソケットに接触すべく構成されている、請求項１７に記載の半導体素子の試験システム。
20. 前記第１のテーブルと前記第２のテーブルが位相をずらして回転すべく構成されている、請求項１７に記載の素子試験システム。

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