JP2014089250A

JP2014089250A - 電位生成回路および液晶表示装置

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Publication number: JP2014089250A
Application number: JP2012237881A
Authority: JP
Inventors: Kazuhiro Ishiguchi; 和博石口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-10-29
Filing date: 2012-10-29
Publication date: 2014-05-15

Abstract

【課題】本発明は簡素な構成で消費電力の削減が可能な電位生成回路の提供を目的とする。
【解決手段】電位生成回路は、第１ハイサイド側電位を生成する第１ハイサイド側電位生成部２と、第１ハイサイド側電位よりも低い第２ハイサイド側電位を生成する第２ハイサイド側電位生成部１と、基準電圧ＶＲを基に、電流のプッシュプル動作により第２ハイサイド側電位よりも低い基準電位を生成する基準電位生成部４と、ハイサイド側回生部５とを備え、ハイサイド側回生部５は、ハイサイド側インダクタ５１とハイサイド側ダイオード５２とを備え、基準電位生成部４の電位変動に応じて、第２ハイサイド側電位生成部１は、基準電位生成部４へ電流を供給し、ハイサイド側回生部５は、電流の供給が停止した後は、ハイサイド側インダクタ５１に蓄えられた電気エネルギーを、第１ハイサイド側電位生成部２側への電流として利用することを特徴とする。
【選択図】図１

Description

本発明は電位生成回路に関し、例えば、液晶表示装置を駆動するための電位を生成する電位生成回路に関する。

一般に、アクティブマトリクス方式の液晶表示装置は、コモン電位の変化から２通りの駆動方式がある。１つ目の駆動方式は、ラインコモン反転方式と呼ばれ、ゲート電位の１行ごとにコモン電位の極性が反転する方式である。この方式において、ソース配線の電位はコモン電位の極性反転に従って反転する。なお、コモン電位の反転は複数行おきであってもよいが、画質向上の観点から１行おきに反転させるのが好ましい。また、それぞれの画素における極性反転の時間周期は典型的には１フレームごとである。

２つ目の駆動方式は、ドット反転方式である。この方式においては、コモン電位は一定に保たれ、ソース配線の電位は、コモン電位を基準として極性を反転する。ソース配線の電位の反転は、１行若しくは複数行おきに行われる。また、それぞれの画素における極性反転の時間周期は典型的には１フレームごとである。

コモン電位は、基準電圧に基づいて生成される。基準電圧は、ドット反転方式の場合は一定値であり、ラインコモン反転方式の場合は反転周期に合わせた矩形波である。

コモン電位生成回路の電力を削減する技術として、例えば特許文献１には、コモン電位の反転周期ごとに、液晶表示素子に蓄えられた電荷をコモン電位生成回路に回収して、コモン電位の生成を補助する技術が記載されている。

特開平１０−２９３５５９号公報

上述の特許文献１の技術においては、液晶表示素子に蓄えられた電荷を回収して、コモン電位生成回路に供給するために、反転周期ごとに複数のスイッチを切り替える必要があった。つまり、能動的な信号を生成するスイッチ切り替え回路が別途必要となり、回路規模および製造コストの増大につながっていた。

本発明は以上の課題を解決するためになされたものであり、簡易な構成で消費電力の削減が可能な電位生成回路の提供を目的とする。

本発明に係る電位生成回路は、外部電源電圧から第１ハイサイド側電位を生成する第１ハイサイド側電位生成部と、外部電源電圧から第１ハイサイド側電位よりも低い第２ハイサイド側電位を生成する第２ハイサイド側電位生成部と、基準電圧を基に、電流のプッシュプル動作により第２ハイサイド側電位よりも低い基準電位を生成する基準電位生成部と、ハイサイド側回生部とを備え、ハイサイド側回生部は、基準電位生成部と第２ハイサイド側電位生成部の間に接続されたハイサイド側インダクタと、アノードが基準電位生成部に接続され、カソードが第１ハイサイド側電位生成部に接続されたハイサイド側ダイオードとを備え、基準電位生成部の電位変動に応じて、第２ハイサイド側電位生成部は、基準電位生成部へハイサイド側インダクタを介して電流を供給し、ハイサイド側回生部は、基準電位生成部への電流の供給が停止した後は、ハイサイド側インダクタに蓄えられた電気エネルギーを、ハイサイド側ダイオードを介して第１ハイサイド側電位生成部側への電流として利用することを特徴とする。

また、本発明に係る電位生成回路は、基準電圧を基に、電流のプッシュプル動作により基準電位を生成する基準電位生成部と、外部電源電圧から、基準電位よりも低くかつグランドよりも低いローサイド側電位を生成するローサイド側電位生成部と、ローサイド側回生部とを備え、ローサイド側回生部は、基準電位生成部とグランドの間に接続されたローサイド側インダクタと、アノードがローサイド側電位生成部に接続され、カソードが基準電位生成部に接続されたローサイド側ダイオードとを備え、基準電位生成部の電位変動に応じて、ローサイド側インダクタには、基準電位生成部から電流が放出され、電流の放出が終わると、ローサイド側回生部は、ローサイド側インダクタに蓄えられた電気エネルギーを、ローサイド側ダイオードを介してローサイド側電位生成部側への吸い込み電流として利用することを特徴とする。

また、本発明に係る電位生成回路は、外部電源電圧から第１ハイサイド側電位を生成する第１ハイサイド側電位生成部と、外部電源電圧から第１ハイサイド側電位よりも低い第２ハイサイド側電位を生成する第２ハイサイド側電位生成部と、基準電圧を基に、電流のプッシュプル動作により第２ハイサイド側電位よりも低い基準電位を生成する基準電位生成部と、外部電源電圧から、基準電位よりも低くかつグランドよりも低いローサイド側電位を生成するローサイド側電位生成部と、ハイサイド側回生部と、ローサイド側回生部とを備え、ハイサイド側回生部は、基準電位生成部と第２ハイサイド側電位生成部の間に接続されたハイサイド側インダクタと、アノードが基準電位生成部に接続され、カソードが前記第１ハイサイド側電位生成部に接続されたハイサイド側ダイオードとを備え、ローサイド側回生部は、基準電位生成部とグランドの間に接続されたローサイド側インダクタと、アノードがローサイド側電位生成部に接続され、カソードが基準電位生成部に接続されたローサイド側ダイオードとを備え、基準電位生成部の電位変動に応じて、第２ハイサイド側電位生成部は、基準電位生成部へハイサイド側インダクタを介して電流を供給し、ハイサイド側回生部は、基準電位生成部への電流の供給が停止した後は、ハイサイド側インダクタに蓄えられた電気エネルギーを、ハイサイド側ダイオードを介して第１ハイサイド側電位生成部側への電流として利用し、基準電位生成部の電位変動に応じて、ローサイド側インダクタには、基準電位生成部から電流が放出され、電流の放出が終わると、ローサイド側回生部は、ローサイド側インダクタに蓄えられた電気エネルギーを、ローサイド側ダイオードを介してローサイド側電位生成部側への吸い込み電流として利用することを特徴とする。

本発明によれば、ハイサイド側回生部を設けることにより、基準電位生成部において発熱として損失となっていた電気エネルギーを、第１ハイサイド側電位生成部において有効に利用することが可能である。よって、消費電力を削減することが可能である。さらに、ハイサイド側回生部は、ハイサイド側インダクタとハイサイド側ダイオードから構成される、簡易な構成のため、コストの増大を抑制しつつ消費電力の削減が可能である。

また、本発明によれば、ローサイド側回生部を設けることにより、基準電位生成部においてで発熱として損失となっていた電気エネルギーを、ローサイド側電位生成部において有効に利用することが可能である。よって、消費電力を削減することが可能である。さらに、ローサイド側回生部は、ローサイド側インダクタとローサイド側ダイオードから構成される、簡易な構成のため、コストの増大を抑制しつつ消費電力の削減が可能である。

また、本発明によれば、ハイサイド側回生部とローサイド側回生部を設けることにより、基準電位生成部において発熱として損失となっていた電気エネルギーを、第１ハイサイド側電位生成部およびローサイド側電位生成部において有効に利用することが可能である。よって、消費電力を削減することが可能である。さらに、ハイサイド側回生部は、ハイサイド側インダクタとハイサイド側ダイオードから構成される、簡易な構成である。また、ローサイド側回生部も、ローサイド側インダクタとローサイド側ダイオードから構成される、簡易な構成である。よって、両側の回生部を簡易な構成で実現できるため、コストの増大を抑制しつつ消費電力の削減が可能である。

実施の形態１に係る電位生成回路の回路図である。実施の形態１に係る電位生成回路の動作を説明する図である。実施の形態２に係る電位生成回路の動作を説明する図である。実施の形態３に係る電位生成回路の回路図である。前提技術に係る電位生成回路の回路図である。前提技術に係る液晶パネルの構成を示す図である。

＜前提技術＞
本発明の実施形態を説明する前に、図５および図６を用いて本発明の前提技術を説明する。図５は、前提技術となる電位生成回路の回路図である。この電位生成回路は、液晶表示装置を駆動するための電位を生成する回路であり、図６は、一般的な液晶パネルの概略構成を示す図である。

図５に示す様に、電位生成回路は、第１ハイサイド側電位を生成する第１ハイサイド側電位生成部２と、第２ハイサイド側電位を生成する第２ハイサイド側電位生成部１と、基準電位を生成する基準電位生成部４と、ローサイド側電位を生成するローサイド側電位生成部３とを備える。

第１ハイサイド側電位生成部２、第２ハイサイド側電位生成部１およびローサイド側電位生成部３は、外部電源電圧生成部２００が生成する外部電源電圧ＶＣＣから電位を生成する。基準電位生成部４は、基準電圧ＶＲを基に電位を生成する。

各電位生成部が生成する電位の大小関係は、第１ハイサイド側電位、第２ハイサイド側電位、基準電位、ローサイド側電位の順に小さくなる。また、基準電位はグランドより大きく、ローサイド側電位はグランドよりも大きいとする。なお、グランドの電位は必ずしも０Ｖでなくても良い。

電位生成回路を液晶表示装置の駆動に用いる場合、各電位と図６のＴＦＴ（薄膜トランジスタ）１０４を駆動する電位との対応関係は以下の様になる。第１ハイサイド側電位はＴＦＴ１０４のゲートをオンするためのゲートオン電位に対応し、第２ハイサイド側電位は、ソースドライバ１００の電源電位に対応し、基準電位はコモン電位に対応し、ローサイド側電位はＴＦＴ１０４のゲートをオフするためのゲートオフ電位に対応する。なお、第２ハイサイド側電位は、階調電圧生成回路（図示せず）等にも使用される。

具体的には、ＴＦＴ１０４としてアモルファスシリコンＴＦＴを用いる場合、ゲートオン電位即ちノードＶＨの電位を２０Ｖ程度とし、ソース電位即ちノードＶＡの電位を１０Ｖ程度とし、基準電位即ちノードＶＣの電位および基準電圧ＶＲを５Ｖ程度とし、ゲートオフ電位即ちノードＶＬの電位を−５Ｖ程度とするのが一般的である。

以下、図５および図６を用いて電位生成回路の詳細を説明する。第１ハイサイド側電位生成部２およびローサイド側電位生成部３の出力は各ＴＦＴ１０４のゲートを駆動するゲートドライバ１０１に接続される。第２ハイサイド側電位生成部１の出力は、各ＴＦＴ１０４のソースを駆動するソースドライバ１００に接続される。基準電位生成部４の出力は、各ＴＦＴ１０４のコモン電極１０６に接続される。

図６に示す様に、一般的な液晶パネルは、行方向に延在するゲート配線１０２と列方向に延在するソース配線１０３が直交する領域に、ＴＦＴ１０４を備える。液晶表示素子１０４のゲートはゲート配線１０２に、ソースはソース配線１０３にそれぞれ接続される。

また、ＴＦＴ１０４のドレインには画素容量１０５が接続され、画素容量１０５の他方のコモン電極１０６にはコモン電位が入力される。一般に、画素容量１０５と並列に保持容量（図示せず）が挿入される。

ゲート配線１０２は、ゲート配線１０２にゲート電圧を供給するゲートドライバ１０１に接続される。また、各ソース配線１０３は、ソース配線１０３にソース電圧を供給するソースドライバ１００に接続される。

コモン電位は、図６に示した画素容量１０５以外に、ソース配線１０３と幾何学的な寄生容量を形成している。ゲート配線１０２は、通常ほとんど非選択状態にあり、ソースドライバ１００から見たコモン電位との容量は、画素容量１０５よりも前述の寄生容量が支配的な場合が多い。本前提技術では、どのように容量が形成されていても関係ないため、簡単のためにこれらを１つにまとめて総ソース・コモン間容量１１０として以降では説明する。

なお、近年ゲートドライバ１０１は、液晶パネル上に形成されることが多く、ゲートドライバ１０１をアモルファスシリコンＴＦＴで形成した場合は、ゲートドライバを専用のＩＣで形成する場合よりも、ノードＶＨ，ＶＬに対して消費電力が大きくなる傾向がある。

次に、基準電位生成部４について詳しく説明する。基準電位生成部４は、オペアンプ４２と、オペアンプ４２の出力とゲートが接続されたプッシュプルトランジスタ回路４１を備える。プッシュプルトランジスタ回路４１は、コンプリメンタリペアとしてのトランジスタ４１ａ，４１ｂにより構成される。トランジスタ４１ａ，４１ｂはバイポーラトランジスタであり、それぞれＮＰＮ型とＰＮＰ型である。

オペアンプ４２の正入力には、基準電圧ＶＲが入力され、オペアンプ４２の負入力には、プッシュプルトランジスタ回路４１の出力が接続される。なお、本前提技術では、ドット反転方式で液晶表示装置を駆動することを想定するため、基準電圧ＶＲは一定値である。

オペアンプ４２はボルテージフォロアとして機能し、ノードＶＣと基準電圧ＶＲとの電位差に応じてプッシュプルトランジスタ４１ａ，４１ｂをオン・オフすることにより、ノードＶＣの電位を基準電圧ＶＲに保とうとする。なお、オペアンプ４２の電源は、必要な入出力の電圧範囲を考慮して、一般的にはノードＶＡとグランド間に接続すると良い。

プッシュプルトランジスタ回路４１のハイサイド側、即ちトランジスタ４１ａのコレクタは、第２ハイサイド側電位生成部１の後段のノードＶＡに接続される。また、プッシュプルトランジスタ回路４１のローサイド側、即ちトランジスタ４１ｂのエミッタは、グランドに接続される。

また、各電位生成部の出力電圧の安定化のために、各ノードＶＨ，ＶＡ，ＶＣ，ＶＬにはコンデンサＣ３，Ｃ１，Ｃ２，Ｃ４がそれぞれ接続されている。

＜動作＞
ノードＶＣの電位は、平均ソース電位ＶＳの変動の影響を受けて変動する。ここで、平均ソース電位ＶＳとは、各ＴＦＴ１０４に印加されるソース電位の平均電位である。平均ソース電位ＶＳが時間とともに変化すると、ノードＶＣの電位、即ちコモン電位には、ソース電位の変化量と総ソース・コモン間容量に比例し、コンデンサＣ２の容量に反比例した電位変動が生じる。

平均ソース電位ＶＳが低下すると、それに伴ってノードＶＣの電位も低下する。すると、ボルテージフォロアを構成するオペアンプ４２は、ノードＶＣの電位と基準電圧ＶＲの電位差を検出し、ノードＶＣの電位を上昇させて基準電圧ＶＲと同じ電位に戻すために、トランジスタ４１ａのベースに電流を注入して、プッシュプルトランジスタ４１ａをオン状態にする。

トランジスタ４１ａがオン状態になると、ノードＶＡとノードＶＣが導通状態となり、ノードＶＢの電位は、ノードＶＣの電位に近づくとともに、第１ハイサイド側電位生成部１側からトランジスタ４１ａに電流が流れて、ノードＶＣの電位が上昇する。

ノードＶＣの電位が基準電圧ＶＲと等しくなると、オペアンプ４２はトランジスタ４１ａをオフ状態とするため、ノードＶＢとノードＶＣは非導通状態となる。

トランジスタ４１ａに電流が流れる際、トランジスタ４１ａのコレクタ・エミッタ間にはノードＶＡとノードＶＣ間の電位差が印加されるため、トランジスタ４１ａが発熱して熱損失が生じる。

一方、平均ソース電位ＶＳが上昇すると、それに伴ってノードＶＣの電位も上昇する。すると、ボルテージフォロアを構成するオペアンプ４２は、ノードＶＣの電位と基準電圧ＶＲの電位差を検出し、ノードＶＣの電位を低下させて基準電圧ＶＲと同じ電位に戻すために、トランジスタ４１ｂのベースに電流を注入して、トランジスタ４１ｂをオン状態にする。

トランジスタ４１ｂがオン状態になると、ノードＶＤとノードＶＣが導通状態となり、トランジスタ４１ｂからグランドに電流が放出されて、ノードＶＣの電位が低下する。ノードＶＣの電位が基準電圧ＶＲと等しくなると、オペアンプ４２はトランジスタ４１ｂをオフ状態にするため、ノードＶＤとノードＶＣは非導通状態となる。

トランジスタ４１ｂに電流が流れる際、トランジスタ４１ｂのコレクタ・エミッタ間にはグランドとノードＶＣ間の電位差が印加されるため、トランジスタ４１ｂが発熱して熱損失が生じる。

以上で説明したように、前提技術においては、ノードＶＣの電位、即ち基準電位（即ちコモン電位）を生成する際に、プッシュプルトランジスタ回路４１を構成するトランジスタ４１ａ，４１ｂの発熱による電力損失が起こっており、消費電力削減の観点から好ましくなかった。本発明はこの課題を解決するためのものである。

＜実施の形態１＞
＜構成＞
図１に、本実施の形態における電位生成回路の回路図を示す。本実施の形態における電位生成回路は、前提技術（図５）に対して、基準電位生成部４のハイサイド、ローサイドのそれぞれに、ハイサイド側回生部５とローサイド側回生部６をさらに備える。それ以外の構成については、前提技術（図５）と同じであるため、同じ部分については説明を省略する。

また、本実施の形態における電位生成回路は、前提技術と同様に、液晶表示装置の駆動に用いられる。電位生成回路が接続される液晶パネルの構成は図６と同じであるため、説明を省略する。なお、本実施の形態では、前提技術と同じくドット反転方式での駆動を想定して説明を行う。

ハイサイド側回生部５は、ハイサイド側インダクタ５１とハイサイド側ダイオード５２により構成される。ハイサイド側インダクタ５１は、第２ハイサイド側電位生成部１の後段のノードＶＡと、プッシュプルトランジスタ回路４１のハイサイド即ちノードＶＢとの間に接続される。また、ハイサイド側ダイオード５２のアノードはプッシュプルトランジスタ回路４１のハイサイド即ちノードＶＢに接続され、カソードは第１ハイサイド側電位生成部２の後段のノードＶＨに接続される。

ローサイド側回生部６は、ローサイド側インダクタ６１とローサイド側ダイオード６２により構成される。ローサイド側インダクタ６１は、プッシュプルトランジスタ回路４１のローサイド即ちノードＶＤと、グランドとの間に接続される。また、ローサイド側ダイオード６２のアノードはローサイド側電位生成部３の後段のノードＶＬに接続され、カソードはプッシュプルトランジスタ回路４１のローサイド即ちノードＶＤに接続される。

本実施の形態において、前提技術と同様に、例えばゲートオン電位即ちノードＶＨの電位は２０Ｖ程度であり、ソース電位即ちノードＶＡの電位は１０Ｖ程度であり、基準電位即ちノードＶＣの電位および基準電圧ＶＲは５Ｖ程度であり、ゲートオフ電位即ちノードＶＬの電位は−５Ｖ程度であるとする。なお、グランドの電位は必ずしも０Ｖでなくても良い。

なお、本実施の形態においては、上述した各電位の絶対値よりも、その大小関係が重要である。つまり、第１ハイサイド側電位、第２ハイサイド側電位、基準電位、ローサイド側電位の順に電位が低くなるとする。また、基準電位はグランドより高く、ローサイド側電位はグランドよりも低いとする。

なお、本実施の形態において、トランジスタ４１ａ，４１ｂとしてバイポーラトランジスタを用いたが、ＦＥＴでもよい。また、プッシュプルトランジスタ回路４１の構成は、エミッタフォロアでなく、エミッタ接地でもよい。但し、エミッタ接地とする場合、オペアンプ４２の入力の極性を反転させたり、トランジスタ４１ａ，４１ｂ間に貫通電流が流れないような対策を施したりする必要がある。

＜動作＞
本前提技術における電位生成回路は、ドット反転駆動方式で液晶表示装置を駆動する。つまり、基準電圧ＶＲは一定値をとり、ソース配線１０３の電位はフレームごとに反転する。

図２（ａ），（ｂ）を用いて、本実施の形態における電位生成回路の動作を説明する。なお、図２（ａ），（ｂ）の電位波形は動作を説明するための概念的なもので、実際に得られる電位波形とは必ずしも一致しない。

図２（ａ）に、平均ソース電位ＶＳの時間変化を示す。平均ソース電位とは、各ＴＦＴ１０４におけるソース電位の平均である。図２（ｂ）に、図２（ａ）に対応した各ノードＶＢ，ＶＣ，ＶＤの電位の時間変化を示す。

＜ハイサイド側の動作＞
図２の時刻Ｔ１において、平均ソース電位ＶＳが低下すると、それに伴ってノードＶＣの電位も低下する。すると、ボルテージフォロアを構成するオペアンプ４２は、基準電圧ＶＲとノードＶＣの電位の差を検出して、トランジスタ４１ａをオン状態にする。

トランジスタ４１ａがオンされると、ノードＶＢとノードＶＣが導通状態となる。なお、ハイサイド側ダイオード５２はその接続方向が逆のため、非導通状態である。このとき、ノードＶＢの電位は、ノードＶＣの電位に近づく。理想的にはノードＶＢの電位とノードＶＣの電位は等しくなるが、実際には、トランジスタ４１ａのベースに注入される電流量およびコレクタ・エミッタ間飽和電圧により、ノードＶＢの電位は、ノードＶＣの電位よりも若干高くなる。

時刻Ｔ１において、ハイサイド側インダクタ５１には、ノードＶＡとノードＶＢの電位差が印加され、時間とともにハイサイド側インダクタ５１を流れる電流量が増加する。第２ハイサイド側電位生成部１から供給された電流は、ハイサイド側インダクタ５１およびトランジスタ４１ａを介してノードＶＣへ流れるため、ノードＶＣの電位が上昇する。

第２ハイサイド側電位生成部１側からトランジスタ４１ａに電流が流れる際、トランジスタ４１ａのコレクタ・エミッタ間電圧はほとんどゼロであるため、トランジスタ４１ａの発熱が抑制される。この電流はハイサイド側インダクタ５１を介して流れるため、ハイサイド側インダクタ５１には電気エネルギーが蓄えられる。

時刻Ｔ２において、ノードＶＣの電位が、基準電圧ＶＲと等しい電位となると、オペアンプ４２はトランジスタ４１ａをオフ状態にする。トランジスタ４１ａがオフ状態になると、ノードＶＢとノードＶＣは非導通状態となる。しかし、ハイサイド側インダクタ５１は電流を流し続けようとするため、ハイサイド側インダクタ５１には逆起電圧が発生して、ノードＶＢの電位は、理想的にはノードＶＨの電位と等しくなる。実際には、ハイサイド側ダイオード５２の電圧降下があるため、ノードＶＢの電位は、ノードＶＨの電位よりも高くなる。つまり、インダクタ５１に流れる電流は、ノードＶＢからノードＶＨに向かって流れる。

即ち、時刻Ｔ２から時刻Ｔ３の間、ハイサイド側インダクタ５１に蓄えられていた電気エネルギーは、ハイサイド側ダイオード５２を介して、第１ハイサイド側電位生成部２側への電流として利用される。

すると、ノードＶＨの電位が上昇するため、第１ハイサイド側電位生成部２は電位の生成を止めるか、または弱める。つまり、第１ハイサイド側電位生成部２において、電力の消費が削減される。

時刻Ｔ３前後において、ハイサイド側インダクタ５１を流れる電流は時間とともに減少し、この電流がゼロになると、ノードＶＢの電位はノードＶＡの電位と等しくなる。実際には、ハイサイド側インダクタ５１の寄生容量および寄生抵抗により減衰していく共振波形が生じる。

＜ローサイド側の動作＞
次に、平均ソース電位ＶＳが上昇した場合について説明する。図２における時刻Ｔ４において、平均ソース電位ＶＳが上昇すると、それに伴ってノードＶＣの電位も上昇する。すると、ボルテージフォロアを構成するオペアンプ４２は、基準電圧ＶＲとノードＶＣの電位の差を検出して、トランジスタ４１ｂをオン状態にする。

トランジスタ４１ｂがオン状態になると、ノードＶＤとノードＶＣが導通状態となる。なお、ローサイド側ダイオード６２はその接続方向が逆のため、非導通状態である。このとき、ノードＶＤの電位は、ノードＶＣの電位に近づく。理想的にはノードＶＤの電位とノードＶＣの電位は等しくなるが、実際には、トランジスタ４１ｂのベースに注入される電流量およびコレクタ・エミッタ間飽和電圧により、ノードＶＤの電位は、ノードＶＣの電位よりも若干低くなる。

時刻Ｔ４において、ローサイド側インダクタ６１には、ノードＶＤの電位とグランドの電位差が印加され、時間とともにトランジスタ４１ｂからローサイド側インダクタ６１に向けて放出される電流が増加する。つまり、時間とともにノードＶＣの電位が低下する。

トランジスタ４１ｂからローサイド側インダクタ６１に向けて電流が放出される際、トランジスタ４１ｂのコレクタ・エミッタ間電圧はほとんどゼロであるため、トランジスタ４１ｂの発熱が抑制され、同時にローサイド側インダクタ６１には電気エネルギーが蓄えられる。

時刻Ｔ５において、ノードＶＣの電位が、基準電圧ＶＲと等しい電位となると、オペアンプ４２はトランジスタ４１ｂをオフ状態にする。トランジスタ４１ｂがオフ状態になると、ノードＶＤとノードＶＣは非導通状態となる。しかし、ローサイド側インダクタ６１は電流を流し続けようとするため、ローサイド側インダクタ６１には逆起電圧が発生して、ノードＶＤの電位は、理想的にはノードＶＬの電位と等しくなる。実際には、ローサイド側ダイオード６２の電圧降下があるため、ノードＶＤの電位は、ノードＶＬの電位よりも低くなる。つまり、ローサイド側ダイオード６２を介して、ノードＶＬからローサイド側インダクタ６１へ向かって電流が流れる。

即ち、時刻Ｔ５から時刻Ｔ６の間、ローサイド側インダクタ６１に蓄えられていた電気エネルギーは、ローサイド側ダイオード６２を介して、ローサイド側電位生成部３側への吸い込み電流として利用される。

すると、ノードＶＬの電位が低下するため、ローサイド側電位生成部３は電位の生成を弱める。つまり、ローサイド側電位生成部３において、電力の消費が削減される。

時刻Ｔ６前後において、ローサイド側インダクタ６１を流れる電流は時間とともに減少し、この電流がゼロになると、ノードＶＤの電位はグランドと等しくなる。実際には、ローサイド側インダクタ６１の寄生容量および寄生抵抗により減衰していく共振波形が生じる。

上述の動作説明では、トランジスタ４１ａ，４１ｂの状態として、オン状態とオフ状態の２つの状態で説明したが、実際には、その中間の状態が使用される時間が存在する。この中間の状態においては、電気エネルギーはトランジスタ４１ａ，４１ｂにおいて熱として損失となる。よって、この中間の状態が長いと、電気エネルギーの利用効率が低くなる。

また、ノードＶＢおよびノードＶＤの電位が変動することにより、オペアンプ４２のフィードバックループが不安定となる場合がある。そのような場合には、ノードＶＢ，ＶＤに若干の容量を付加することで、安定性を改善することができる。しかし、付加する容量が大きくなると、ノードＶＢおよびノードＶＤの電位は、トランジスタ４１ａ，４１ｂがオン状態のときにノードＶＣの電位から離れるため、トランジスタ４１ａ，４１ｂにおける発熱損失が増大し、電気エネルギーの利用効率が低くなる。

なお、本実施の形態において、ローサイド側回生部６を備えず、ノードＶＤがグランドに直接接続される構成としても良い。この場合、トランジスタ４１ｂの発熱を抑制する効果およびローサイド側電位生成部３の消費電力削減効果は得られず、トランジスタ４１ａの発熱を抑制する効果および第１ハイサイド側電位生成部２の消費電力削減効果のみが得られる。

また、本実施の形態において、ハイサイド側回生部５を備えず、ノードＶＢがノードＶＡに直接接続される構成としても良い。この場合、トランジスタ４１ａの発熱を抑制する効果および第１ハイサイド側電位生成部２の消費電力削減効果は得られず、トランジスタ４１ｂの発熱を抑制する効果およびローサイド側電位生成部３の消費電力削減効果のみが得られる。

なお、本実施の形態における電位生成回路は、液晶表示装置を駆動するための電位を生成する回路として説明したが、この用途に限るものではない。

＜効果＞
本実施の形態における電位生成回路は、外部電源電圧ＶＣＣから第１ハイサイド側電位を生成する第１ハイサイド側電位生成部２と、外部電源電圧ＶＣＣから前記第１ハイサイド側電位よりも低い第２ハイサイド側電位を生成する第２ハイサイド側電位生成部１と、基準電圧ＶＲを基に、電流のプッシュプル動作により第２ハイサイド側電位よりも低い基準電位を生成する基準電位生成部４と、ハイサイド側回生部５とを備え、ハイサイド側回生部５は、基準電位生成部４と第２ハイサイド側電位生成部１の間に接続されたハイサイド側インダクタ５１と、アノードが前記基準電位生成部４に接続され、カソードが第１ハイサイド側電位生成部２に接続されたハイサイド側ダイオード５２とを備え、基準電位生成部４の電位変動に応じて、第２ハイサイド側電位生成部１は、基準電位生成部４へハイサイド側インダクタ５１を介して電流を供給し、ハイサイド側回生部５は、基準電位生成部４への電流の供給が停止した後は、ハイサイド側インダクタ５１に蓄えられた電気エネルギーを、ハイサイド側ダイオード５２を介して第１ハイサイド側電位生成部２側への電流として利用することを特徴とする。

従って、本実施の形態においては、前提技術に対してハイサイド側回生部５をさらに設けることにより、前提技術において基準電位生成部４で発熱として損失となっていた電気エネルギーを、第１ハイサイド側電位生成部２において有効に利用することが可能である。よって、前提技術に対して消費電力を削減することが可能である。さらに、ハイサイド側回生部５は、ハイサイド側インダクタ５１とハイサイド側ダイオード５２から構成される、簡易な構成のため、コストの増大を抑制しつつ消費電力の削減が可能である。

また、本実施の形態における電位生成回路は、液晶表示装置を駆動するための電位を生成する回路であって、第１ハイサイド側電位はゲートオン電位であり、第２ハイサイド側電位はソース電位であり、基準電位はコモン電位であることを特徴とする。

従って、本実施の形態における電位生成回路を液晶表示装置に内蔵した場合、第１ハイサイド側電位生成部２の消費電力を削減できるため、液晶表示装置全体として消費電力を削減することが可能である。

また、本実施の形態における電位生成回路の基準電位生成部４は、オペアンプ４２と、オペアンプ４２の出力とゲートが接続されたプッシュプルトランジスタ回路４１とを備え、オペアンプ４２の正入力には、基準電圧ＶＲが入力され、オペアンプ４２の負入力には、プッシュプルトランジスタ回路４１の出力が接続され、ハイサイド側インダクタ５１は、プッシュプルトランジスタ回路４１のハイサイドに接続され、ハイサイド側ダイオード５２のアノードは、プッシュプルトランジスタ回路４１のハイサイドに接続され、プッシュプルトランジスタ回路４１のローサイドは、基準電圧ＶＲよりも電位の低いグランドに接続されることを特徴とする。

従って、前提技術においてプッシュプルトランジスタ回路４１が発熱することにより損失となっていた電気エネルギーを、第１ハイサイド側電位生成部２側で有効利用することが可能なため、消費電力の削減が可能である。また、プッシュプルトランジスタ回路４１のハイサイド側のトランジスタ４１ａの発熱を抑制することができるため、プッシュプルトランジスタ回路４１のハイサイド側のトランジスタ４１ａとして、許容損失の小さいトランジスタを用いることができるため、トランジスタの小型化が可能であり、よって回路の小型化が可能である。

また、本実施の形態における電位生成回路は、基準電圧ＶＲを基に、電流のプッシュプル動作により基準電位を生成する基準電位生成部４と、外部電源電圧から、基準電位よりも低くかつグランドよりも低いローサイド側電位を生成するローサイド側電位生成部３と、ローサイド側回生部６とを備え、ローサイド側回生部６は、基準電位生成部４とグランドの間に接続されたローサイド側インダクタ６１と、アノードがローサイド側電位生成部３に接続され、カソードが基準電位生成部４に接続されたローサイド側ダイオード６２とを備え、基準電位生成部４の電位変動に応じて、ローサイド側インダクタ６１には、基準電位生成部４から電流が放出され、電流の放出が終わると、ローサイド側回生部６は、ローサイド側インダクタ６１に蓄えられた電気エネルギーを、ローサイド側ダイオード６２を介してローサイド側電位生成部３側への吸い込み電流として利用することを特徴とする。

従って、本実施の形態においては、前提技術に対してローサイド側回生部６をさらに設けることにより、前提技術において基準電位生成部４で発熱として損失となっていた電気エネルギーを、ローサイド側電位生成部３において有効に利用することが可能である。よって、前提技術に対して消費電力を削減することが可能である。さらに、ローサイド側回生部６は、ローサイド側インダクタ６１とローサイド側ダイオード６２から構成される、簡易な構成のため、コストの増大を抑制しつつ消費電力の削減が可能である。

また、本実施の形態における電位生成回路は、液晶表示装置を駆動するための電位を生成する回路であって、基準電位はコモン電位であり、ローサイド側電位はゲートオフ電位であることを特徴とする。

従って、本実施の形態における電位生成回路を液晶表示装置に内蔵した場合、ローサイド側電位生成部３の消費電力を削減できるため、液晶表示装置全体として消費電力を削減することが可能である。

また、本実施の形態における電位生成回路の前記基準電位生成部４は、オペアンプ４２と、オペアンプ４２の出力とゲートが接続されたプッシュプルトランジスタ回路４１とを備え、オペアンプ４２の正入力には、基準電圧ＶＲが入力され、オペアンプの負入力には、プッシュプルトランジスタ回路４１の出力が接続され、ローサイド側インダクタ６１は、プッシュプルトランジスタ回路４１のローサイドに接続され、ローサイド側ダイオード６２のカソードは、プッシュプルトランジスタ回路４１のローサイドに接続され、プッシュプルトランジスタ回路４１のハイサイドは、基準電位、即ちコモン電位よりも高い電位に接続されることを特徴とする。

従って、前提技術においてプッシュプルトランジスタ回路４１が発熱することにより損失となっていた電気エネルギーを、ローサイド側電位生成部３側で有効利用することが可能なため、消費電力の削減が可能である。また、プッシュプルトランジスタ回路４１のローサイド側のトランジスタ４１ｂの発熱を抑制することができるため、プッシュプルトランジスタ回路４１のローサイド側のトランジスタ４１ｂとして、許容損失の小さいトランジスタを用いることができるため、トランジスタの小型化が可能であり、よって回路の小型化が可能である。

また、本実施の形態における電位生成回路は、外部電源電圧ＶＣＣから第１ハイサイド側電位を生成する第１ハイサイド側電位生成部２と、外部電源電圧ＶＣＣから前記第１ハイサイド側電位よりも低い第２ハイサイド側電位を生成する第２ハイサイド側電位生成部１と、基準電圧ＶＲを基に、電流のプッシュプル動作により第２ハイサイド側電位よりも低い基準電位を生成する基準電位生成部４と、外部電源電圧ＶＣＣから、基準電位よりも低くかつグランドよりも低いローサイド側電位を生成するローサイド側電位生成部３と、ハイサイド側回生部５と、ローサイド側回生部６とを備え、ハイサイド側回生部５は、基準電位生成部４と第２ハイサイド側電位生成部１の間に接続されたハイサイド側インダクタ５１と、アノードが基準電位生成部４に接続され、カソードが第１ハイサイド側電位生成部２に接続されたハイサイド側ダイオード５２とを備え、ローサイド側回生部６は、基準電位生成部４とグランドの間に接続されたローサイド側インダクタ６１と、アノードがローサイド側電位生成部３に接続され、カソードが基準電位生成部４に接続されたローサイド側ダイオード６２とを備え、基準電位生成部４の電位変動に応じて、第２ハイサイド側電位生成部１は、基準電位生成部４へハイサイド側インダクタ５１を介して電流を供給し、ハイサイド側回生部５は、基準電位生成部４への電流の供給が停止した後は、ハイサイド側インダクタ５１に蓄えられた電気エネルギーを、ハイサイド側ダイオード５２を介して第１ハイサイド側電位生成部２側への電流として利用し、基準電位生成部４の電位変動に応じて、ローサイド側インダクタ６１には、基準電位生成部４から電流が放出され、電流の放出が終わると、ローサイド側回生部６は、ローサイド側インダクタ６１に蓄えられた電気エネルギーを、ローサイド側ダイオード６２を介してローサイド側電位生成部３側への吸い込み電流として利用することを特徴とする。

従って、本実施の形態においては、前提技術に対してハイサイド側回生部５とローサイド側回生部６をさらに設けることにより、前提技術において基準電位生成部４で発熱として損失となっていた電気エネルギーを、第１ハイサイド側電位生成部２およびローサイド側電位生成部３において有効に利用することが可能である。よって、前提技術に対して消費電力を削減することが可能である。さらに、ハイサイド側回生部５は、ハイサイド側インダクタ５１とハイサイド側ダイオード５２から構成される、簡易な構成である。また、ローサイド側回生部６も、ローサイド側インダクタ６１とローサイド側ダイオード６２から構成される、簡易な構成である。よって、両側の回生部を簡易な構成で実現できるため、コストの増大を抑制しつつ消費電力の削減が可能である。

また、本実施の形態における電位生成回路は、液晶表示装置を駆動するための電位を生成する回路であって、第１ハイサイド側電位はゲートオン電位であり、第２ハイサイド側電位はソース電位であり、基準電位はコモン電位であり、ローサイド側電位はゲートオフ電位であることを特徴とする。

従って、本実施の形態における電位生成回路を液晶表示装置に内蔵した場合、第１ハイサイド側電位生成部２およびローサイド側電位生成部３の消費電力を削減できるため、液晶表示装置全体として消費電力を削減することが可能である。

また、本実施の形態における電位生成回路において、基準電位生成部４は、オペアンプ４２と、オペアンプ４２の出力とゲートが接続されたプッシュプルトランジスタ回路４１とを備え、オペアンプ４２の正入力には、基準電圧ＶＲが入力され、オペアンプ４２の負入力には、プッシュプルトランジスタ回路４１の出力が接続され、ハイサイド側インダクタ５１は、プッシュプルトランジスタ回路４１のハイサイドに接続され、ハイサイド側ダイオード５２のアノードは、プッシュプルトランジスタ回路４１のハイサイドに接続され、ローサイド側インダクタ６１は、プッシュプルトランジスタ回路４１のローサイドに接続され、ローサイド側ダイオード６２のカソードは、プッシュプルトランジスタ回路４１のローサイドに接続されることを特徴とする。

従って、前提技術においてプッシュプルトランジスタ回路４１が発熱することにより損失となっていた電気エネルギーを、第１ハイサイド側電位生成部２側およびローサイド側電位生成部３で有効利用することが可能なため、消費電力の削減が可能である。また、プッシュプルトランジスタ回路４１のハイサイド側のトランジスタ４１ａおよびローサイド側のトランジスタ４１ｂの発熱を抑制することができるため、トランジスタ４１ａおよびトランジスタ４１ｂとして、許容損失の小さいトランジスタを用いることができるため、トランジスタの小型化が可能であり、よって回路の小型化が可能である。

＜実施の形態２＞
本実施の形態における電位生成回路は、実施の形態１と同様に、液晶表示装置の駆動に用いられる。駆動方式として、実施の形態１ではドット反転方式を想定したが、本実施の形態ではラインコモン反転方式で駆動を行う。つまり、本実施の形態において、図１における基準電圧ＶＲは一定電圧ではなく、図３（ａ）に示すように、ＶＲ１とＶＲ２の電位を周期的に繰り返す矩形電圧となる。それ以外の構成は実施の形態１（図１）と同じであるため、説明を省略する。本実施の形態において、図１に前述の変更を加えたものとして、図１を用いて説明を行う。

＜ハイサイド側の動作＞
図３（ａ）に基準電圧ＶＲの時間変化を示す。また、図３（ｂ）に基準電圧ＶＲの変化に対応した各ノードＶＢ，ＶＣ，ＶＤの電位の時間変化を示す。

図３の時刻Ｔ１において、基準電圧ＶＲがＶＲ１からＶＲ２へ上昇すると、ノードＶＣの電位はＶＲ１であるため、オペアンプ４２の入力に電位差が生じる。すると、オペアンプ４２は、トランジスタ４１ａのゲートに電流を注入して、トランジスタ４１ａをオン状態にする。

トランジスタ４１ａがオン状態になると、ノードＶＢとノードＶＣが導通状態となる。なお、ハイサイド側ダイオード５２はその接続方向が逆のため、非導通状態である。このとき、ノードＶＢの電位は、ノードＶＣの電位に近づき、理想的にはノードＶＢの電位とノードＶＣの電位は等しくなる。

時刻Ｔ２において、ノードＶＣの電位が、基準電圧ＶＲと等しい電位、即ちＶＲ２となると、オペアンプ４２はトランジスタ４１ａをオフ状態にする。トランジスタ４１ａがオフ状態になると、ノードＶＢとノードＶＣは非導通状態となる。しかし、ハイサイド側インダクタ５１は電流を流し続けようとするため、ハイサイド側インダクタ５１に逆起電圧が発生して、ノードＶＢの電位は、理想的にはノードＶＨの電位と等しくなるため、ハイサイド側インダクタ５１に流れる電流は、ノードＶＢからノードＶＨに向かって流れる。

すると、ノードＶＨの電位（図示せず）が上昇するため、第１ハイサイド側電位生成部２は電位の生成を止めるか、または弱める。つまり、第１ハイサイド側電位生成部２において、電力の消費が削減される。

時刻Ｔ３前後において、ハイサイド側インダクタ５１を流れる電流は時間とともに減少し、この電流がゼロになると、ノードＶＢの電位はノードＶＡの電位と等しくなる。

＜ローサイド側の動作＞
図３の時刻Ｔ４において、基準電圧ＶＲがＶＲ２からＶＲ１へ下降すると、ノードＶＣの電位はＶＲ２であるため、オペアンプ４２の入力に電位差が生じる。すると、オペアンプ４２は、トランジスタ４１ｂのゲートに電流を注入して、トランジスタ４１ｂをオン状態にする。

トランジスタ４１ｂがオン状態になると、ノードＶＤとノードＶＣが導通状態となる。なお、ローサイド側ダイオード６２はその接続方向が逆のため、非導通状態である。このとき、ノードＶＤの電位は、ノードＶＣの電位に近づき、理想的にはノードＶＤの電位とノードＶＣの電位は等しくなる。

時刻Ｔ４において、ローサイド側インダクタ６１には、ノードＶＤとグランドの電位差が印加され、時間とともにトランジスタ４１ｂからローサイド側インダクタ６１に向けて放出される電流が増加する。つまり、時間とともにノードＶＣの電位が低下する。

時刻Ｔ５において、ノードＶＣの電位が、基準電圧ＶＲと等しい電位、即ちＶＲ１となると、オペアンプ４２はトランジスタ４１ｂをオフ状態にする。トランジスタ４１ｂがオフ状態になると、ノードＶＤとノードＶＣは非導通状態となる。しかし、ローサイド側インダクタ６１は電流を流し続けようとするため、ローサイド側インダクタ６１には逆起電圧が発生して、ノードＶＤの電位は、理想的にはノードＶＬの電位と等しくなるため、ローサイド側ダイオード６２を介して、ノードＶＬからローサイド側インダクタ６１へ向かって電流が流れる。

すると、ノードＶＬの電位が低下するため、ローサイド側電位生成部３は電位の生成を止めるか、または弱める。つまり、ローサイド側電位生成部３において、電力の消費が削減される。

時刻Ｔ６前後において、ローサイド側インダクタ６１を流れる電流は時間とともに減少し、この電流がゼロになると、ノードＶＤの電位はグランドと等しくなる。

以上で述べた様に、電位生成回路がラインコモン反転方式で液晶表示装置の駆動を行う場合においても、ドット反転方式で駆動を行う実施の形態１で述べた効果と同様の効果を得ることが可能である。

＜実施の形態３＞
本実施の形態における電位生成回路を図４に示す。実施の形態１（図１）においては、ハイサイド側ダイオード５２のカソードはノードＶＨに接続されていたが、本実施の形態においては、外部電源電圧ＶＣＣを生成する外部電源電圧生成部２００の後段に接続される。なお、外部電源電圧ＶＣＣの電位は、第２ハイサイド側電位生成部１の生成する電位よりも高いとする。その他の点は図１と同じであるため、説明を省略する。

実施の形態１においては、ハイサイド側インダクタ５１に蓄えられた電気エネルギーは、第１ハイサイド側電位生成部２において利用された。一方、本実施の形態においては、ハイサイド側ダイオード５２のカソードは外部電源電圧生成部２００の後段に接続されるため、外部電源電圧生成部２００において利用される。

つまり、ハイサイド側インダクタ５１からハイサイド側ダイオード５２を通して、外部電源電圧生成部２００へ電流が流れると、外部電源電圧生成部２００の後段の電位が上昇するため、外部電源電圧生成部２００は、電位の生成を止めるか、または弱める。よって、外部電源電圧生成部２００において、消費電力の削減が可能である。

また、ハイサイド側ダイオード５２のカソードを外部電源電圧生成部２００の後段に接続するのではなく、第２ハイサイド側電位生成部１の生成する電位よりも高い電位を生成する、外部の電位生成部（図示せず）の後段に接続してもよい。この様な構成にした場合は、この外部の電位生成部において、ハイサイド側インダクタ５１に蓄えられた電気エネルギーが利用される。

また、本実施の形態において、ローサイド側ダイオード６２のアノードをローサイド側電位生成部３の後段に接続するのではなく、グランドよりも低い電位を生成する、外部の電位生成部（図示せず）の後段に接続してもよい。この様な構成にした場合は、この外部の電位生成部において、ローサイド側インダクタ６１に蓄えられた電気エネルギーが利用される。

＜効果＞
本実施の形態における電位生成回路において、外部電源電圧ＶＣＣの電位が第２ハイサイド側電位よりも高い場合、ハイサイド側ダイオード５２のカソードが第１ハイサイド側電位生成部２に接続される代わりに、外部電源電圧ＶＣＣを生成する外部電源電圧生成部２００に接続されることを特徴とする。

従って、ハイサイド側ダイオード５２のカソードを第１ハイサイド側電位生成部２に接続する代わりに、外部電源電圧ＶＣＣを生成する外部電源電圧生成部２００に接続すれば、ハイサイド側インダクタ５１に蓄えられた電気エネルギーを外部電源電圧生成部２００において利用することが可能となる。よって、外部電源電圧生成部２００の消費電力を削減することが可能である。

また、本実施の形態において、ハイサイド側ダイオード５２のカソードは、第１ハイサイド側電位生成部２に接続される代わりに、第２ハイサイド側電位よりも高い電位を生成する外部の電位生成部に接続されることを特徴とする。

従って、ハイサイド側ダイオード５２のカソードを第１ハイサイド側電位生成部２に接続する代わりに、第２ハイサイド側電位よりも高い電位を生成する外部の電位生成部に接続すれば、ハイサイド側インダクタ５１に蓄えられた電気エネルギーを外部の電位生成部において利用することが可能となる。よって、この外部の電位生成部の消費電力を削減することが可能である。

また、本実施の形態において、ローサイド側ダイオード６２のアノードは、ローサイド側電位生成部３に接続される代わりに、グランドよりも低い電位を生成する外部の電位生成部に接続されることを特徴とする。

従って、ローサイド側ダイオード６２のアノードをローサイド側電位生成部３に接続する代わりに、グランドよりも低い電位を生成する外部の電位生成部に接続すれば、ローサイド側インダクタ６１に蓄えられた電気エネルギーを外部の電位生成部において利用することが可能となる。よって、この外部の電位生成部の消費電力を削減することが可能である。

＜実施の形態４＞
本実施の形態における液晶表示装置は、実施の形態１〜３のいずれかで説明した電位生成回路を備える。本実施の形態において、電位生成回路は、液晶表示装置を駆動するための電位を生成する。電位生成回路が生成する各電位と、液晶表示装置の液晶パネルに備わるＴＦＴ１０４のゲートオン電位、ゲートオフ電位、ソース電位およびコモン電位との対応関係は、実施の形態１で述べた通りである。

本実施の形態における液晶表示装置は、実施の形態１〜３のいずれかで説明した電位生成回路を備える。従って、実施の形態１で述べた様に、電位生成回路において低コストで消費電力の削減が可能なため、電位生成回路を液晶表示装置に内蔵すれば、低コストで液晶表示装置の消費電力を削減することが可能である。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１第２ハイサイド側電位生成部、２第１ハイサイド側電位生成部、３ローサイド側電位生成部、４基準電位生成部、５ハイサイド側回生部、６ローサイド側回生部、４１プッシュプルトランジスタ回路、４１ａ，４１ｂトランジスタ、４２オペアンプ、５１ハイサイド側インダクタ、５２ハイサイド側ダイオード、６１ローサイド側インダクタ、６２ローサイド側ダイオード、１００ソースドライバ、１０１ゲートドライバ、１０２ゲート配線、１０３ソース配線、１０４ＴＦＴ、１０５画素容量、１０６コモン電極、１１０総ソース・コモン間容量、２００外部電源電圧生成部。

Claims

外部電源電圧から第１ハイサイド側電位を生成する第１ハイサイド側電位生成部と、
前記外部電源電圧から前記第１ハイサイド側電位よりも低い第２ハイサイド側電位を生成する第２ハイサイド側電位生成部と、
基準電圧を基に、電流のプッシュプル動作により前記第２ハイサイド側電位よりも低い基準電位を生成する基準電位生成部と、
ハイサイド側回生部と、
を備え、
前記ハイサイド側回生部は、
前記基準電位生成部と前記第２ハイサイド側電位生成部の間に接続されたハイサイド側インダクタと、
アノードが前記基準電位生成部に接続され、カソードが前記第１ハイサイド側電位生成部に接続されたハイサイド側ダイオードと、
を備え、
前記基準電位生成部の電位変動に応じて、前記第２ハイサイド側電位生成部は、前記基準電位生成部へ前記ハイサイド側インダクタを介して電流を供給し、
前記ハイサイド側回生部は、前記基準電位生成部への電流の供給が停止した後は、前記ハイサイド側インダクタに蓄えられた電気エネルギーを、前記ハイサイド側ダイオードを介して前記第１ハイサイド側電位生成部側への電流として利用することを特徴とする、
電位生成回路。
前記電位生成回路は、液晶表示装置を駆動するための電位を生成する回路であって、
前記第１ハイサイド側電位はゲートオン電位であり、
前記第２ハイサイド側電位はソース電位であり、
前記基準電位はコモン電位であることを特徴とする、
請求項１に記載の電位生成回路。
前記基準電位生成部は、
オペアンプと、
前記オペアンプの出力とゲートが接続されたプッシュプルトランジスタ回路と、
を備え、
前記オペアンプの正入力には、前記基準電圧が入力され、
前記オペアンプの負入力には、前記プッシュプルトランジスタ回路の出力が接続され、
前記ハイサイド側インダクタは、前記プッシュプルトランジスタ回路のハイサイドに接続され、
前記ハイサイド側ダイオードのアノードは、前記プッシュプルトランジスタ回路のハイサイドに接続され、
前記プッシュプルトランジスタ回路のローサイドは、前記基準電位よりも電位の低いグランドに接続されることを特徴とする、
請求項１または２に記載の電位生成回路。
基準電圧を基に、電流のプッシュプル動作により基準電位を生成する基準電位生成部と、
外部電源電圧から、前記基準電位よりも低くかつグランドよりも低いローサイド側電位を生成するローサイド側電位生成部と、
ローサイド側回生部と、
を備え、
前記ローサイド側回生部は、
前記基準電位生成部とグランドの間に接続されたローサイド側インダクタと、
アノードが前記ローサイド側電位生成部に接続され、カソードが前記基準電位生成部に接続されたローサイド側ダイオードと、
を備え、
前記基準電位生成部の電位変動に応じて、前記ローサイド側インダクタには、前記基準電位生成部から電流が放出され、
電流の放出が終わると、前記ローサイド側回生部は、前記ローサイド側インダクタに蓄えられた電気エネルギーを、前記ローサイド側ダイオードを介して前記ローサイド側電位生成部側への吸い込み電流として利用することを特徴とする、
電位生成回路。
前記電位生成回路は、液晶表示装置を駆動するための電位を生成する回路であって、
前記基準電位はコモン電位であり、
前記ローサイド側電位はゲートオフ電位であることを特徴とする、
請求項４に記載の電位生成回路。
前記基準電位生成部は、
オペアンプと、
前記オペアンプの出力とゲートが接続されたプッシュプルトランジスタ回路とを備え、
前記オペアンプの正入力には、前記基準電圧が入力され、
前記オペアンプの負入力には、前記プッシュプルトランジスタ回路の出力が接続され、
前記ローサイド側インダクタは、前記プッシュプルトランジスタ回路のローサイドに接続され、
前記ローサイド側ダイオードのカソードは、前記プッシュプルトランジスタ回路のローサイドに接続され、
前記プッシュプルトランジスタ回路のハイサイドは、前記基準電位よりも高い電位に接続されることを特徴とする、
請求項４または５に記載の電位生成回路。
外部電源電圧から第１ハイサイド側電位を生成する第１ハイサイド側電位生成部と、
前記外部電源電圧から前記第１ハイサイド側電位よりも低い第２ハイサイド側電位を生成する第２ハイサイド側電位生成部と、
基準電圧を基に、電流のプッシュプル動作により前記第２ハイサイド側電位よりも低い基準電位を生成する基準電位生成部と、
前記外部電源電圧から、前記基準電位よりも低くかつグランドよりも低いローサイド側電位を生成するローサイド側電位生成部と、
ハイサイド側回生部と、
ローサイド側回生部と、
を備え、
前記ハイサイド側回生部は、
前記基準電位生成部と前記第２ハイサイド側電位生成部の間に接続されたハイサイド側インダクタと、
アノードが前記基準電位生成部に接続され、カソードが前記第１ハイサイド側電位生成部に接続されたハイサイド側ダイオードと、
を備え、
前記ローサイド側回生部は、
前記基準電位生成部と前記グランドの間に接続されたローサイド側インダクタと、
アノードが前記ローサイド側電位生成部に接続され、カソードが前記基準電位生成部に接続されたローサイド側ダイオードと、
を備え、
前記基準電位生成部の電位変動に応じて、前記第２ハイサイド側電位生成部は、前記基準電位生成部へ前記ハイサイド側インダクタを介して電流を供給し、
前記ハイサイド側回生部は、前記基準電位生成部への電流の供給が停止した後は、前記ハイサイド側インダクタに蓄えられた電気エネルギーを、前記ハイサイド側ダイオードを介して前記第１ハイサイド側電位生成部側への電流として利用し、
前記基準電位生成部の電位変動に応じて、前記ローサイド側インダクタには、前記基準電位生成部から電流が放出され、
電流の放出が終わると、前記ローサイド側回生部は、前記ローサイド側インダクタに蓄えられた電気エネルギーを、前記ローサイド側ダイオードを介して前記ローサイド側電位生成部側への吸い込み電流として利用することを特徴とする、
電位生成回路。
前記電位生成回路は、液晶表示装置を駆動するための電位を生成する回路であって、
前記第１ハイサイド側電位はゲートオン電位であり、
前記第２ハイサイド側電位はソース電位であり、
前記基準電位はコモン電位であり、
前記ローサイド側電位はゲートオフ電位であることを特徴とする、
請求項７に記載の電位生成回路。
前記基準電位生成部は、
オペアンプと、
前記オペアンプの出力とゲートが接続されたプッシュプルトランジスタ回路とを備え、
前記オペアンプの正入力には、前記基準電圧が入力され、
前記オペアンプの負入力には、前記プッシュプルトランジスタ回路の出力が接続され、
前記ハイサイド側インダクタは、前記プッシュプルトランジスタ回路のハイサイドに接続され、
前記ハイサイド側ダイオードのアノードは、前記プッシュプルトランジスタ回路のハイサイドに接続され、
前記ローサイド側インダクタは、前記プッシュプルトランジスタ回路のローサイドに接続され、
前記ローサイド側ダイオードのカソードは、前記プッシュプルトランジスタ回路のローサイドに接続されることを特徴とする、
請求項７または８に記載の電位生成回路。
前記外部電源電圧の電位が前記第２ハイサイド側電位よりも高い場合、
前記ハイサイド側ダイオードのカソードが前記第１ハイサイド側電位生成部に接続される代わりに、前記外部電源電圧を生成する外部電源電圧生成部に接続されることを特徴とする、
請求項１〜３、７〜９のいずれかに記載の電位生成回路。
前記ハイサイド側ダイオードのカソードは、前記第１ハイサイド側電位生成部に接続される代わりに、前記第２ハイサイド側電位よりも高い電位を生成する外部の電位生成部に接続されることを特徴とする、
請求項１〜３、７〜９のいずれかに記載の電位生成回路。
前記ローサイド側ダイオードのアノードは、前記ローサイド側電位生成部に接続される代わりに、前記グランドよりも低い電位を生成する外部の電位生成部に接続されることを特徴とする、
請求項４〜９のいずれかに記載の電位生成回路。
請求項１〜１２のいずれかに記載の電位生成回路を備える、
液晶表示装置。