JP2014087252A

JP2014087252A - スイッチングレギュレータにおける磁場キャンセル

Info

Publication number: JP2014087252A
Application number: JP2013204019A
Authority: JP
Inventors: Shtargot Leonard; シュタルゴットレオナルド; Cheng Daniel; チェンダニエル; John Gardner; ガードナージョン; Witt Jeffrey; ウィットジェフリー; Kueck Christian; クエッククリスチャン
Original assignee: Linear Technology LLC
Current assignee: Linear Technology LLC
Priority date: 2012-10-19
Filing date: 2013-09-30
Publication date: 2014-05-12
Anticipated expiration: 2033-09-30
Also published as: CN103780077B; US8823345B2; US20140111174A1; EP2722987B1; CN103780077A; TW201419732A; TWI492507B; JP5779213B2; EP2722987A1

Abstract

【課題】スイッチングレギュレータにおける磁場キャンセルの提供。
【解決手段】スイッチングレギュレータ構造は、連結された対向する磁場を用いて、単一の磁気ループを分割して複数の磁気ループとして、キャンセル効果を発生させ、これにより、磁場全体を大幅に低減する。その結果、ＥＭＩが低減する。一実施形態において、２つのスイッチ１４Ａおよび１４Ｂを並列に用い、これら２つのスイッチは、面内の他方のスイッチ１２（高側スイッチ）を挟む。対向するカレントループ２４および２５をチップまたはＰＣＢ上においてできるだけ密接して設置することで、これらのコンポーネントを多様なカレントループの鏡像を形成するように配置する。その結果発生する磁場が反対方向となり、相互に実質的にキャンセルし合う。
【選択図】図２Ａ

Description

本出願は、仮出願シリアル番号第６１／７１５，９４７号（出願日：２０１２年１０月１９日、名称：「ＭａｇｎｅｔｉｃＦｉｅｌｄＣａｎｃｅｌｌａｔｉｏｎＩｎＳｗｉｔｃｈｉｎｇＲｅｇｕｌａｔｏｒｓ」、ＬｅｏｎａｒｄＳｈｔａｒｇｏｔら）からの優先権を主張する。本明細書中、同文献を参考のため援用する。

本発明は、スイッチングレギュレータに関し、詳細には、高周波スイッチングにより発生する磁場に起因する電磁干渉（ＥＭＩ）を低減するための技術に関する。

スイッチングレギュレータは典型的には、１００ＫＨｚ〜５ＭＨｚの周波数において切り替わる。小型カレントループがこのような高速で発生した場合、大磁場の発生の原因となり得る。集積回路（ＩＣ）内に形成されたスイッチの場合、カレントループがＩＣ全体内において発生するか、ＩＣの内部において部分的にまたは外部において部分的に発生し得る。電源スイッチ閉鎖または同期整流器スイッチ閉鎖に起因してループが初期過渡電流を伝導した場合、比較的高いｄｉ／ｄｔに起因して高磁場が発生し、その結果電磁干渉（ＥＭＩ）が発生し得る。

図１Ａは、スイッチング電源内の従来技術のカレントループ１０を示す。このカレントループ１０の場合、ループ（例えば、トランジスタ、ワイヤ／トレース、コンデンサ、寄生など）を形成している回路全体は磁場を増加させて、その結果ＥＭＩが発生する。スイッチ１２および１４をＭＯＳＦＥＴとして図示しているが、スイッチ１２および１４は他の任意の種類のスイッチ（例えば、バイポーラトランジスタ）であってもよい。スイッチ１２および１４はｎチャネルＭＯＳＦＥＴとして図示しているが、用途に応じてＣＭＯＳトランジスタを用いてもよい。スイッチの寄生容量１６および１８を図示している。

本例において、スイッチ１２および１４を同期的に切り換えて、端子１での電源電圧（Ｖｃｃ）を出力端子２へ接続した後、端子３での対地電圧を出力端子２へと接続する交互接続を行うと仮定する。バックレギュレータ内の出力回路１７の一部として、インダクタ（図示せず）を端子２へ接続することができる。レギュレータの一例において、ＰＷＭコントローラＩＣ１９を２つのスイッチ１２および１４のゲートに接続して、調整電圧Ｖｏｕｔまたは調整電流を出力するスイッチデューティサイクルを制御する。デューティサイクルを制御することで、レギュレータの出力電圧に比例するフィードバック電圧Ｖｆｂを発生させて、基準電圧に整合させる。これらのスイッチのうちの１つを電源スイッチと呼び、他方は同期整流器である。同期整流器は、本質的に低電圧降下ダイオードとして機能する。短絡を回避するため、スイッチ１２および１４は同時にオンにされない。

レギュレータは、任意の種類（例えば、バック、ブースト、フライバックなど）でよく、スイッチ１２および１４のインダクタへの特定の接続は、レギュレータの種類によって決定される。本発明は、任意の種類のスイッチングレギュレータにおいて用いることが可能であり、本発明を標準的なバックレギュレータスイッチング構成に適用した場合のコンセプトを例示するために、特定の例を示す。

図１Ａ中、従来のバイパスコンデンサ２０が端子１と端子３との間に接続された様子が図示される。バイパスコンデンサは典型的には、従来技術のスイッチング回路において使用される。端子１がＶｃｃへ接続されかつ端子３が接地されていると仮定した場合、スイッチ１２および１４が開閉する際、バイパスコンデンサ２０は過渡電流を平滑化する。例えば、レギュレータコントローラがスイッチ１２を閉鎖してインダクタを充電した場合、端子２を介してインダクタへ接続されている充電されたコンデンサ２０により、サージ電流が発生する。これにより、サージ電流に起因するＶｃｃの降下全てのオフセットが支援され、スイッチング過渡電流が平滑化される。コンデンサ２０は、端子２、３および１の周囲のカレントループの一部を形成する。スイッチ１２および１４の寄生容量１６および１８もカレントループの一部であり、スイッチ１４がオフにされスイッチ１２がオンにされると、寄生コンデンサ１８が充電する。

理解されるように、スイッチング周波数において、超高速かつ高電流パルス（高ｄｉ／ｄｔ）がループ１０を通じて発生する。このパルスによってＥＭＩが発生し、近隣電気回路と干渉し得るか近隣電気回路中の歪みの原因となり得る。

スイッチ１２および１４は、ＩＣ２１内にあり得、ＰＷＭコントローラＩＣ１９の一部となり得る。

図１Ｂは、図１Ａの回路の別の図であり、プリント基板（ＰＣＢ）上またはＩＣパッケージ内のトランジスタスイッチ位置を示す。端子１、２および３は、ＩＣパッケージから延びたピンの接続ノードであり得る。カレントループ１０は、反時計回り方向に流れる過渡電流を示し、この過渡電流に起因して、磁場方向が上方向となる（黒丸で図示）。磁場は、全ての方向において放射状に広がって、特定のパターンを形成する。

必要とされているのは、ＥＭＩ低減のために、スイッチングレギュレータによって生成される磁場全体を低減するための技術である。

本発明は、大幅に低減した磁場全体を生成するスイッチングレギュレータである。磁場は、スイッチ電流を迅速に変化させることと関連付けられる。

本発明の技術は、従来技術の単一の磁気ループを分割して、（それぞれが高周波数スイッチを組み入れる）複数の磁気ループとする。これら複数のループは、連結された対向する磁場を有する。これらの連結された対向する磁場は相互にキャンセルし合うため、従来技術の設計と比較して、磁場全体およびＥＭＩが大幅に低減することになる。

本発明の磁場キャンセル技術は、スイッチモード電源内の平面スイッチング回路および三次元（３Ｄ）スイッチング回路双方に適用することが可能である。平面構造は、集積回路およびプリント基板を含む。３Ｄ構造は、積層（垂直配向）ループコンポーネントと、積層集積回路要素と、積層プリント基板とを含む。

一実施形態において、上側電源スイッチおよび同期整流器スイッチ（下側スイッチ）を以下のように分割および配置する。平面の実施形態において、下側スイッチを分割して、並列動作する２つの同一の下側スイッチとし、下側スイッチを上側スイッチの他方側上に配置する。第１のバイパスコンデンサを第１の下側スイッチと上側スイッチとの間に接続し、第２のバイパスコンデンサを第２の下側スイッチと上側スイッチとの間に接続する。この構成は本質的に鏡像であり、上側スイッチが中間にある。上側スイッチがオンされた直後を想定した場合、カレントループは上側スイッチおよび第１の下側スイッチを通じて反時計回りとなり、カレントループは上側スイッチおよび第２の下側スイッチを通じて時計回りとなる。発生するこれら２つの磁場の方向は、反対方向である。これらのループは極めて密接しているため、これらの発生した磁場は実質的にキャンセルされるため、レギュレータから放射状に広がる磁場全体が大幅に低減し、その結果ＥＭＩが低減する。

本技術は、上側スイッチを分割することにも適用することができる。第１の一対の上側スイッチおよび下側スイッチにより、第１のカレントループが１方向に発生し、第２の一対の上側スイッチおよび下側スイッチにより、第２のカレントループが反対方向に発生して、キャンセル磁場が発生する。

別の実施形態において、上側スイッチおよび下側スイッチを分割して、４つの下側スイッチおよび２つの上側スイッチとする。これらの４つの下側スイッチおよび２つの上側スイッチは、４つのカレントループを形成する。これらの４つのカレントループは、ｘ方向およびｙ方向において相互に対向して、磁場全体をさらに低減させる。

対向するカレントループが垂直に配向される３Ｄ構成において、類似の技術を用いることができる。例えば、スイッチ上に重ねてバイパスコンデンサを置くことができる。

さらに、スイッチを積層してもよいし、あるいは、各レベルごとに発生する磁場をキャンセルするようにＰＣＢを積層してもよい。

別の実施形態において、単一の電流路を８の字形状で形成して、２つの対向するカレントループを生成することで、磁場のキャンセルが生じる。

他の実施形態が想定される。
例えば、本願発明は、以下の項目を提供する。
（項目１）
スイッチングレギュレータ回路であって、
トランジスタスイッチ制御信号を生成するコントローラと、
少なくとも上記コントローラによって制御される第１のスイッチであって、上記第１のスイッチのデューティサイクルは、上記スイッチングレギュレータ回路の調整出力を制御する、第１のスイッチと、
上記第１のスイッチへ連結された第１のバイパスコンデンサと、
上記第１のスイッチのスイッチングにより同時に発生させる少なくとも第１のカレントループおよび第２のカレントループであって、第１の電流は、上記第１のカレントループにおいて第１の方向に流れて第１の磁場を生成し、上記第１の磁場は、第１の大きさを第１の方向に有し、第２の電流は、上記第２のカレントループにおいて第２の方向に流れて第２の磁場を生成し、上記第２の方向は上記第１の方向と反対方向であり、上記第２の磁場は、第２の大きさを第２の方向に有し、これにより、上記第１の磁場および上記第２の磁場が協働して、上記スイッチングレギュレータ回路によって発生した電磁干渉（ＥＭＩ）を低減する、第１のカレントループおよび第２のカレントループと、
を含む、回路。
（項目２）
上記第１の大きさは、上記第２の大きさとほぼ同じである、上記項目に記載の回路。
（項目３）
上記第１のスイッチの第１の端子と上記第１のバイパスコンデンサの第１の端子との間に接続された第１の導体と、
上記第１のバイパスコンデンサの第２の端子と基準電圧との間に接続された第２の導体と、
をさらに含み、
上記第１の導体および上記第２の導体は相互に交差して、電流を互いに反対方向に伝導する上記第１のカレントループおよび上記第２のカレントループを形成するように８字型形状を形成する、上記項目のいずれか一項に記載の回路。
（項目４）
上記８字型形状は、上記第１のバイパスコンデンサの下側に交差点を形成することによって構築される、上記項目のいずれか一項に記載の回路。
（項目５）
上記第１のスイッチは第３のスイッチおよび第４のスイッチを含み、上記第３のスイッチおよび第４のスイッチは、同時に伝導するように並列接続され、上記回路は、
第２のスイッチをさらに含み、
上記第３のスイッチおよび上記第４のスイッチは、上記第２のスイッチの対向する側に置かれ、これにより、上記第３のスイッチおよび上記第２のスイッチ内へ流れる上記第１の電流によって上記第１のカレントループを発生させ、上記第４のスイッチおよび上記第２のスイッチ内に流れる上記第２の電流によって上記第２のカレントループを発生させる、
上記項目のいずれか一項に記載の回路。
（項目６）
上記第３のスイッチおよび第４のスイッチがオンであり、かつ上記第２のスイッチがオフになると、上記第１の電流が上記第３のスイッチを通じて上記第２のスイッチの寄生コンデンサ内へと流れ、上記第２の電流が上記第４のスイッチを通じて上記第２のスイッチの上記寄生コンデンサ内へと流れる、上記項目のいずれか一項に記載の回路。
（項目７）
上記第１のバイパスコンデンサは、上記第２のスイッチと上記第３のスイッチとの間に連結され、上記第１のバイパスコンデンサは上記第１のカレントループの一部である、上記項目のいずれか一項に記載の回路。
（項目８）
上記第２のスイッチと上記第４のスイッチとの間に連結された第２のバイパスコンデンサをさらに含み、上記第２のバイパスコンデンサは、上記第２のカレントループの一部である、上記項目のいずれか一項に記載の回路。
（項目９）
上記第１のバイパスコンデンサも上記第２のスイッチと上記第４のスイッチとの間に連結され、上記第１のバイパスコンデンサも上記第２のカレントループの一部である、上記項目のいずれか一項に記載の回路。
（項目１０）
上記第１のバイパスコンデンサは、上記第３のスイッチおよび上記第４のスイッチから実質的に等距離となるように、上記第３のスイッチと上記第４のスイッチとの間に対称に設置される、上記項目のいずれか一項に記載の回路。
（項目１１）
上記第１のスイッチは、同時に伝導するように並列接続された第３のスイッチおよび第４のスイッチを含み、上記回路は、
第２のスイッチをさらに含み、
上記第２のスイッチは、同時に伝導するように並列接続された第５のスイッチおよび第６のスイッチを含み、上記第５のスイッチは上記第３のスイッチに対向して位置付けられ、上記第６のスイッチは上記第４のスイッチに対向して位置付けられ、上記第６のスイッチは上記第５のスイッチに隣接し、上記第３のスイッチは上記第４のスイッチに隣接し、上記第１のカレントループを、上記第３のスイッチおよび上記第５のスイッチ内へと流れる上記第１の電流によって発生させ、上記第２のカレントループを、上記第４のスイッチおよび上記第６のスイッチ内へと流れる上記第２の電流によって発生させる、
上記項目のいずれか一項に記載の回路。
（項目１２）
上記第３のスイッチおよび第４のスイッチがオンになり、かつ上記第５のスイッチおよび第６のスイッチがオフになると、上記第１の電流は、上記第３のスイッチを通じて上記第５のスイッチの寄生コンデンサ内へと流れ、上記第２の電流は、上記第４のスイッチを通じて上記第６のスイッチの上記寄生コンデンサ内へと流れる、上記項目のいずれか一項に記載の回路。
（項目１３）
上記第１のバイパスコンデンサは、上記第５のスイッチと上記第３のスイッチとの間に連結され、上記第１のバイパスコンデンサは上記第１のカレントループの一部である、上記項目のいずれか一項に記載の回路。
（項目１４）
上記第６のスイッチと上記第４のスイッチとの間に連結された第２のバイパスコンデンサをさらに含み、上記第２のバイパスコンデンサは、上記第２のカレントループの一部である、上記項目のいずれか一項に記載の回路。
（項目１５）
上記第１のスイッチは、同時に切り替えられるように並列接続された複数の第１のスイッチ部を含み、上記回路は、
第２のスイッチであって、上記第２のスイッチは、同時にスイッチされるように並列接続された複数の第２のスイッチ部を含む第２のスイッチ、をさらに含み、
上記第１のスイッチ部は、第１のスイッチ部および第２のスイッチ部からなる対向する対を発生させるために、上記第２のスイッチ部に対向して位置付けられ、
上記対向する対は、複数のカレントループを発生させ、上記複数のカレントループは、上記第１のカレントループおよび上記第２のカレントループを含み、いくつかのカレントループは、上記カレントループのうち他のカレントループと反対方向に流れて、反対方向の複数の磁場を発生させ、これにより、上記スイッチングレギュレータ回路によって生成されたＥＭＩを低減させる、上記項目のいずれか一項に記載の回路。
（項目１６）
上記第１のバイパスコンデンサを含む複数のバイパスコンデンサをさらに含み、上記バイパスコンデンサのうち関連付けられたバイパスコンデンサは、上記第１のスイッチ部と上記第２のスイッチ部との間に連結されて、上記カレントループを形成する、上記項目のいずれか一項に記載の回路。
（項目１７）
少なくとも４つのカレントループを、上記第１のカレントループおよび上記第２のカレントループと、第３のカレントループおよび第４のカレントループとを含んで発生させ、上記第３のカレントループ中の電流の方向は、上記第４のカレントループ中の電流の方向と反対方向である、上記項目のいずれか一項に記載の回路。
（項目１８）
上記第１のカレントループおよび上記第２のカレントループは平面であり、上記第１のスイッチおよび上記第２のスイッチが形成された基板表面に対して実質的に平行である、上記項目のいずれか一項に記載の回路。
（項目１９）
上記第１のカレントループおよび上記第２のカレントループは垂直コンポーネントを有し、上記垂直コンポーネントは、上記第１のスイッチおよび上記第２のスイッチが形成された基板表面に対して非平面である、上記項目のいずれか一項に記載の回路。
（項目２０）
上記第１のバイパスコンデンサは、上記第１のスイッチおよび上記第２のスイッチと共に非平面である、上記項目のいずれか一項に記載の回路。
（項目２１）
上記第１のスイッチおよび上記第２のスイッチはＭＯＳＦＥＴである、上記項目のいずれか一項に記載の回路。
（項目２２）
上記第１のスイッチおよび上記第２のスイッチは、集積回路チップ上に形成される、上記項目のいずれか一項に記載の回路。
（項目２３）
上記集積回路チップは、交互またはインターリーブ配置された外部端子を上記第１のスイッチおよび上記第２のスイッチに対して有する、上記項目のいずれか一項に記載の回路。
（項目２４）
上記集積回路チップは、上記第１のスイッチおよび上記第２のスイッチに対して２組の外部端子を有し、１組が上記集積回路パッケージの各側部にある、上記項目のいずれか一項に記載の回路。
（項目２５）
上記集積回路チップは、上記チップを収容する集積回路パッケージの外部にある複数のコンデンサを利用して、上記第１のスイッチおよび上記第２のスイッチの上記端子全てまたはその一部へと接続する、上記項目のいずれか一項に記載の回路。
（項目２６）
上記集積回路チップは、上記チップを収容する集積回路パッケージの内部にある複数のコンデンサを利用して、いくつかの位置において上記第１のスイッチおよび上記第２のスイッチへと接続する、上記項目のいずれか一項に記載の回路。
（項目２７）
上記第１のスイッチおよび上記第２のスイッチは、端子を有する同一パッケージ中に収容され、上記第１のバイパスコンデンサが上記パッケージの外部にある上記端子へ接続されたときに上記第１のカレントループおよび上記第２のカレントループが形成されるように、上記端子が上記パッケージ上に配置される、上記項目のいずれか一項に記載の回路。（摘要）
本発明は、新規なスイッチングレギュレータ構造を使用する。このスイッチングレギュレータ構造は、連結された対向する磁場を用いて単一の磁気ループを分割して複数の磁気ループとしてキャンセル効果を発生させ、これにより、磁場全体を大幅に低減する。その結果、ＥＭＩが低減する。一実施形態において、同期的に切り替えられたトランジスタを並列上側トランジスタと並列下側トランジスタとに分割する。上側トランジスタは、下側トランジスタに対向するように位置付けられバイパスコンデンサをこれらの対間に接続することで、複数のカレントループを発生させる。これらのコンポーネントを多様なカレントループの鏡像を形成するように配置することで、その結果発生する磁場が反対方向となり相互に実質的にキャンセルし合う。導体およびコンポーネントを８の字型パターンで交差点と共に形成することにより対向するカレントループの発生を達成することもできる。

従来のスイッチングレギュレータにおいて使用される従来技術スイッチング回路を示す図である。図１Ａの異なる図であり、ＩＣまたはＰＣＢ上のトランジスタスイッチの位置を示す図である。大幅に低減したＥＭＩと共に、図１Ａの回路のスイッチング機能を達成するスイッチング構成を示す図である。図２Ａの別の図を示し、ＩＣまたはＰＣＢ上のトランジスタスイッチの位置を示す、ＩＣまたはＰＣＢの一部の斜視図である。図１Ａの回路のスイッチング機能を達成しつつ、ＥＭＩをさらに低減するスイッチの別の構成を示す図である。パッケージピンレイアウトと、図３Ａ中の端子に対応するピンとを示す、１つまたは複数のＩＣ用のパッケージの半透明の上から見下ろした図である。パッケージピンレイアウトと、スイッチ構成中の端子に対応するピンとを示し、図２Ｂの３つのスイッチを分割して合計６つのスイッチとし、パッケージ内において鏡像として位置付けることで、ＥＭＩをさらに低減する、ＩＣ用パッケージの半透明の上から見下ろした図である。ＥＭＩを低減しつつ、コンデンサを２つだけ節約する、図４と同じであるがバイパスコンデンサ接続が異なるスイッチ配置構成を示す図である。８の字形状の交差配線により、対向するカレントループが作成され得る様子を示す図である。６個のスイッチ、例えば、図４のスイッチを含むＩＣを示し、バイパスコンデンサをトランジスタの上方に積層することで、対向する垂直カレントループを形成して、ＥＭＩを低減することを示す側面図である。図７Ｂの上側からの側面図である図７ＡのＩＣの上から見下ろした図である。４つのスイッチを含むＩＣを示し、バイパスコンデンサをトランジスタの上方に積層して、対向する垂直カレントループを形成してＥＭＩを低減することを示す、側面図である。図８Ｂの上側からの側面図である図８ＡのＩＣの上から見下ろした図である。

図面中、同一または同等の要素は、同一の参照符号によって示す。

全ての実施形態において、ＭＯＳＦＥＴスイッチのゲートがＤＣ／ＤＣ変換器用の従来の同期ＰＷＭコントローラに接続されていると仮定し、従来の出力回路を特定の種類の変換器による必要性に応じて端子１、２および３へと接続する。出力回路は典型的には、１つまたは複数のインダクタと、１つまたは複数の大型平滑コンデンサとを含む。ＬＴ８６１１同期ステップダウンレギュレータについてのデータシートは、ＬｉｎｅａｒＴｅｃｈｎｏｌｏｇｙＣｏｒｐｏｒａｔｉｏｎのウェブサイトから入手可能であり、当該データシートにおいて、本明細書中に記載のスイッチのための適切なＰＷＭコントローラと、出力回路とが例示されている。本明細書中、同期スイッチのためのＰＷＭコントローラおよび出力回路の典型例として同データシートを参考のため援用する。他の適切なＰＷＭコントローラおよび出力回路について、本譲受人へ譲渡された米国特許第５，７３１，７３１号および第５，８４７，５５４号中に記載がある。本明細書中、これらの特許を参考のため援用する。コントローラは、固定周波数または可変周波数において切り替え可能である。

本発明によれば、スイッチを複数のスイッチ部に分割し、これら複数のスイッチ部を電気的に相互接続して、複数の類似の反対方向のカレントループを発生させることにより、平面構造における磁気ループキャンセルが達成される。この構成により、対向する磁場が近接して設置され、これにより、磁場放射全体が低減される。垂直構造において、カレントループ中の１つまたは複数のコンポーネント（例えば、ワイヤ／トレースまたはバイパスコンデンサ）はＩＣまたはＰＣＢ表面の上方にあり、対向する垂直カレントループを作成し、これにより磁場全体を低減する。

図２Ａは、図１Ａのスイッチング回路を分割して複数のループとし、これらの複数のループにおいて反対方向の電流を伝導して、反対方向の磁場（黒丸および×により図示）を発生させて、各ループによって発生する磁場を部分的にキャンセルする様子を示す。よって、回路から放出される磁場全体が低減する。平面構造の場合、５０％以上の磁場キャンセルが可能となる。

図２Ａにおいて、図１Ａ中の下スイッチ１４の代わりに２つのスイッチ１４Ａおよび１４Ｂを並列に用い、これら２つのスイッチは、面内の他方のスイッチ１２（高側スイッチ）を挟む。対向するカレントループ２４および２５をチップまたはＰＣＢ上においてできるだけ密接して設置することで、キャンセルを向上させる。図１Ａ中のバイパスコンデンサ２０の代わりにバイパスコンデンサ２０Ａおよび２０Ｂを用いて、バイパスコンデンサ２０と同じ機能を行う。スイッチ１４Ａおよび１４Ｂのサイズはそれぞれスイッチ１４のサイズの半分にすることができるため、サイズの大幅な増加は無い。スイッチ１４Ａおよび１４Ｂは、ＭＯＳＦＥＴ、バイポーラトランジスタ、またはスイッチングレギュレータコントローラＩＣ１９によって制御される他の任意のスイッチング要素であり得、これらのスイッチは、ＰＷＭコントローラＩＣ１９上にあってよい。端子２は、図１Ａの出力回路１７へと接続され得る。

図２Ａは、平面回路構造を示す。後述する３Ｄ構造を発生させることによっても、磁場キャンセルを達成することができる。

図２Ｂは、ＩＣ２８上の図２Ａのスイッチのレイアウトを示す。このスイッチは、制御回路も含み得る。

全実施形態中の全バイパスコンデンサは、パッケージの内部に置いてもよいし、パッケージの外部に置いてもよい。コンデンサをパッケージの内部に設けた方が、最適なキャンセルのための対向する磁場の対称関係をより良く確保することができる。

本例において同期スイッチ型トランジスタを用いているが、他の種類のスイッチングレギュレータによって、例えば、スリープ動作モードまたは不連続モードにおいて、双方のスイッチを同時にオフにしてもよい。同期整流器スイッチを他のスイッチによって同期的に切り替えるのではなく、同期整流器スイッチを逆電圧検出回路によって制御してもよい。

図３Ａに示す別の例は、図１Ａのスイッチング回路を分割することで複数のカレントループ３０／３２を発生させて、これらのカレントループ３０／３２が反対方向の電流を伝導することで、反対方向または極性（黒丸および×によって図示）の磁場を発生させて、各ループごとに磁場を部分的にキャンセルする様子を示す。バイパスコンデンサ３４および３６はまた、各ループの一部として図示される。図３Ａにおいて、図１Ａ中の下スイッチ１４の代わりに、並列接続された２つのスイッチ１４Ａおよび１４Ｂを用い、図１Ａ中の上スイッチ１２の代わりに、並列接続された２つのスイッチ１２Ａおよび１２Ｂを用いる。回路をＰＣＢ上またはシリコン内にレイアウトして、対向する方向のループをできるだけ近接して設置して、キャンセルを向上させる。各スイッチ（例えば、ＭＯＳＦＥＴ）のサイズを従来技術スイッチのサイズの半分にすることができるため、同じパワー処理仕様を達成することができる。なぜならば、これら２つのＭＯＳＦＥＴは並列接続されているからである。そのため、最終的サイズも大幅に増加しない。

図３Ｂは、１つまたは複数のＩＣのためのパッケージ３８の半透明の上から見下ろした図であり、パッケージピンレイアウトと、図３Ａ中の端子１、２および３に対応するピンとを示す。端子１、２および３は、ＰＣＢ上の接続ノードであり得る。パッケージは、２０個の周辺ピンと、ＰＣＢ上の接地ピンまたはパッドへの接続のための中央接地パッド２１とを有する。図３Ａ中の２組のスイッチを含むＩＣ４２の外形が図示される。ボンドワイヤ、リードフレーム、ＰＣＢまたは他のコネクタにより、ＩＣ４２上の端子をパッケージ３８のピンへと接続することができる。複数の端子およびピンを相互に接続することで、より高い電流の取り扱いおよび／または所望のカレントループパターンを発生させるが可能になる。

図２Ｂおよび３Ｂ中の磁場キャンセルは、構造が非対称であるため、ｘ方向およびｙ方向が異なる。より対称なキャンセル構造を得るために、図４の構成を使用することができる。

図４において、ＩＣ４４の外形を露出パッド２１Ａおよび２１Ｂとともに示す。ＩＣ４４は６個のスイッチを含み、ここで、スイッチ１４Ａ、１４Ｂおよび１２を分割して均等かつ対向するカレントループ２４Ａおよび２５Ｂならびに２４Ｂおよび２５Ｂを発生させることにより、図２Ｂ中のスイッチ構成の鏡像が作成される。さらなるバイパスコンデンサ２４Ｂおよび２５Ｂが、端子１および３へ接続される。その結果得られた磁場が相互に対称にキャンセルすることにより、ＥＭＩが全方向において低減する。４つの類似のカレントループ構造を発生させるために、端子１、２および３（例えば、電源およびバイパスコンデンサへの接続のためのＰＣＢ上のノード）は、関連付けられたパッケージピン（ピン４〜１３）に近接させる必要がある。よって、（カレントループの一部を形成する）パッケージピンの選択は、極めて近接した類似形状のカレントループを発生させるために重要である。

ピンを相互に結合させることにより、抵抗の低減と、磁場キャンセルの支援とを行うことができる。

図５は、図４中の同一のパッケージ４６およびＩＣ４４を用いた別の回路配置構成を示す。この構成において、２つのバイパスコンデンサ４８および５０のみを使用する。対向するカレントループ２４Ａおよび２５Ｂならびに２４Ｂおよび２５Ｂはそれぞれ、バイパスコンデンサ４８または５０を共有することができる。

図５中の各バイパスコンデンサ（４８または５０）は、各関連付けられた外側スイッチ（例えば、図２Ｂ中のスイッチ１４Ａおよび１４Ｂ）から実質的に等距離となるように、関連付けられた外側スイッチ間において最適に対称的に設置され、これにより、反対方向の磁場が均等化される。

スイッチ構成と、バイパスコンデンサ構成と、パッケージからＩＣリードへの配線と、パッケージ中の任意の内部トレースと、ＩＣ中の金属導体構成と、ＩＣ／パッケージ端子／ピン配置構成と、ＰＣＢトレースとの組み合わせは全て、最大量の磁場キャンセルを達成できるように考慮する必要がある。

全ての実施形態において、スイッチを同一シリコンチップ上に形成する必要は無く、複数のシリコンチップを単一のパッケージ内において相互接続することができ、ここで、相互接続（例えば、ワイヤまたはトレース）はカレントループの一部である。

多様なスイッチ／コンデンサ配置構成の目的は、類似しかつ反対の磁場特性を生成する電流路を最少で２つ提供することである。これは、図２Ａ〜図５について記載した方法以外の方法によっても達成可能である。図６〜図８Ｂは、これらの他の方法のうちいくつかを示す。

図６は、バイパスコンデンサ２０へ接続されたスイッチ１２および１４の交差配線構成を示す。バイパスコンデンサ２０は、発生磁場全体を低減するための対向するカレントループ５２および５４をＩＣまたはＰＣＢ中ににおいて発生させる。キャンセルカレントループは、８字型形状を形成する。８字型形状を挙げると、丸みを帯びた８字型形状および直線状の８字型形状がある。２つ以上の対向するカレントループは、ワイヤ５５またはトレースを絶縁層を挟んで交差させることにより、得られる。ワイヤ／トレース５５は、ＩＣの内部または外部に設けてもよいし、部分的に内部および外部に設けてもよい。

バイパスコンデンサ２０は、交差点などの、カレントループ内の任意の位置に設けることができる。その後、交差点をコンデンサの下側に設置することができる。

図７Ａおよび図７Ｂは、ＩＣ５８中の回路構成の側面図および上から見下ろした図をそれぞれ示す。この構成において、対向するカレントループ６０および６２は、図７Ｂ中の磁場６４、６５、６６および６７をキャンセルするための垂直コンポーネントを有する。磁場の方向を矢印によって示す。平面ループではなく垂直カレントループを発生させるためにバイパスコンデンサ７０、７１、７２および７２をＩＣ５８の上方に取り付けることにより、磁場キャンセルを形成する。全方向の磁場をキャンセルする６個のスイッチを使用して、４つの垂直カレントループを発生させる。これら６個のスイッチは、３つの並列スイッチに分割された上側スイッチと、３つの並列スイッチに分割された下側スイッチとを図７Ｂ中に示す配置構成において含む。図７Ｂの上半分は、（端子１および２に接続された）中央上側スイッチを挟んで（端子３および２に接続された）２つの下側スイッチを有し、図７Ｂの下半分は、非対称配置構成を形成するために（端子３および２に接続された）中央下側スイッチを挟んで（端子１および２に接続された）２つの上側スイッチを有する態様に留意されたい。

図８Ａおよび図８Ｂは、ＩＣ７６中の垂直回路の別の実施形態の側面図および上から見下ろした図を示す。この回路において、図８Ｂ中の磁場８０および８２をキャンセルする反対方向のカレントループ７８（そのうち１つのカレントループのみを図８Ａ中に示す）がある。図８Ｂにおいて、４つのスイッチがある。ここで、図８Ｂに示される配置構成において、上側スイッチを分割して２つの並列スイッチとし、下側スイッチを分割して２つの並列スイッチとする。図８Ｂは、図７Ｂの回路の左半分において不可欠であり、図８Ｂにおいて、各スイッチは、電流のうち半分を搬送するためにより大型になっている。

一般的に、３Ｄ構造中の磁気ループキャンセルは、垂直配向鏡像構成において電流を循環させるための経路を備えた複数の電源スイッチデバイスを形成することにより、形成される。この構造は、対向する電流ループを発生させることでキャンセル効果のための逆並列磁場を生成するように、設計される。

例えば、同一ＩＣパッケージ中の、ループの近隣においては、より良好なキャンセルが得られるが、より長距離にすることにより、従来技術の単一のループ設計と比較して、キャンセルをさらに向上させる。

記載された多様な実施形態において、２つ以上のキャンセルカレントループを通じて流れる正味電流に起因して発生する磁場全体は、二次元または三次元キャンセル設計を切断する任意の面における従来技術の単一のループ設計の個々のループまたは比較可能なループの絶対磁場の合計よりも小さい。よって、本発明の技術を使用することにより、ＥＭＩが低減する。

多様な実施形態において、対向する磁場の大きさは同じとしたが、本発明は、対向する磁場の大きさが異なる場合（例えば、カレントループのループ半径または形状が異なる場合）においても、ＥＭＩをより低い程度まで低減するように機能する。

ＥＭＩを低減させる同一キャンセルにより、寄生インダクタンスも低減することができる。寄生インダクタンスは、高スイッチング周波数における損失機構である。よって、本キャンセル技術を用いた場合、従来技術と比較して、高スイッチング周波数においてより高効率の電源が得られる。これは、磁場キャンセル技術において予期しない驚くべき結果である。

本発明の特定の実施形態について図示および記載してきたが、本発明のより広範な態様から逸脱することなく変更および改変が可能であり、よって、添付の特許請求の範囲は、本発明の要旨および範囲内のこのような変更および改変全てをその範囲内に包含することが、当業者にとって明らかとなろう。

Claims

スイッチングレギュレータ回路であって、
トランジスタスイッチ制御信号を生成するコントローラと、
少なくとも前記コントローラによって制御される第１のスイッチであって、前記第１のスイッチのデューティサイクルは、前記スイッチングレギュレータ回路の調整出力を制御する、第１のスイッチと、
前記第１のスイッチへ連結された第１のバイパスコンデンサと、
前記第１のスイッチのスイッチングにより同時に発生させる少なくとも第１のカレントループおよび第２のカレントループであって、第１の電流は、前記第１のカレントループにおいて第１の方向に流れて第１の磁場を生成し、前記第１の磁場は、第１の大きさを第１の方向に有し、第２の電流は、前記第２のカレントループにおいて第２の方向に流れて第２の磁場を生成し、前記第２の方向は前記第１の方向と反対方向であり、前記第２の磁場は、第２の大きさを第２の方向に有し、これにより、前記第１の磁場および前記第２の磁場が協働して、前記スイッチングレギュレータ回路によって発生した電磁干渉（ＥＭＩ）を低減する、第１のカレントループおよび第２のカレントループと、
を含む、回路。
前記第１の大きさは、前記第２の大きさとほぼ同じである、請求項１に記載の回路。
前記第１のスイッチの第１の端子と前記第１のバイパスコンデンサの第１の端子との間に接続された第１の導体と、
前記第１のバイパスコンデンサの第２の端子と基準電圧との間に接続された第２の導体と、
をさらに含み、
前記第１の導体および前記第２の導体は相互に交差して、電流を互いに反対方向に伝導する前記第１のカレントループおよび前記第２のカレントループを形成するように８字型形状を形成する、請求項１に記載の回路。
前記８字型形状は、前記第１のバイパスコンデンサの下側に交差点を形成することによって構築される、請求項３に記載の回路。
前記第１のスイッチは第３のスイッチおよび第４のスイッチを含み、前記第３のスイッチおよび第４のスイッチは、同時に伝導するように並列接続され、前記回路は、
第２のスイッチをさらに含み、
前記第３のスイッチおよび前記第４のスイッチは、前記第２のスイッチの対向する側に置かれ、これにより、前記第３のスイッチおよび前記第２のスイッチ内へ流れる前記第１の電流によって前記第１のカレントループを発生させ、前記第４のスイッチおよび前記第２のスイッチ内に流れる前記第２の電流によって前記第２のカレントループを発生させる、
請求項１に記載の回路。
前記第３のスイッチおよび第４のスイッチがオンであり、かつ前記第２のスイッチがオフになると、前記第１の電流が前記第３のスイッチを通じて前記第２のスイッチの寄生コンデンサ内へと流れ、前記第２の電流が前記第４のスイッチを通じて前記第２のスイッチの前記寄生コンデンサ内へと流れる、請求項５に記載の回路。
前記第１のバイパスコンデンサは、前記第２のスイッチと前記第３のスイッチとの間に連結され、前記第１のバイパスコンデンサは前記第１のカレントループの一部である、請求項５に記載の回路。
前記第２のスイッチと前記第４のスイッチとの間に連結された第２のバイパスコンデンサをさらに含み、前記第２のバイパスコンデンサは、前記第２のカレントループの一部である、請求項７に記載の回路。
前記第１のバイパスコンデンサも前記第２のスイッチと前記第４のスイッチとの間に連結され、前記第１のバイパスコンデンサも前記第２のカレントループの一部である、請求項７に記載の回路。
前記第１のバイパスコンデンサは、前記第３のスイッチおよび前記第４のスイッチから実質的に等距離となるように、前記第３のスイッチと前記第４のスイッチとの間に対称に設置される、請求項９に記載の回路。
前記第１のスイッチは、同時に伝導するように並列接続された第３のスイッチおよび第４のスイッチを含み、前記回路は、
第２のスイッチをさらに含み、
前記第２のスイッチは、同時に伝導するように並列接続された第５のスイッチおよび第６のスイッチを含み、前記第５のスイッチは前記第３のスイッチに対向して位置付けられ、前記第６のスイッチは前記第４のスイッチに対向して位置付けられ、前記第６のスイッチは前記第５のスイッチに隣接し、前記第３のスイッチは前記第４のスイッチに隣接し、前記第１のカレントループを、前記第３のスイッチおよび前記第５のスイッチ内へと流れる前記第１の電流によって発生させ、前記第２のカレントループを、前記第４のスイッチおよび前記第６のスイッチ内へと流れる前記第２の電流によって発生させる、
請求項１に記載の回路。
前記第３のスイッチおよび第４のスイッチがオンになり、かつ前記第５のスイッチおよび第６のスイッチがオフになると、前記第１の電流は、前記第３のスイッチを通じて前記第５のスイッチの寄生コンデンサ内へと流れ、前記第２の電流は、前記第４のスイッチを通じて前記第６のスイッチの前記寄生コンデンサ内へと流れる、請求項１１に記載の回路。
前記第１のバイパスコンデンサは、前記第５のスイッチと前記第３のスイッチとの間に連結され、前記第１のバイパスコンデンサは前記第１のカレントループの一部である、請求項１１に記載の回路。
前記第６のスイッチと前記第４のスイッチとの間に連結された第２のバイパスコンデンサをさらに含み、前記第２のバイパスコンデンサは、前記第２のカレントループの一部である、請求項１３に記載の回路。
前記第１のスイッチは、同時に切り替えられるように並列接続された複数の第１のスイッチ部を含み、前記回路は、
第２のスイッチであって、前記第２のスイッチは、同時にスイッチされるように並列接続された複数の第２のスイッチ部を含む第２のスイッチ、をさらに含み、
前記第１のスイッチ部は、第１のスイッチ部および第２のスイッチ部からなる対向する対を発生させるために、前記第２のスイッチ部に対向して位置付けられ、
前記対向する対は、複数のカレントループを発生させ、前記複数のカレントループは、前記第１のカレントループおよび前記第２のカレントループを含み、いくつかのカレントループは、前記カレントループのうち他のカレントループと反対方向に流れて、反対方向の複数の磁場を発生させ、これにより、前記スイッチングレギュレータ回路によって生成されたＥＭＩを低減させる、請求項１に記載の回路。
前記第１のバイパスコンデンサを含む複数のバイパスコンデンサをさらに含み、前記バイパスコンデンサのうち関連付けられたバイパスコンデンサは、前記第１のスイッチ部と前記第２のスイッチ部との間に連結されて、前記カレントループを形成する、請求項１５に記載の回路。
少なくとも４つのカレントループを、前記第１のカレントループおよび前記第２のカレントループと、第３のカレントループおよび第４のカレントループとを含んで発生させ、前記第３のカレントループ中の電流の方向は、前記第４のカレントループ中の電流の方向と反対方向である、請求項１６に記載の回路。
前記第１のカレントループおよび前記第２のカレントループは平面であり、前記第１のスイッチおよび前記第２のスイッチが形成された基板表面に対して実質的に平行である、請求項１に記載の回路。
前記第１のカレントループおよび前記第２のカレントループは垂直コンポーネントを有し、前記垂直コンポーネントは、前記第１のスイッチおよび前記第２のスイッチが形成された基板表面に対して非平面である、請求項１に記載の回路。
前記第１のバイパスコンデンサは、前記第１のスイッチおよび前記第２のスイッチと共に非平面である、請求項１９に記載の回路。
前記第１のスイッチおよび前記第２のスイッチはＭＯＳＦＥＴである、請求項１に記載の回路。
前記第１のスイッチおよび前記第２のスイッチは、集積回路チップ上に形成される、請求項１に記載の回路。
前記集積回路チップは、交互またはインターリーブ配置された外部端子を前記第１のスイッチおよび前記第２のスイッチに対して有する、請求項２２に記載の回路。
前記集積回路チップは、前記第１のスイッチおよび前記第２のスイッチに対して２組の外部端子を有し、１組が前記集積回路パッケージの各側部にある、請求項２２に記載の回路。
前記集積回路チップは、前記チップを収容する集積回路パッケージの外部にある複数のコンデンサを利用して、前記第１のスイッチおよび前記第２のスイッチの前記端子全てまたはその一部へと接続する、請求項２２に記載の回路。
前記集積回路チップは、前記チップを収容する集積回路パッケージの内部にある複数のコンデンサを利用して、いくつかの位置において前記第１のスイッチおよび前記第２のスイッチへと接続する、請求項２２に記載の回路。
前記第１のスイッチおよび前記第２のスイッチは、端子を有する同一パッケージ中に収容され、前記第１のバイパスコンデンサが前記パッケージの外部にある前記端子へ接続されたときに前記第１のカレントループおよび前記第２のカレントループが形成されるように、前記端子が前記パッケージ上に配置される、請求項１に記載の回路。