JP2014063950A - 配線基板の製造方法 - Google Patents

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Abstract

【課題】コアレスタイプの配線基板の製造方法において、微細な配線層を密着性よく絶縁層の上に形成すること。
【解決手段】支持体１０の上に、エッチングストップ層１２を介してｎ層（ｎは２以上の整数）のビルドアップ中間体５を形成する工程と、支持体１０を除去してエッチングストップ層１２を露出させる工程と、エッチングストップ層１２を除去して最下の配線層２１を露出させる工程と、ビルドアップ中間体５の両面に絶縁層３５，３６を形成する工程と、両面側の第２絶縁層３５，３６に、配線層２１、２５に到達するビアホールＶＨ５、ＶＨ６をそれぞれ形成する工程と、配線層２１を被覆する絶縁層３６の露出面を粗化する工程と、ビアホールＶＨ６を介して配線層２１に接続される配線層２７を絶縁層３６の露出面に形成すると共に、ビアホールＶＨ５を介して配線層２５に接続される配線層２６を絶縁層３５の上に形成する工程とを含む。
【選択図】図７

Description

本発明は配線基板の製造方法に関する。
従来、半導体チップなどの電子部品を搭載するための配線基板がある。そのような配線基板として、コア基板をもたないコアレスタイプの配線基板がある。コアレスタイプの配線基板は、支持体の上に所要のビルドアップ配線層を形成した後に、支持体を除去することに基づいて製造される。
特開２００８−３００４８２号公報 特開２００９−８８４２９号公報 特開２０１１−１９９０７７号公報
後述する予備的事項の欄で説明するように、コアレスタイプの配線基板の製造方法では、支持体の上に形成されるビルドアップ配線層の最下の樹脂層は、加熱履歴が他の樹脂層より多くなるため、強固に硬化した状態となる。
よって、支持体を除去した後に、最下の樹脂層にビアホールを形成し、デスミア処理して粗化するときに、適度な粗化面を得ることができない。このため、最下の樹脂層の露出面に配線層を形成する際に、配線層の十分な密着性が得られない課題がある。
また、支持体から、最下及び最上に銅箔及び金属めっき層がそれぞれ形成されたビルドアップ配線層を分離した後に、両側の銅箔及び金属めっき層をサブトラクティブ法でパターニングする方法がある。この方法では、厚膜の銅箔及び金属めっき層をウェットエッチングするため、両面側に微細な配線層を形成することは困難である。
コアレスタイプの配線基の製造方法において、微細な配線層を密着性よく絶縁層の上に形成することを目的とする。
以下の開示の一観点によれば、支持体の上に、エッチングストップ層を介して第１配線層を形成する工程と、前記第１配線層の上に第１絶縁層を形成する工程と、前記第１絶縁層に、前記第１配線層に到達する第１ビアホールを形成する工程と、前記第１ビアホールを介して前記第１配線層に接続される第２配線層を前記第１絶縁層の上に形成する工程とを含む方法により、ｎ層（ｎは２以上の整数）のビルドアップ中間体を形成する工程と、前記支持体を除去してエッチングストップ層を露出させる工程と、前記エッチングストップ層を除去して前記第１配線層を露出させる工程と、前記ビルドアップ中間体の両面に第２絶縁層をそれぞれ形成する工程と、前記両面側の第２絶縁層に、前記第１配線層及びｎ層目の前記配線層に到達する第２ビアホールをそれぞれ形成する工程と、前記第１配線層を被覆する前記第２絶縁層の露出面を粗化する工程と、前記第２ビアホールを介して前記第１配線層に接続される第３配線層を前記第２絶縁層の露出面に形成すると共に、前記第２ビアホールを介して前記ｎ層目の配線層に接続される第４配線層を前記第２絶縁層の上に形成する工程とを有する配線基板の製造方法が提供される。
以下の開示によれば、支持体の上にエッチングストップ層を介して最下に第１配線層を備えるビルドアップ中間体を形成した後に、支持体及びエッチングストップ層を除去する。さらに、ビルドアップ中間体の露出面に絶縁層を新たに形成し、ビアホール形成した後に絶縁層の露出面を粗化する。
このようにすることにより、支持体及びエッチングストップ層が除去された側のビルドアップ中間体の面においても、適度な粗化面を有する絶縁層を容易に形成することができ、密着性よい微細な配線層をその絶縁層の上に形成することができる。
図１（ａ）〜（ｅ）は予備的事項に係る配線基板の製造方法を示す断面図（その１）である。 図２（ａ）〜（ｃ）は予備的事項に係る配線基板の製造方法を示す断面図（その２）である。 図３（ａ）〜（ｅ）は第１実施形態の配線基板の製造方法を示す断面図（その１）である。 図４（ａ）〜（ｃ）は第１実施形態の配線基板の製造方法を示す断面図（その２）である。 図５（ａ）〜（ｄ）は図４（ａ）の第２配線層の形成方法を示す断面図である。 図６（ａ）及び（ｂ）は第１実施形態の配線基板の製造方法を示す断面図（その３）である。 図７（ａ）及び（ｂ）は第１実施形態の配線基板の製造方法を示す断面図（その４）である。 図８（ａ）及び（ｂ）は第１実施形態の配線基板の製造方法を示す断面図（その５）である。 図９は図８（ｂ）の配線基板を使用する半導体装置の一例を示す断面図である。 図１０（ａ）〜（ｅ）は第２実施形態の配線基板の製造方法を示す断面図（その１）である。 図１１（ａ）及び（ｂ）は第２実施形態の配線基板の製造方法を示す断面図（その２）である。 図１２（ａ）及び（ｂ）は第２実施形態の配線基板の製造方法を示す断面図（その３）である。 図１３（ａ）及び（ｂ）は第２実施形態の配線基板の製造方法を示す断面図（その４）である。
以下、実施の形態について、添付の図面を参照して説明する。
実施形態を説明する前に、基礎となる予備的事項について説明する。コアレスタイプの配線基板の製造方法では、図１（ａ）に示すように、まず、銅板などの支持体１００を用意する。次いで、図１（ｂ）に示すように、支持体１００の上に半硬化状態の樹脂フィルムを貼付し、１９０℃程度の温度で加熱することにより、樹脂フィルムを硬化させて第１樹脂層２００を得る。
続いて、図１（ｃ）に示すように、第１樹脂層２００の上に第１配線層３００を形成する。次いで、図１（ｄ）に示すように、第１樹脂層２００の形成方法と同様な方法により、第１配線層３００を被覆する第２樹脂層２２０を第１樹脂層２００の上に形成する。さらに、第２樹脂層２２０をレーザなどで加工することにより、第１配線層３００に到達する第１ビアホールＶＨ１を形成する。
次いで、同じく図１（ｄ）に示すように、第１ビアホールＶＨ１を介して第１配線層３００に接続される第２配線層３２０を第２樹脂層２２０の上に形成する。
続いて、図１（ｅ）に示すように、同様な工程を繰り返すことにより、第３樹脂層２４０に設けられた第２ビアホールＶＨ２を介して第２配線層３２０に接続される第３配線層３４０を第３樹脂層２４０の上に形成する。
さらに、同様な工程を繰り返すことにより、第４樹脂層２６０に設けられた第３ビアホールＶＨ３を介して第３配線層３４０に接続される第４配線層３６０を第４樹脂層２６０の上に形成する。その後に、第４配線層３６０を被覆する第５樹脂層２８０を形成する。
このようにして、支持体１００の上に４層のビルドアップ配線層を形成する。
次いで、図２（ａ）に示すように、ウェットエッチングにより支持体１００を除去して、第１樹脂層２００の下面を露出させる。
続いて、図２（ｂ）に示すように、第５樹脂層２８０をレーザなどで加工することにより、第４配線層３６０に到達する第４ビアホールＶＨ４を形成する。さらに、第１樹脂層２００をレーザなどで加工することにより、第１配線層３００の下面に到達する第５ビアホールＶＨ５を形成する。
次いで、同じく図２（ｂ）に示すように、両面側において、過マンガン酸カリウム溶液などで第４ビアホールＶＨ４及び第５ビアホールＶＨ５内をデスミア処理することにより、第４、第５ビアホールＶＨ４、ＶＨ５の底に残留する樹脂スミアをクリーニングする。
このとき同時に、第１樹脂層２００及び第５樹脂層２８０の表面がデスミア処理によってエッチングされる。
ここで、第１樹脂層２００は、第２〜第５樹脂層２２０，２４０，２６０，２８０を形成するたびに加熱処理が繰り返し施されている。このため、第１樹脂層２００は加熱履歴が他の樹脂層より多くなるため、強固に硬化した状態となっている。
従って、図２（ｂ）の部分拡大断面図に示すように、デスミア処理を行う際に、第５樹脂層２８０の表面はエッチングによって十分に凹凸が形成されて所要の粗化面Ｒとなるが、第１樹脂層２００の表面はエッチングされにくいため、十分に粗化されない。
そして、図２（ｃ）に示すように、第４ビアホールＶＨ４を介して第４配線層３６０に接続される第５配線層３８０を第５樹脂層２８０の上に形成する。第５樹脂層２８０の表面は適度な粗化面Ｒとなっているため、第５配線層３８０は密着性よく第５樹脂層２８０の上に形成される。
また、同じく図２（ｃ）に示すように、第５ビアホールＶＨ５を介して第１配線層３００に接続される第６配線層４００を第１樹脂層２００の下面に形成する。第１樹脂層２００の下面は十分に粗化されていないため、第６配線層４００と第１樹脂層２００との十分な密着性が得られない課題がある。
第６配線層４００をセミアディティブ法で形成する場合は、シード層を無電解めっきで形成する際に、シード層が第１樹脂層２００から剥がれて膨れが発生しやすい。
このため、第１樹脂層２００の下面に形成される第６配線層４００は、剥がれ対策のために線幅を太くしたりするなどの工夫が必要になり、他の樹脂層の上に形成される配線層と同じ設計ルールで形成することが困難になり、設計上の制約が生じる。
また、特に図示しないが、コアレスタイプの配線基板の他の製造方法として、支持体の上に剥離できる状態で銅箔を介してビルドアップ配線層を同様な方法で形成する方法がある。この方法では、銅箔を含むビルドアップ配線層を支持体から分離した後に、最下の銅箔と最上の銅めっき層をサブトラクティブ法でパターニングして配線層を形成する。
従って、厚膜の銅箔及び銅めっき層をウェットエッチングして配線層を形成するため、両面側に微細な配線層を形成することは困難である。
以下に説明する実施形態では、前述した不具合を解消することができる。
（第１実施形態）
図３〜図８は第１実施形態の配線基板の製造方法を示す断面図である。
第１実施形態の配線基板の製造方法では、図３（ａ）に示すように、まず、支持体１０を用意する。支持体１０は、例えば、金属板から形成され、一例として、厚みが１５０μｍ〜５００μｍの銅板又は銅箔から形成される。
次いで、図３（ｂ）に示すように、支持体１０をめっき給電経路に利用する電解めっきにより、支持体１０上の全面に厚みが２μｍ程度のニッケル（Ｎｉ）層を形成してエッチングストップ層１２とする。あるいは、無電解めっきによって支持体１０の上にニッケル層を形成してエッチングストップ層１２を得てもよい。
エッチングストップ層１２は、支持体１０をウェットエッチングによって除去する際に、ストッパとなる金属から形成される。またこれに加えて、エッチングストップ層１２は、それ自身をウェットエッチングで除去する際に、配線層を腐食しないエッチング液でエッチングできる金属から形成される。
支持体１０及び配線層が銅から形成される場合は、エッチングストップ層１２としてニッケル層が好適であるが、金（Ａｕ）層又は錫（Ｓｎ）層などを使用することも可能である。
続いて、図３（ｃ）に示すように、エッチングストップ層１２の上に、開口部１４ａが設けられためっきレジスト１４をフォトリソグラフィに基づいて形成する。さらに、エッチングストップ層１２をめっき給電経路に利用する電解めっきにより、厚みが２０μｍ程度の銅などからなる配線層２１を形成する。
その後に、図３（ｄ）に示すように、めっきレジスト１４が除去される。
配線層２１は、一端に接続パッドを備える引き出し配線であってよいし、島状に配置された接続パッドであってもよい。他の配線層においても同様である。
このようにして、支持体１０の上にエッチングストップ層１２を介して配線層２１を形成する。
続いて、図３（ｅ）に示すように、エッチングストップ層１２及び配線層２１の上に半硬化状態の樹脂フィルムを貼付し、１９０℃程度の温度で加熱処理することにより、樹脂フィルムを硬化させる。これにより、厚みが３０μｍ程度の樹脂層３１を得る。樹脂フィルムとしては、熱硬化性のエポキシ樹脂又はポリイミド樹脂などが使用される。
樹脂層３１は層間絶縁層として形成される。後述する他の樹脂層についても同じである。
さらに、樹脂層３１をレーザなどで加工することにより、配線層２１に到達するビアホールＶＨ１を形成する。ビアホールＶＨ１の直径は、例えば６０μｍ〜７０μｍに設定される。
ビアホールＶＨ１は、樹脂層３１の上面側からレーザなどで形成されるため、樹脂層３１の表面から厚み方向に向けて直径が小さくなる順テーパー形状で形成される。
その後に、過マンガン酸カリウム溶液などでビアホールＶＨ１内をデスミア処理することにより、ビアホールＶＨ１の底に残留する樹脂スミアをクリーニングする。このとき同時に、図３（ｅ）の部分拡大断面図に示すように、デスミア処理によって、ビアホールＶＨ１の側面及び樹脂層３１の表面に凹凸が形成されて表面が粗化面Ｒとなる。
樹脂層３１の粗化面Ｒの表面粗さは、５００ｎｍ以下、好適には１００ｎｍ〜４００ｎｍに設定される。他の樹脂層においても、その表面粗さは樹脂層３１と同一範囲に設定される。
デスミア処理の方法として、過マンガン酸法を例示したが、プラズマエッチング、又はブラスト処理などを使用してもよい。プラズマエッチングを使用する場合は、例えば、ＣＦ4にＯ2又はＮ2などが添加された混合ガスを使用するドライエッチング装置によって行われる。
次いで、図４（ａ）に示すように、ビアホールＶＨ１を介して配線層２１に接続される配線層２２を樹脂層３１の上に形成する。樹脂層３１の表面は適度に粗化されているため、配線層２２はアンカー効果によって密着性よく樹脂層３１の上に形成される。
配線層２２は、例えば、セミアディティブ法によって形成される。詳しく説明すると、図５（ａ）に示すように、まず、樹脂層３１の上及びビアホールＶＨ１の内面に無電解めっき又はスパッタ法により銅などからなるシード層２２ａを形成する。
さらに、図５（ｂ）に示すように、配線層２２が配置される部分に開口部１６ａが設けられためっきレジスト１６をシード層２２ａの上にフォトリソグラフィに基づいて形成する。
次いで、図５（ｃ）に示すように、シード層２２ａをめっき給電経路に利用する電解めっきにより、ビアホールＶＨ１内からめっきレジスト１６の開口部１６ａに銅などからなる金属めっき層２２ｂを形成する。
その後に、図５（ｄ）に示すように、めっきレジスト１６を除去した後に、金属めっき層２２ｂをマスクにしてシード層２２ａをエッチングして除去する。これにより、シード層２２ａ及び金属めっき層２２ｂから形成される配線層２２が得られる。配線層２２はビアホールＶＨ１内に充填されたビア導体を含んで形成される。
他の配線層においても、好適には、セミアディティブ法で形成されるが、微細配線を必要としない場合は、サブトラクティブ法又はフルアディティブ法などの他の配線形成方法を使用してもよい。
次いで、図４（ｂ）に戻って説明すると、同様な工程を繰り返すことにより、樹脂層３２に形成されたビアホールＶＨ２を介して配線層２２に接続される配線層２３を樹脂層３２の上に形成する。
さらに、同様な工程を繰り返すことにより、樹脂層３３に形成されたビアホールＶＨ３を介して配線層２３に接続される配線層２４を樹脂層３３の上に形成する。
さらに、同様な工程を繰り返すことにより、樹脂層３４に形成されたビアホールＶＨ４を介して配線層２４に接続される配線層２５を樹脂層３４の上に形成する。
このようにして、支持体１０の上にエッチングストップ層１２を介して５層のビルアップ中間体５を形成する。
続いて、図４（ｃ）に示すように、支持体１０をウェットエッチングによって除去する。支持体１０が銅から形成される場合は、エッチング液としては、アンモニアを主成分とするアルカリエッチング液などが使用される。エッチングストップ層１２（ニッケル）はアルカリエッチング液によってほとんどエッチングされないため、エッチングストップ層１２がストッパとなってエッチングが止まる。
このようにして、支持体１０をエッチングストップ層１２に対して選択的に除去することができる。
さらに、図６（ａ）に示すように、エッチングストップ層１２をウェットエッチングによって除去する。エッチングストップ層１２がニッケルから形成される場合は、エッチング液としては、過酸化水素水と硝酸の混合液などが使用される。これにより、エッチングストップ層１２（ニッケル）を配線層２１（銅）及び樹脂層３１に対して選択的に除去することができる。
以上により、図４（ｂ）の構造体から支持体１０及びエッチングストップ層１２が除去されて、５層のビルドアップ中間体５が得られる。
前述した形態では、５層の多層配線層を有するビルドアップ中間体５を例示したが、各種の形態に合わせて、ｎ層（ｎは２以上の整数）のビルドアップ中間体を形成することができる。
本実施形態では、支持体１０上のエッチングストップ層１２の上に配線層２１を直接形成した後に、樹脂層３１を形成している。このため、支持体１０及びエッチングストップ層１２を除去すると、ビルドアップ中間体５の配線層２１及び樹脂層３１が露出する。配線層２１の下面と樹脂層３１の下面とは同一面となって配置されている。
次いで、図６（ｂ）に示すように、図６（ａ）のビルドアップ中間体５の両面側に、半硬化状態の樹脂フィルムをそれぞれ貼付し、１９０℃程度の温度で加熱することにより、樹脂フィルムを硬化させる。これにより、樹脂層３４の上に配線層２５を被覆する樹脂層３５を得る。また、樹脂層３１の上に配線層２１を被覆する樹脂層３６を得る。
このように、本実施形態では、予備的事項の製造方法と違って、過剰に加熱処理が施されて粗化面の形成が困難な樹脂層３１の露出面を配線形成面として利用しないため、樹脂層３１の下面が粗化されにくい問題を考慮する必要がない。
次いで、図７（ａ）に示すように、上面側の樹脂層３５をレーザなどで加工することにより、配線層２５に到達するビアホールＶＨ５を形成する。さらに同様に、下面側の樹脂層３６をレーザなどで加工することにより、配線層２１に到達するビアホールＶＨ６を形成する。
さらに、同じく図７（ａ）に示すように、過マンガン酸カリウム溶液などでデスミア処理を行うことにより、ビアホールＶＨ５，ＶＨ６の底に残留する樹脂スミアをクリーニングする。
このとき同時に、図７（ａ）の部分拡大断面図に示すように、デスミア処理によって、ビアホールＶＨ５，ＶＨ６の側面及び樹脂層３５及び樹脂層３６の表面に凹凸が形成されて粗化面Ｒとなる。
このように、配線層２１及び樹脂層３１の露出面に樹脂層３６を新たに形成し、その表面を粗化することにより、良好な配線形成面を得ることができる。
そして、支持体１０及びエッチングストップ層１２が除去された側のビルドアップ中間体５の面にも、粗化面Ｒを備えた樹脂層３６を容易に形成することができる。
樹脂層３６の粗化面Ｒの表面粗さは、５００ｎｍ以下、好適には１００ｎｍ〜４００ｎｍに設定され、他の樹脂層３１〜３５の表面粗さと同一範囲に設定される。
これにより、ビルドアップ配線層の配線層が形成される全ての樹脂層において、それらの表面粗さを同一範囲に設定することができる。
次いで、図７（ｂ）に示すように、図７（ａ）の構造体の上面側において、ビアホールＶＨ５を介して配線層２５に接続される配線層２６を樹脂層３５の上に形成する。
さらに同様に、図７（ａ）の構造体の下面側において、ビアホールＶＨ６を介して配線層２１に接続される配線層２７を樹脂層３６の上に形成する。
ビアホールＶＨ６は、樹脂層３６の下面側からレーザなどで形成される。このため、ビアホールＶＨ６は、樹脂層３６の表面からその厚み方向に向けて直径が小さくなる逆テーパー形状で形成され、ビアホールＶＨ１〜ＶＨ５とは逆のテーパー形状となる。
図７（ｂ）の部分拡大断面図に示すように、樹脂層３６の表面は適度な粗化面Ｒとなっているので、樹脂層２７は樹脂層３６の上に密着性よく形成される。また、樹脂層３７がセミアディティブ法で形成される場合は、シード層が樹脂層３６から剥がれて膨れが発生することなく、歩留りよく微細な配線層２７を形成することができる。
このように、本実施形態では、配線層が形成される全ての樹脂層において適度に粗化されているので、全ての層の配線層において十分な密着性が確保される。このため、ビルドアップ配線層の全ての配線層において同じ設計ルールで形成することができ、設計上の制約を生じることがない。
例えば、全ての層の配線層において、１０μｍ〜３０μｍの狭ピッチで歩留りよく形成することができる。
このようにして、支持体１０及びエッチングストップ層１２が除去された側のビルドアップ中間体５の面にも、微細な樹脂層３６を密着性よく形成することができる。
次いで、図８（ａ）に示すように、同様な工程を繰り返すことにより、図７（ｂ）の上面側に、樹脂層３７に形成されたビアホールＶＨ７を介して配線層２６に接続される配線層２８を樹脂層３７の上に形成する。
さらに同様な工程を繰り返すことにより、図７（ｂ）の下面側に、樹脂層３８に形成されたビアホールＶＨ８を介して配線層２７に接続される配線層２９を樹脂層３８の上に形成する。
その後に、図８（ｂ）に示すように、上面側において、配線層２８の接続部上に開口部４０ａが設けられたソルダレジスト４０を形成する。また、下面側において、配線層２９の接続部上に開口部４２ａが設けられたソルダレジスト４２を形成する。
以上により、第１実施形態の配線基板１が得られる。本実施形態では、支持体１０及びエッチングストップ層１２が除去された５層のビルドアップ中間体５（図６（ｂ））の両面側に、２層の配線層をそれぞれ積層している。この形態は一例であり、配線層の積層数は任意に設定することができる。
また、層間絶縁層として絶縁樹脂を使用したが、別の絶縁材料を使用することも可能である。
以上説明したように、第１実施形態の配線基板の製造方法では、まず、支持体１０の上にエッチングストップ層１２を介して配線層２１〜２５が積層されたビルドアップ中間体５が形成される。さらに、支持体１０及びエッチングストップ層１２を除去した後に、上面側の配線層２５の上に配線層２６，２８を積層し、下面側の露出した配線層２１の上に配線層２７，２９を積層する。
これにより、支持体１０及びエッチングストップ層１２が除去された側のビルドアップ中間体５の面にも、密着性のよい微細な配線層を形成することができる。
第１実施形態の配線基板１は、このような方法で製造されるため、配線層２７，２９が配置されるビアホールＶＨ６，Ｖ８は他のビアホールのテーパー形状と逆のテーパー形状となっている。
図９には、図８（ｂ）の配線基板１を利用した半導体装置の一例が示されている。図９に示すように、半導体装置２では、図８（ｂ）の配線基板１を上下反転させ、配線層２９の接続部にバンプ電極５２を介して半導体チップ５０がフリップチップ接続される。
また、半導体チップ５０と配線基板１との隙間にアンダーフィル樹脂５４が充填される。さらに、半導体チップ５０が搭載された面と反対面側の配線層２８の接続部に、はんだボールなどを搭載するなどして外部接続端子５６を設ける。
そして、半導体装置２の外部接続端子５６がマザーボードなどの実装基板に接続される。
配線基板１内の配線層によって、半導体チップ５０に対応する上面側の配線層２９の狭ピッチが実装基板の広ピッチに対応するようにピッチ変換される。
あるいは、逆に、図８（ｂ）の配線基板１の上面側の配線層２８の接続部に半導体チップをフリップチップ接続し、反対面側の配線層２９に外部接続端子を設けてもよい。
（第２実施形態）
図１０〜図１３は第２実施形態の配線基板の製造方法を示す断面図である。
前述した第１実施形態では、支持体上の全面に形成したエッチングストップ層（ニッケル層）の上に配線層をパターニングしたが、第２実施形態では、エッチングストップ層（ニッケル層）は配線層と同一パターンで配置される。
第２実施形態の配線基板の製造方法では、図１０（ａ）に示すように、第１実施形態と同様に、まず、支持体１０を用意する。そして、図１０（ｂ）に示すように、支持体１０の上に、開口部１８ａが設けられためっきレジスト１８をフォトリソグラフィに基づいてパターニングする。
次いで、図１０（ｃ）に示すように、支持体１０をめっき給電経路に利用する電解めっきにより、めっきレジスト１８の開口部１８ａ内の支持体１０の上にニッケルなどからなるエッチングストップ層１２を形成する。その後に、同様な電解めっきによりエッチングストップ層１２の上に銅などからなる配線層２１を得る。
あるいは、無電解めっきにより、エッチングストップ層１２及び配線層２１を形成してもよい。その後に、図１０（ｄ）に示すように、めっきレジスト１８が除去される。
エッチングストップ層１２及び配線層２１のパターンは、一端に接続パッドを備える引き出し配線であってよいし、島状に配置された接続パッドであってもよい。
エッチングストップ層１２は、第１実施形態と同様に、支持体１０をエッチングして除去する際のストッパとして形成される。
第２実施形態では、エッチングストップ層１２は配線層２１と同一パターンで形成される。
次いで、図１０（ｅ）に示すように、第１実施形態の図３（ｅ）〜図４（ｂ）と同一工程を遂行することにより、支持体１０の上に５層のビルドアップ中間体５を形成する。
続いて、図１１（ａ）に示すように、支持体１０をウェットエッチングによって除去する。第１実施形態と同様に、支持体１０が銅から形成される場合は、エッチング液としては、アンモニアを主成分とするアルカリエッチング液などが使用される。これにより、支持体１０をエッチングストップ層１２及び樹脂層３１に対して選択的に除去することができる。
さらに、図１１（ｂ）に示すように、エッチングストップ層１２をウェットエッチングによって除去する。第１実施形態と同様に、エッチングストップ層１２がニッケルから形成される場合は、エッチング液として、過酸化水素水と硝酸の混合液などが使用される。これにより、エッチングストップ層１２を配線層２１（銅）及び樹脂層３１に対して選択的に除去することができる。
このようにして、図１０（ｅ）の構造体から支持体１０及びエッチングストップ層１２が除去されて、５層のビルドアップ中間体５が得られる。
エッチングストップ層１２が除去されることにより、ビルドアップ中間体５の樹脂層３１の下面側に凹部Ｃが形成され、その凹部Ｃの底面側に配線層２１が配置された状態となる。
次いで、図１２（ａ）に示すように、第１実施形態の図６（ｂ）と同様に、図１１（ｂ）のビルドアップ中間体５の両面側に樹脂層３５及び樹脂層３６を形成する。樹脂層３１の下面側の凹部Ｃは樹脂層３６で埋め込まれ、樹脂層３６の下面は平坦な状態で形成される。
配線層２５の下面から樹脂層３６の下面までの厚みＴ１は、他の配線層、例えば、配線層２５の上面から樹脂層３５の上面までの厚みＴ２と同じになるように設定される。
ビルドアップ中間体５を形成した後に、その両面側に対向して配置される樹脂層は同じ厚みになるように形成される。ビルドアップ中間体５の両面側に同じ厚みの樹脂層を形成することにより、基板の反りを最小限に抑えつつ配線基板を製造することができる。
続いて、図１２（ｂ）に示すように、上面側の樹脂層３５をレーザなどで加工することにより、配線層２５に到達するビアホールＶＨ５を形成する。また同様に、下面側の樹脂層３６をレーザなどで加工することにより、配線層２１に到達するビアホールＶＨ６を形成する。
第１実施形態と同様に、ビアホールＶＨ６は、樹脂層３６の下面側からその厚み方向に向けて直径が小さくなる逆テーパー形状で形成され、ビアホールＶＨ１〜ＶＨ５とは逆のテーパー形状となる。
さらに、第１実施形態の図７（ａ）と同様に、両面側をデスミア処理することにより、ビアホールＶＨ５，ＶＨ６の底に残留する樹脂スミアをクリーニングする。
このとき同時に、図１２（ｂ）の部分拡大断面図に示すように、デスミア処理によって、ビアホールＶＨ５，ＶＨ６の側面及び樹脂層３５及び樹脂層３６の表面に凹凸が形成されて粗化面Ｒとなる。
このように、第２実施形態においても、支持体１０及びエッチングストップ層１２が除去された側のビルドアップ中間体５の面にも、粗化面Ｒを備えた樹脂層３６を容易に形成することができる。
次いで、図１３（ａ）に示すように、第１実施形態の図７（ｂ）〜図８（ａ）の工程を遂行することにより、図１２（ｂ）の上面側に、配線層２６及び配線層２８を同様な方法で積層する。また同様に、図１２（ｂ）の下面側に、配線層２７及び配線層２９を同様な方法で積層する。
図１３（ａ）の部分拡大断面図に示すように、第１実施形態と同様に、支持体１０及びエッチングストップ層１２が除去された側のビルドアップ中間体５の面に形成された樹脂層３６，３８の表面は適度な粗化面Ｒとなっている。このため、支持体１０及びエッチングストップ層１２が除去された側のビルドアップ中間体５の面にも、微細な配線層２７及び配線層２９を密着性よく形成することができる。
その後に、図１３（ｂ）に示すように、第１実施形態の図８（ｂ）と同様に、上面側において、配線層２８の接続部上に開口部４０ａが設けられたソルダレジスト４０を形成する。また、下面側において、配線層２９の接続部上に開口部４２ａが設けられたソルダレジスト４２を形成する。
以上により、第２実施形態の配線基板１ａが得られる。
第２実施形態の配線基板１ａは、第１実施形態の配線基板１と実質的に同一構造を有する。第２実施形態では、エッチングストップ層１２が配線層２１と同一パターンで形成されるため、配線層２１が樹脂層３１の凹部Ｃの底部側に配置され、その凹部Ｃが樹脂層３６で埋め込まれた状態となる。
第２実施形態の配線基板の製造方法は、第１実施形態と同様な効果を奏する。
１，１ａ…配線基板、２…半導体装置、５…ビルドアップ中間体、１０…支持体、１２…エッチングストップ層、１４，１６，１８…めっきレジスト、１４ａ，１６ａ，１８ａ，４０ａ，４２ａ…開口部、２１，２２，２３，２４，２５，２６，２７，２８，２９…配線層、２２ａ…シード層、２２ｂ…金属めっき層、３１，３２，３３，３４，３５，３６，３７，３８…樹脂層、４０，４２…ソルダレジスト、５０…半導体チップ、５２…バンプ電極、５４…アンダーフィル樹脂、５６…外部接続端子、Ｃ…凹部、Ｒ…粗化面、ＶＨ１，ＶＨ２，ＶＨ３，ＶＨ４，ＶＨ５，ＶＨ６，ＶＨ７，ＶＨ８…ビアホール。

Claims (9)

  1. 支持体の上に、エッチングストップ層を介して第１配線層を形成する工程と、前記第１配線層の上に第１絶縁層を形成する工程と、前記第１絶縁層に、前記第１配線層に到達する第１ビアホールを形成する工程と、前記第１ビアホールを介して前記第１配線層に接続される第２配線層を前記第１絶縁層の上に形成する工程とを含む方法により、ｎ層（ｎは２以上の整数）のビルドアップ中間体を形成する工程と、
    前記支持体を除去してエッチングストップ層を露出させる工程と、
    前記エッチングストップ層を除去して前記第１配線層を露出させる工程と、
    前記ビルドアップ中間体の両面に第２絶縁層をそれぞれ形成する工程と、
    前記両面側の第２絶縁層に、前記第１配線層及びｎ層目の前記配線層に到達する第２ビアホールをそれぞれ形成する工程と、
    前記第１配線層を被覆する前記第２絶縁層の露出面を粗化する工程と、
    前記第２ビアホールを介して前記第１配線層に接続される第３配線層を前記第２絶縁層の露出面に形成すると共に、前記第２ビアホールを介して前記ｎ層目の配線層に接続される第４配線層を前記第２絶縁層の上に形成する工程とを有することを特徴とする配線基板の製造方法。
  2. 前記第１配線層を形成する工程において、
    前記エッチングストップ層は、前記支持体上の全面に形成されることを特徴とする請求項１に記載の配線基板の製造方法。
  3. 前記第１配線層を形成する工程において、
    前記エッチングストップ層は、前記第１配線層と同一パターンで形成されることを特徴とする請求項１に記載の配線基板の製造方法。
    配線基板。
  4. 前記第２絶縁層の露出面を粗化する工程において、
    前記第２絶縁層の露出面の表面粗さは、前記第１絶縁層の上面の表面粗さと同一範囲に設定されることを特徴とする請求項１乃至３のいずれか一項に記載の配線基板の製造方法。
  5. 前記第２絶縁層の露出面を粗化する工程は、デスミア処理によって行われることを特徴とする請求項１乃至４のいずれか一項に記載の配線基板の製造方法。
  6. 前記第３配線層は、セミアディティブ法によって形成されることを特徴とする請求項１乃至５のいずれか一項に記載の配線基板の製造方法。
  7. 前記第１ビアホールは、前記第２絶縁層の表面から厚み方向に向けて直径が小さくなるテーパー形状であり、前記第１配線層の下面側に配置される前記第２ビアホールの形状は前記第１ビアホールと逆のテーパー形状となっていることを特徴とする請求項１乃至６のいずれか一項に記載の配線基板の製造方法。
  8. 前記支持体及び前記第１配線層は銅から形成され、前記エッチングストップ層はニッケルから形成されることを特徴とする１乃至７のいずれか一項に記載の配線基板の製造方法。
  9. 前記第１、第２絶縁層は、樹脂から形成されることを特徴とする請求項１乃至８のいずれか一項に記載の配線基板の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI650240B (zh) * 2016-02-18 2019-02-11 三井金屬鑛業股份有限公司 印刷電路板之製造方法
WO2024043196A1 (ja) * 2022-08-26 2024-02-29 Ｍｇｃエレクトロテクノ株式会社 積層体、及び、コアレス基板の製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10096542B2 (en) * 2017-02-22 2018-10-09 Advanced Semiconductor Engineering, Inc. Substrate, semiconductor package structure and manufacturing process
CN110997313A (zh) * 2017-10-26 2020-04-10 三井金属矿业株式会社 极薄铜箔和带载体的极薄铜箔、以及印刷电路板的制造方法
TWI751554B (zh) * 2020-05-12 2022-01-01 台灣愛司帝科技股份有限公司 影像顯示器及其拼接式電路承載與控制模組

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003008228A (ja) * 2001-06-22 2003-01-10 Ibiden Co Ltd 多層プリント配線板およびその製造方法
JP2007059821A (ja) * 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2011129808A (ja) * 2009-12-21 2011-06-30 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2011146477A (ja) * 2010-01-13 2011-07-28 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、並びに半導体パッケージ
JP2011199077A (ja) * 2010-03-19 2011-10-06 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2013522917A (ja) * 2010-04-06 2013-06-13 インテル コーポレイション コアレスパッケージを備えた電磁干渉シールド用の金属充填ダイバックサイドフィルムの形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5092547B2 (ja) 2007-05-30 2012-12-05 凸版印刷株式会社 印刷配線板の製造方法
JP5092662B2 (ja) 2007-10-03 2012-12-05 凸版印刷株式会社 印刷配線板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003008228A (ja) * 2001-06-22 2003-01-10 Ibiden Co Ltd 多層プリント配線板およびその製造方法
JP2007059821A (ja) * 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2011129808A (ja) * 2009-12-21 2011-06-30 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2011146477A (ja) * 2010-01-13 2011-07-28 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、並びに半導体パッケージ
JP2011199077A (ja) * 2010-03-19 2011-10-06 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2013522917A (ja) * 2010-04-06 2013-06-13 インテル コーポレイション コアレスパッケージを備えた電磁干渉シールド用の金属充填ダイバックサイドフィルムの形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI650240B (zh) * 2016-02-18 2019-02-11 三井金屬鑛業股份有限公司 印刷電路板之製造方法
WO2024043196A1 (ja) * 2022-08-26 2024-02-29 Ｍｇｃエレクトロテクノ株式会社 積層体、及び、コアレス基板の製造方法

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