JP2014056237A - アレイ基板およびその製造方法、表示装置 - Google Patents

アレイ基板およびその製造方法、表示装置 Download PDF

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Abstract

【課題】本発明は、アレイ基板およびその製造方法、表示装置に関する。
【解決手段】当該アレイ基板は、２次元マトリクス状に配列された複数の画素領域と、前記２次元マトリクスの行方向に沿って延在するゲートラインおよび前記２次元マトリクスの列方向に沿って延在するデータラインと、を備え、各画素領域に画素電極が備えられ、前記アレイ基板がさらに少なくとも１本の共通電極線を備え、前記共通電極線が前記データラインに平行するように設置される。
【選択図】図４

Description

本発明は、アレイ基板およびその製造方法、表示装置に関する。
薄膜トランジスター液晶ディスプレー（ＴＦＴ―ＬＣＤ）は、小型で、消費電力が低く、放射がなく、製造コストが比較的に低いなどの利点を有し、現在フラットパネルディスプレーのマーケットで主な地位を占めている。
従来のアレイ基板の画素構造につき、画素は交差するデータ信号ラインとゲート信号ラインによって画成され、画素の中には、画素電極とスイッチである薄膜トランジスター（ＴＦＴ）とが備えられている。ＴＦＴのゲート電極はゲート信号ラインに、ソース電極はデータ信号ラインに、ドレイン電極は画素電極に接続される。共通電極（Ｖｃｏｍ）と画素電極の間には、蓄積容量Ｃｓｔが形成されている。
図１は、従来のアレイ基板の構造を示す概略図である。図１に示すように、Ｖｃｏｍ６は、一般にゲート層に設けられ、且つ、ＴＦＴのゲート電極５３と同じ金属材料からなる。図２は、従来のアレイ基板におけるダブルゲート構造の画素アレイを示す概略図である。図２に示すように、アレイ基板は、基板を備え、基板上にマトリクス状に配列された画素領域が形成され、画素領域内に、奇数列に位置する第１画素電極及び第１薄膜トランジスターと、偶数列に位置する第２画素電極及び第２薄膜トランジスターと、が形成される。第１薄膜トランジスターのドレイン電極は第１画素電極に、第２薄膜トランジスターのドレイン電極は第２画素電極に接続される。アレイ基板に第１ゲートライン及び第２ゲートラインが形成され、第１ゲートラインは第１薄膜トランジスターのゲート電極に、第２ゲートラインは第２薄膜トランジスターのゲート電極に接続される。また、アレイ基板にデータラインが形成され、データラインはそれぞれ偶数列の第２薄膜トランジスターのソース電極と、同じ行における次の画素領域内の奇数列の第１薄膜トランジスターのソース電極とに接続され、或は、データラインはそれぞれ奇数列の第１薄膜トランジスターのソース電極と、同じ行における前の画素領域内の偶数列の第２薄膜トランジスターのソース電極とに接続される。
前記のように、現在のアレイ基板はダブルゲート構造を採用したが、共通電極と画素電極の重なる面積が大き過ぎ、且つ、共通電極は横方向に設置され（即ち、ゲートラインに平行する）、ワイドスクリーン表示に不適切である。
本発明の目的は、共通電極と画素電極の重なる面積を減少でき、ワイドスクリーン表示を可能にするアレイ基板およびその製造方法、並びに表示装置を提供することにある。
本発明の実施形態で提供するアレイ基板は、２次元マトリクス状に配列された複数の画素領域と、前記２次元マトリクスの行方向に沿って延在するゲートラインおよび前記２次元マトリクスの列方向に沿って延在するデータラインと、を備え、各画素領域に画素電極が備えられ、前記アレイ基板がさらに少なくとも１本の共通電極線を備え、前記共通電極線が前記データラインに平行するように設置される。
一つの実施形態において、各画素領域内に、さらにスイッチ素子である薄膜トランジスターを備え、前記薄膜トランジスターは、ゲート電極、ソース電極およびドレイン電極を含み、前記ゲート電極が前記ゲートラインに、前記ソース電極が前記データラインに、前記ドレイン電極が前記画素電極に接続され、且つ、前記共通電極線及び前記データラインが、前記ソース電極及びドレイン電極と同一層に形成される。
一つの実施形態において、各画素領域内に、さらに画素電極と共に蓄積容量を形成する共通電極を備え、前記共通電極線が前記共通電極に接続される。
一つの実施形態において、前記共通電極線が各２本のデータラインに間に位置し、奇数列に位置する画素電極と偶数列に位置する画素電極とが１本の共通電極線を共用する。
一つの実施形態において、前記共通電極線の配線方式は、外部配線方式である。
一つの実施形態において、前記共通電極線の配線方式は、内部配線方式である。
本発明の別の一つの実施形態で提供するアレイ基板の製造方法は、
基板上に複数の画素領域を画成するために交差するゲートライン及びデータラインを形成し、且つ、各画素領域に画素電極を形成するステップと、
前記基板上に少なくとも１本の共通電極線を形成し、前記共通電極線が前記データラインに平行するように設置されるステップと、を含む。
一つの実施形態において、前記共通電極線が前記データラインと同一層に形成される。
一つの実施形態において、前記共通電極線を各２本のデータラインの間に設置して、奇数列に位置する画素電極と偶数列に位置する画素電極とが１本の共通電極線を共用する。
一つの実施形態において、前記共通電極線の配線方式が、外部配線方式又は内部配線方式である。
本発明のもう一つの実施形態で提供する表示装置は、本発明のいずれか一つの実施形態のアレイ基板を含む。
本発明の実施形態におけるアレイ基板は、ダブルゲート構造を採用し、且つ、基板の画素領域内に縦方向に設置されるとともにデータラインに平行する共通電極線が形成され、当該共通電極線が各２本のデータラインの間に位置する。
本発明の実施形態によれば、共通電極線が縦方向に設置されるとともにデータラインに平行するため、共通電極と画素電極の重なる面積を減少でき、ワイドスクリーン表示が可能になる。
本発明の実施形態における技術案をより明確に説明するために、以下、実施形態の図面に対して簡単な説明を行う。明らかに、以下の説明における図面は、ただ本発明の部分的実施形態に係わり、本発明に対する制限ではない。
図１は、従来のアレイ基板の構造を示す概略図である。 図２は、従来のアレイ基板のダブルゲート構造画素配列の概略図である。 図３は、本発明の実施形態におけるアレイ基板の構造を示す概略図である。 図４は、本発明の実施形態におけるアレイ基板画素配列の一つの構造を示す概略図である。 図５は、本発明の実施形態におけるアレイ基板画素配列のもう一つの構造を示す概略図である。
本発明の実施形態の目的、技術案およびメリットをより明確に説明するために、以下、本発明の実施形態の図面に基づき、本発明の実施形態における技術案に対して明確、完全に説明する。なお、説明する実施形態は、本発明の部分的実施形態であり、すべての実施形態ではない。説明する本発明の実施形態に基づいて、当業者が創造的労働をしない前提で得られるすべての他の実施形態の全ても本発明の保護範囲内に属する。
現在、ダブルゲート構造は、幅広くアレイ基板に適用されている。本発明の実施形態におけるアレイ基板もダブルゲート構造に基づき、基板と、基板上に形成されマトリクス状に配列された画素領域とを含む。前記画素領域内に、奇数列に位置する第１画素電極及び第１薄膜トランジスターと、偶数列に位置する第２画素電極及び第２薄膜トランジスターと、が形成される。第１薄膜トランジスターのドレイン電極は第１画素電極に、第２薄膜トランジスターのドレイン電極は第２画素電極に接続される。前記アレイ基板に第１ゲートライン及び第２ゲートラインが形成され、第１ゲートラインは第２薄膜トランジスターのゲート電極に、第２ゲートラインは第１薄膜トランジスターのゲート電極に接続される。前記アレイ基板にデータラインが形成され、データラインが偶数列の第２薄膜トランジスターのソース電極に接続され、データラインが同じ行における次の画素領域内の奇数列の第１薄膜トランジスターのソース電極に接続され、或は、データラインが奇数列の第１薄膜トランジスターのソース電極に接続され、データラインが同じ行における前の画素領域内の偶数列の第２薄膜トランジスターのソース電極に接続される。前記アレイ基板に少なくとも１本の共通電極線が形成され、共通電極線が縦方向に設置されるとともにデータラインに平行する。
前記技術案による有益的作用効果は、ダブルゲート構造を採用したアレイ基板において、毎行の画素が２本の異なるゲート信号ラインに接続され、各一本のデータ信号ラインが２列の画素を接続する。このように、各４列の画素に２本のデータ信号ラインのみが必要となる。例えば、アレイ基板の画素アレイが６列２行の画素である場合、４本のゲート信号ラインＧ１〜Ｇ４を設置すべきであるが、Ｄ１、Ｄ２、Ｄ３である３本のデータ信号ラインのみを設置すればよい。本発明の実施形態によれば、共通電極線を縦向配置にするため、従来の技術における共通電極線の横向配置と異なり、これによって、重なる面積を小さくし、面積を節約し、ワイドスクリーン表示が可能になる。
ここで、共通電極線及びデータラインは、ソース・ドレイン電極と同一層に形成され、共通電極線と画素電極の間の距離を縮小する。
図３は、本発明の実施形態におけるディスプレーパネルの構造を示す図である。前記ディスプレーパネルは、アレイ基板１０、カラーフィルター基板８、およびこれらの間にある液晶７を含む。アレイ基板１０は、画素電極１、ＴＦＴ、共通電極６を含む。カラーフィルター基板８は、アレイ基板１０に向かう表面に透明電極９を設置する。ＴＦＴは、ゲート電極５３と、活性層５４と、ゲート絶縁層５５と、ソース電極５１及びドレイン電極５２（ソース・ドレイン電極は、一般にＳ/Ｄと呼ばれる）と、を含む。画素電極１と透明電極９の間には、液晶７が充填される。透明電極９はカラーフィルター基板８の下面に、ＴＦＴ、画素電極１および共通電極６は全部アレイ基板１０に形成される。例えば、共通電極６および共通電極信号線（図３には示されていない）は、ソース・ドレイン電極と同一層に形成される。即ち、共通電極６および共通電極信号線は、Ｓ／Ｄ層に形成される。また、共通電極６および信号共通電極線は、Ｓ／Ｄ層と同じ金属材料からなる。一般に、Ｓ／Ｄ層は、Ｍｏ、ＡｌＮｄ、Ａｌ、Ｔｉ、またはＣｕなどを含む導電金属材料からなり、同じく、共通電極６および信号共通電極線も、Ｍｏ、ＡｌＮｄ、Ａｌ、Ｔｉ、またはＣｕなどを含む導電金属材料からなる。
例えば、アレイ基板は、２次元マトリクス状に配列された複数の画素領域と、前記２次元マトリクスの行方向に沿って延在するゲートラインおよび前記２次元マトリクスの列方向に沿って延在するデータラインと、を備え、各画素領域に画素電極を含み、前記アレイ基板はさらに少なくとも１本の共通電極線を含み、前記共通電極線が前記データラインに平行するように設置される。例えば、ゲートライン５３は対応するゲートライン（Ｇ１、Ｇ２、．．．）に、ソース電極５１は対応するデータライン（Ｄ１、Ｄ２、．．．）に、ドレイン電極５２は画素電極１に接続される。
ゲートラインが延在する方向（つまり、前記２次元マトリクスの行方向）は、横方向と称され、データラインが延在する方向（つまり、前記２次元マトリクスの列方向）は、縦方向と称される。例えば、アレイ基板は、横方向に沿う寸法が縦方向に沿う寸法より大きいように形成されてもよい。一つの実施形態で、アレイ基板は矩形形状であり、矩形の長手方向は横方向に沿い、矩形の短手方向は縦方向に沿う。
前記技術案による有益的作用効果は、共通電極（Ｖｃｏｍ）と画素電極の間に蓄積容量Ｃｓｔが形成され、Ｃｓｔの計算公式は、Ｃｓｔ＝Ｓ／Ｄであり、ただし、Ｓは画素電極とＶｃｏｍの重なる面積であり、Ｄは画素電極とＶｃｏｍの間の距離である。図１と図３との対照で分かるように、本発明の実施形態において、共通電極線及びデータラインをソース・ドレイン電極と同一層に形成させるため、共通電極線及びゲート電極が同一層に形成される従来の技術とは異なり、本発明の実施形態によれば、画素電極とＶｃｏｍの間の距離が小さくなり、これによって、従来の技術における画素電極とＶｃｏｍの間の距離が比較的に大きい場合、一定のＣｓｔを確保するために必ず画素電極とＶｃｏｍの間の重なる面積を増加することによる一連の不都合を防止することができる。面積が大きくなる場合、画素電極の開口率が小さくなってしまい、共通電極線の抵抗が増加する。画素電極の開口率の減少は、液晶パネルの消費電力を増加し、共通電極線の抵抗の増加は、Ｖｃｏｍ電圧のオフセットを増加し、Ｖｃｏｍ電圧のオフセットによって液晶パネルの色ずれが発生し、グリーニッシュ（ｇｒｅｅｎｉｓｈ）不良が生じる。
ここで、共通電極線は、各２本のデータラインの間に位置し、奇数列に位置する第１画素電極と偶数列に位置する第２画素電極が１本の共通電極線を共用する。
なお、本発明の実施形態における共通電極線は、縦方向に設置すればよく、各画素領域内に必ず共通電極線を有しなければならないことを制限しない。複数組の画素領域が１本の縦方向の共通電極線を共用してもよい。この場合、縦方向の共通電極線が設置されていない他の画素領域内の共通電極は、横方向の配線を介して互いに電気的に接続され、設置される縦方向の共通電極線は外部配線方式を採用する。
ここで、共通電極線の配線方式は、外部配線方式或は内部配線方式である。図４で採用される画素アレイの共通電極線は外部配線方式であり、図５で採用される画素アレイの共通電極線は内部配線方式である。前記外部配線方式とは、共通電極線が表示領域以外の領域（一般にファンアウト（ｆａｎｏｕｔ）領域と称する）において、共通電極線を介して各共通電極を電気的に接続することであり、前記内部配線方式とは、具体的に、図５に示すように、各行の画素の間に共通電極信号線を設置することによって各共通電極を電気的に接続することであり、即ち、画素領域内で異なる共通電極線が電気的に接続されることである。
なお、ダブルゲート構造は、前記説明された構造に制限されることではなく、ＣＯＡ（ｃｏｌｏｒ ｆｉｌｔｅｒ ｏｎ ａｒｒａｙ、カラーフィルターがアレイ基板に集積される技術）構造であってもよい。また、本発明の実施形態において重要なのは、ダブルゲート構造における縦方向の共通電極線の配線方式であり、そのキャリアは制限されていない。また、本発明の実施形態は、ダブルデータラインの構造にも適用でき、ダブルデータラインの構造で縦方向の共通電極線を設置すれば、さらにワイドスクリーン表示が可能になる。例えば、アレイ基板の横方向（ゲートラインの延在方向）の寸法は、縦方向（データラインの延在方向）の寸法より大きい。本発明の実施形態によれば、共通電極線が横方向ではなく縦方向に沿って設置されるため（即ち、データラインに平行する）、共通電極線の負荷（ｌｏａｄ）が著しく減少するので、本発明の実施形態によるアレイ基板がワイドスクリーン表示に非常に適する。
アレイ基板の製造方法は、基板上に奇数列に位置する第１画素電極及び偶数列に位置する第２画素電極を形成し、当該方法は、少なくとも１本の共通電極線を各画素領域内に形成させ、共通電極線を縦方向に、且つ、データラインに平行するように設置する。
例えば、当該アレイ基板の製造方法は、基板上に２次元マトリクス状に配列された複数の画素領域と、前記２次元マトリクスの行方向に沿って延在するゲートラインおよび前記２次元マトリクスの列方向に沿って延在するデータラインと、を形成し、各画素領域に画素電極が備えられ、そして、前記基板上に少なくとも１本の共通電極線を形成し、前記共通電極線を前記データラインに平行するように設置する。
例えば、共通電極線及びデータラインをソース・ドレイン電極と同一層に設置する。
例えば、共通電極線を各２本のデータラインの間に設置し、奇数列に位置する第１画素電極と偶数列に位置する第２画素電極とが１本の共通電極線を共用するように設置する。
例えば、共通電極線の配線方式は、外部配線方式或は内部配線方式である。
前記説明された実施方式はパターニング工程であってもよい。例えば、共通電極線及びデータラインがソース・ドレイン電極と同一層に形成され、まず、ソース・ドレイン電極を形成する基板上に材料を堆積し、その後、露光、現像、剥離などの工程によってソース・ドレイン電極と共通電極線を同時に形成する。ここではその説明を省略する。
また、本発明の実施形態は、さらに前記アレイ基板を備える表示装置を提供する。
本発明の実施形態の表示装置は、縦方向の電極線を設置したアレイ基板を含み、ワイドスクリーン表示が可能であり、且つ、共通電極線がソース・ドレイン電極と同一層に設置され、画素電極と共通電極の重なる面積をさらに減少することができる。
上述したのは、単に本発明の実施形態の例に過ぎず、本発明の保護範囲を制限するものではない。本発明の保護範囲は、特許請求の範囲によって決められる。
１ 画素電極
６ 共通電極
７ 液晶
８ カラーフィルター基板
９ 透明電極
１０ アレイ基板
５１ ソース電極
５２ ドレイン電極
５３ ゲート電極
５４ 活性層
５５ ゲート絶縁層

Claims (11)

  1. ２次元マトリクス状に配列された複数の画素領域と、前記２次元マトリクスの行方向に沿って延在するゲートラインおよび前記２次元マトリクスの列方向に沿って延在するデータラインと、を備え、各画素領域に画素電極が備えられるアレイ基板であって、前記アレイ基板はさらに少なくとも１本の共通電極線を備え、前記共通電極線が前記データラインに平行するように設置されることを特徴とするアレイ基板。
  2. 各画素領域内に、さらにスイッチ素子である薄膜トランジスターを備え、前記薄膜トランジスターはゲート電極、ソース電極およびドレイン電極を備え、前記ゲート電極が対応するゲートラインに、前記ソース電極が対応するデータラインに、前記ドレイン電極が前記画素電極に接続され、
    前記共通電極線及び前記データラインが前記ソース電極及びドレイン電極と同一層に形成されることを特徴とする請求項１に記載のアレイ基板。
  3. 各画素領域内に、さらに画素電極と共に蓄積容量を形成する共通電極を備え、前記共通電極線が前記共通電極に接続されることを特徴とする請求項１又は２に記載のアレイ基板。
  4. 前記共通電極線が各２本のデータラインの間に位置し、奇数列に位置する画素電極と偶数列に位置する画素電極とが１本の共通電極線を共用することを特徴とする請求項１〜３のいずれか１項に記載のアレイ基板。
  5. 前記共通電極線の配線方式が外部配線方式であることを特徴とする請求項１〜４のいずれか１項に記載のアレイ基板。
  6. 前記共通電極線の配線方式が内部配線方式であることを特徴とする請求項１〜４のいずれか１項に記載のアレイ基板。
  7. 基板上に２次元マトリクス状に配列された複数の画素領域と、前記２次元マトリクスの行方向に沿って延在するゲートラインおよび前記２次元マトリクスの列方向に沿って延在するデータラインと、を形成し、且つ、各画素領域に画素電極形成するステップと、
    前記基板上に少なくとも１本の共通電極線を形成し、前記共通電極線を前記データラインに平行するように設置するステップと、を含むことを特徴とするアレイ基板の製造方法。
  8. 前記共通電極線及び前記データラインを同一層に形成することを特徴とする請求項７に記載のアレイ基板の製造方法。
  9. 前記共通電極線が各２本のデータラインに間に位置し、奇数列に位置する画素電極と偶数列に位置する画素電極とが１本の共通電極線を共用することを特徴とする請求項７又は８に記載のアレイ基板の製造方法。
  10. 前記共通電極線の配線方式が外部配線方式又は内部配線方式であることを特徴とする請求項７〜９のいずれか１項に記載のアレイ基板の製造方法。
  11. 請求項１〜６のいずれか１項に記載のアレイ基板を備える表示装置。
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