KR101419226B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은 보조용량 커패시터를 형성하면서도 화질저하를 방지할 수 있는 액정표시장치에 관한 것으로, 다수의 데이터 라인들; 상기 다수의 데이터 라인들에 교차하도록 위치한 제 1 게이트 라인 및 제 2 게이트 라인; 상기 다수의 데이터 라인들과 교번하여 위치한 다수의 공통전압 라인들; 상기 각 데이터 라인, 상기 각 공통전압 라인, 상기 각 제 1 게이트 라인, 및 상기 각 제 2 게이트 라인에 의해 둘러싸여 정의된 화소영역마다 형성된 화소전극; 및, 상기 각 공통전압 라인으로부터 각 화소전극측으로 연장되어 상기 화소전극을 중첩하는 다수의 가지 라인들을 포함함을 그 특징으로 한다.
Figure R1020070109480
액정표시장치, DLS, 공통전압 라인, 보조용량 커패시터, 액정용량 커패시터, 가지 라인

Description

액정표시장치{A liquid crystal display device}
본 발명은 액정표시장치에 관한 것으로, 특히 보조용량 커패시터를 형성하면서도 화질저하를 방지할 수 있는 액정표시장치에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
이하, 첨부된 도면을 참조하여 종래의 액정표시장치를 설명하면 다음과 같다.
도 1은 종래의 액정표시장치에 구비된 몇 개의 화소셀을 나타낸 도면이다.
종래의 액정표시장치는, 도 1에 도시된 바와 같이, 다수의 게이트 라인(GLn-1, GLn, GLn+1)들과, 상기 게이트 라인(GLn-1, GLn, GLn+1)들에 교차하도록 위치한 다수의 데이터 라인(DL)들과, 상기 각 게이트 라인(GL)들과 각 데이터 라인(DL)들에 의해 정의된 각 화소영역에 형성된 화소전극(PE)과, 상기 각 게이트 라인(GL)과 각 데이터 라인(DL)이 교차하는 부근에 형성된 박막트랜지스터(TFT)을 포함하여 구성된다.
각 화소영역에는 한 프레임 기간동안 화상 데이터를 안정적으로 유지하기 위한 보조용량 커패시터가 형성되는데, 상기 보조용량 커패시터는 화소전극(PE)과 게이트 라인(GLn-1, GLn, GLn+1)이 중첩하는 부분에서 형성된다. 구체적으로, 제 n 화소행(HLn)에 위치한 화소영역의 화소전극(PE)과 제 n-1 화소행(HLn-1)에 위치한 화소전극(PE)을 구동하기 위한 제 n-1 게이트 라인(GLn-1)간이 중첩하는 부분에서 보조용량 커패시터가 형성된다.
따라서, 이러한 보조용량 커패시터를 형성하기 위해서는 화소전극(PE)이 전단 게이트 라인을 중첩하도록 상기 전단 게이트 라인측으로 연장되기 때문에, 제 n 화소행(HLn)의 화소전극(PE)과 제 n-1 화소행(HLn-1)의 화소전극(PE)이 더욱 근접하게 위치하게 된다. 이에 따라, 인접한 두 화소전극(PE)간에 커플링 현상에 따른 신호간섭이 발생하여 화질이 저하되는 문제점이 초래된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 데이터 라인들과 공통전압 라인들을 교번적으로 위치시키고, 상기 각 데이터 라인과 각 공통 전압라인 사이에 화소전극을 형성하며, 이때 상기 공통전압 라인으로부터 분기된 가지 라인들을 상기 화소전극을 중첩하도록 상기 화소전극측으로 연장시켜 보조용량 커패시터를 형성함으로써 화질저하를 방지할 수 있는 액정표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 다수의 데이터 라인들; 상기 다수의 데이터 라인들에 교차하도록 위치한 제 1 게이트 라인 및 제 2 게이트 라인; 상기 다수의 데이터 라인들과 교번하여 위치한 다수의 공통전압 라인들; 및, 상기 각 데이터 라인, 상기 각 공통전압 라인, 상기 각 제 1 게이트 라인, 및 상기 각 제 2 게이트 라인에 의해 둘러싸여 정의된 화소영역마다 형성된 화소전극; 및, 상기 각 공통전압 라인으로부터 각 화소전극측으로 연장되어 상기 화소전극을 중첩하는 다수의 가지 라인들을 포함함을 그 특징으로 한다.
이상에서 설명한 바와 같은 본 발명에 따른 액정표시장치에는 다음과 같은 효과가 있다.
본 발명에 따른 액정표시장치는 교번적으로 위치한 다수의 데이터 라인과 다수의 공통전압 라인과, 상기 각 데이터 라인과 각 공통전압 라인 사이에 형성된 화소전극을 포함한다. 이때, 보조용량 커패시터를 형성하기 위해, 상기 공통전압 라인으로부터 가지 라인들이 분기되어 상기 화소전극을 중첩한다. 따라서, 본 발명에서는 인접한 화소전극들간의 거리를 가깝게 하지 않고도 보조용량 커패시터를 형성할 수 있으므로, 인접한 화소전극들간의 커플링 현상에 따른 신호간섭을 방지할 수 있다. 결론적으로, 본 발명에 따르면 화질저하를 방지할 수 있다.
또한, 공통전압 라인, 데이터 라인 및 가지 라인이 모두 동일한 물질로 형성되므로 개구율이 증가될 수 있다.
도 2는 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면으로서, 구체적으로 도 2는 액정표시장치의 하부 기판의 구성을 나타낸 것이다.
본 발명의 실시예에 따른 액정표시장치는, 도 2에 도시된 바와 같이, 일방향으로 배열된 다수의 데이터 라인(DL)들과, 상기 데이터 라인(DL)들과 교번하여 위치하도록 배열된 다수의 공통전압 라인(CL)들과, 상기 다수의 데이터 라인(DL)들 및 다수의 공통전압 라인(CL)들에 교차하도록 배열된 다수의 제 1 및 제 2 게이트 라인(GL1, GL2)들을 포함한다.
도면에 도시하지 않았지만, 본 발명의 실시예에 따른 액정표시장치는 상기 하부 기판에 대응하는 상부 기판을 더 포함한다. 상기 상부 기판에는 컬러필터층, 공통전극, 및 블랙매트릭스층이 형성된다.
상기 컬러필터층은 상기 상부 기판의 각 화소영역(PED)에 형성되며, 상기 블랙매트릭스층은 상기 화소영역(PED)들을 제외한 상기 상부 기판의 전면에 형성되며, 상기 공통전극은 상기 화소영역(PED) 및 블랙매트릭스층을 포함한 상부 기판의 전면에 형성된다. 그리고 이와 같이 구성된 상부 기판과 하부 기판 사이에는 액정층이 형성된다.
상기 데이터 라인(DL)들과 상기 공통전압 라인(CL)들은 서로 평행하게 배열되며, 각 데이터 라인(DL)은 각 공통전압 라인(CL)간에 위치한다. 도면에 도시하지 않았지만, 상기 각 공통전압 라인(CL)이 각 데이터 라인(DL) 사이에 위치하여도 무방하다.
도 2는 임의의 두 개의 화소행을 나타낸 것으로서, 하나의 화소행은 다수의 데이터 라인(DL)들과, 다수의 공통전압 라인(CL)들과, 다수의 화소전극(PE)들과, 제 1 박막트랜지스터(TFT1)들을 구동시키기 위한 제 1 게이트 라인(GL1)과, 제 2 박막트랜지스터(TFT2)들을 구동시키기 위한 제 2 게이트 라인(GL2)을 포함한다.
여기서, 모든 화소행(HL1, HL2, ... HLn)은 상기 데이터 라인(DL)들 및 공통전압 라인(CL)들을 서로 공유한다.
상기 화소행(HL1, HL2, ... HLn)에 대하여 좀 더 구체적으로 설명하면 다음과 같다.
한편, 모든 화소행(HL1, HL2, ..., HLn)의 구조는 동일하므로, 제 1 화소행(HL1)에 대하여 대표적으로 설명하기로 한다.
제 1 박막트랜지스터(TFT1)들 각각은 제 1 게이트 라인(GL1)과 각 데이터 라인(DL)이 교차하는 부근에 형성된다. 이 제 1 박막트랜지스터(TFT1)는 제 1 게이트 라인(GL1)으로부터의 게이트 신호에 따라 턴-온되어 상기 데이터 라인(DL)으로부터의 데이터 신호를 화소전극(PE)에 공급한다.
제 2 박막트랜지스터(TFT2)들 각각은 제 2 게이트 라인(GL2)과 각 데이터 라인(DL)이 교차하는 부근에 형성된다. 이 제 2 박막트랜지스터(TFT2)는 제 2 게이트 라인(GL2)으로부터의 게이트 신호에 따라 턴-온되어 상기 데이터 라인(DL)으로부터의 데이터 신호를 화소전극(PE)에 공급한다.
이때, 상기 제 1 게이트 라인(GL1)과 제 2 게이트 라인(GL2)에는 순차적으로 게이트 신호가 공급되므로 상기 제 1 게이트 라인(GL1)이 먼저 구동된 후 제 2 게이트 라인(GL2)이 구동된다.
따라서, 상기 제 1 게이트 라인(GL1)에 접속된 제 1 박막트랜지스터(TFT1)들이 먼저 턴-온된 후, 제 2 게이트 라인(GL2)에 접속된 제 2 박막트랜지스터(TFT2)들이 턴-온된다.
그리고, 상기 제 1 박막트랜지스터(TFT1)와 제 2 박막트랜지스터(TFT2)는 하나의 데이터 라인(DL)에 공통으로 접속되어 있는데, 상기 데이터 라인(DL)에는 데이터 신호가 순차적으로 공급된다.
즉, 상기 제 1 게이트 라인(GL1)에 제 1 게이트 신호가 공급되는 시점에 상기 데이터 라인(DL)에는 제 1 데이터 신호가 공급되고, 상기 제 2 게이트 라인(GL2)에 제 2 게이트 신호가 공급되는 시점에 상기 데이터 라인(DL)에는 제 2 데이터 신호가 공급된다.
예를들어, 상기 제 1 화소행(HL1)에 구비된 화소셀들 중 가장 왼쪽에 구비된 화소셀을 제 1 화소셀이라고 정의하고, 이 제 1 화소셀의 바로 오른쪽에 인접한 화소셀을 제 2 화소셀이라고 정의하면, 제 1 게이트 신호가 온되는 시점에 상기 데이 터 라인(DL)의 제 1 데이터 신호는 제 1 박막트랜지스터(TFT1)를 통해 상기 제 1 화소셀의 화소전극(PE)에 공급되며 제 2 게이트 신호가 온되는 시점에 상기 데이터 라인(DL)의 제 2 데이터 신호는 제 2 박막트랜지스터(TFT2)를 통해 제 2 화소셀의 화소전극(PE)에 공급된다.
여기서, 제 1 화소행(HL1)에 구비된 각 화소셀에 대하여 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 이와 같은 구조에 의해, 본 발명에서의 하나의 화소영역(PED)은 공통전압 라인(CL), 데이터 라인(DL), 제 1 게이트 라인(GL1), 및 제 2 게이트 라인(GL2)에 의해 둘러싸인 영역으로 정의된다. 각 화소영역(PED)에는 화소셀이 형성된다, 각 화소셀은 박막트랜지스터(TFT1 또는 TFT2), 화소전극(PE), 공통전극, 액정용량 커패시터, 및 보조 용량 커패시터(SC1 또는 SC2)를 포함하는 바, 이 화소셀들 중 우수번째 화소셀들은 제 1 게이트 라인(GL1)에 접속된 제 1 박막트랜지스터(TFT1)와 제 1 보조용량 커패시터(SC1)를 포함하며, 기수번째 화소셀들은 제 2 게이트 라인(GL2)에 접속된 제 2 박막트랜지스터(TFT2)와 제 2 보조용량 커패시터(SC2)를 포함한다.
상기 액정용량 커패시터는 화소전극(PE)으로 이루어진 제 1 전극, 공통전극으로 이루어진 제 2 전극, 및 상기 화소전극(PE)과 공통전극간에 형성된 액정층을 갖는 커패시터이다.
그리고, 상기 제 1 및 제 2 보조용량 커패시터(SC1, SC2)는 화소전극(PE)으로 이루어진 제 1 전극, 공통전압 라인(CL)으로 이루어진 제 2 전극, 및 상기 화소 전극(PE)과 공통전압 라인(CL) 사이에 형성된 절연막을 갖는 커패시터이다.
구체적으로, 상기 공통전압 라인(CL)은 다수의 가지 라인들(BL)을 포함한다. 상기 가지 라인들(BL)은 상기 공통전압 라인(CL)과 일체로 구성된 것으로서, 이들 가지 라인들(BL)은 상기 공통전압 라인(CL)으로부터 분기되며, 화소전극(PE)측으로 연장된다. 이 가지 라인(BL)과 상기 화소전극(PE)이 중첩되는 부분에서 제 1 또는 제 2 보조용량 커패시터(SC1, SC2)가 형성된다.
상기 각 화소영역(PED)의 화소전극(PE)은 제 1 내지 제 4 변(d1 내지 d4)을 포함하는 다각형이다.상기 제 1 변(d1)은 상기 공통전압 라인(CL)에 인접하며, 상기 제 2 변(d2)은 상기 제 1 게이트 라인(GL1)에 인접하며, 상기 제 3 변(d3)은 제 2 게이트 라인(GL2)에 인접하며, 상기 제 4 변(d4)은 상기 데이터 라인(DL)에 인접한다. 하나의 가지 라인(BL)은 상기 제 1 내지 제 4 변들(d1 내지 d4) 중 적어도 어느 한 변이 포함되도록 상기 화소전극(PE)을 중첩한다.
도 3은 도 2의 서로 인접한 임의의 두 개의 화소셀의 구조에 대한 제 1 실시예를 나타낸 도면이고, 도 4는 도 3의 Ⅰ~Ⅰ의 선상 및 Ⅱ~Ⅱ의 선상에 따른 단면을 나타낸 도면이다.
도 3 에 도시된 바와 같이, 공통전압 라인(CL)의 일측으로부터 연장된 제 1 가지 라인(BL1)은 상기 공통전압 라인(CL)의 일측에 위치한 제 1 화소전극(PE1)의 제 1, 제 3 변, 및 제 4 변(d1, d3, d4)이 포함되도록 상기 제 1 화소전극(PE1)의 일부를 중첩한다. 이때, 상기 제 1 가지 라인(BL1)은 상기 제 1 게이트 라인(GL1)보다 제 2 게이트 라인(GL2)에 더 근접하여 위치한다. 이 제 1 가지 라인(BL1)과 상기 제 1 화소전극(PE1)이 중첩하는 부분(빗금친 부분)에서 제 1 보조용량 커패시터(SC1)가 형성된다. 이 제 1 보조용량 커패시터(SC1)는, 도 4의 (b)에 도시된 바와 같이, 제 1 화소전극(PE1) 및 제 1 가지 라인(BL1)과, 상기 제 1 화소전극(PE1)과 제 1 가지 라인(BL1) 사이에 형성된 보호막(335)으로 이루어진다.
그리고, 상기 공통전압 라인(CL)의 타측으로부터 연장된 제 2 가지 라인(BL2)은 상기 공통전압 라인(CL)의 타측에 위치한 제 2 화소전극(PE2)의 제 1, 제 2, 및 제 4 변(d1, d2, d4)이 포함되도록 상기 제 2 화소전극(PE2)의 일부를 중첩한다. 이때, 상기 제 2 가지 라인(BL2)은 상기 제 2 게이트 라인(GL2)보다 제 1 게이트 라인(GL1)에 더 근접하여 위치한다. 이 제 2 가지 라인(BL2)과 상기 제 2 화소전극(PE2)이 중첩하는 부분(빗금친 부분)에서 제 2 보조용량 커패시터(SC2)가 형성된다. 이 제 2 보조용량 커패시터(SC2)는, 도 4의 (a)에 도시된 바와 같이, 제 2 화소전극(PE2) 및 제 2 가지 라인(BL2)과, 상기 제 2 화소전극(PE2)과 제 2 가지 라인(BL2) 사이에 형성된 보호막(335)으로 이루어진다.
한편, 도 3 및 도 4에 도시된 바와 같이, 제 1 박막트랜지스터(TFT1)는 제 1 게이트 라인(GL1)으로부터 돌출된 게이트 전극(GE), 데이터 라인(DL)으로부터 돌출된 소스 전극(SE), 제 1 화소전극(PE1)과 전기적으로 연결된 드레인 전극(DE), 반도체층(333), 및 오믹콘택층(334)을 포함하여 구성된다.
그리고, 제 2 박막트랜지스터(TFT2)는 제 2 게이트 라인(GL2)으로부터 돌출된 게이트 전극(GE), 데이터 라인(DL)으로부터 돌출된 소스 전극(SE), 제 2 화소전극(PE2)과 전기적으로 연결된 드레인 전극(DE), 반도체층(333), 및 오믹콘택 층(334)을 포함하여 구성된다.
여기서, 도 4의 미설명한 도번 '400'은 하부 기판을 나타낸다.
도 5는 도 2의 서로 인접한 임의의 두 개의 화소셀의 구조에 대한 제 2 실시예를 나타낸 도면이고, 도 6은 도 5의 Ⅰ~Ⅰ의 선상 및 Ⅱ~Ⅱ의 선상에 따른 단면을 나타낸 도면이다.
도 5에 도시된 바와 같이, 공통전압 라인(CL)의 일측으로부터 연장된 제 1 가지 라인(BL1)은 상기 공통전압 라인(CL)의 일측에 위치한 제 1 화소전극(PE1)의 제 1 변(d1)이 포함되도록 상기 제 1 화소전극(PE1)의 일부를 중첩한다. 이 제 1 가지 라인(BL1)과 상기 제 1 화소전극(PE1)이 중첩하는 부분(빗금친 부분)에서 제 1 보조용량 커패시터(SC1)가 형성된다. 이 제 1 보조용량 커패시터(SC1)는, 도 6의 (a)에 도시된 바와 같이, 제 1 화소전극(PE1) 및 제 1 가지 라인(BL1)과, 상기 제 1 화소전극(PE1)과 제 1 가지 라인(BL1) 사이에 형성된 보호막(335)으로 이루어진다.
그리고, 상기 공통전압 라인(CL)의 타측으로부터 연장된 제 2 가지 라인(BL2)은 상기 공통전압 라인(CL)의 타측에 위치한 제 2 화소전극(PE2)의 제 1 변(d1)이 포함되도록 상기 제 2 화소전극(PE2)의 일부를 중첩한다. 이 제 2 가지 라인(BL2)과 상기 제 2 화소전극(PE2)이 중첩하는 부분(빗금친 부분)에서 제 2 보조용량 커패시터(SC2)가 형성된다. 이 제 2 보조용량 커패시터(SC2)는, 도 6의 (b)에 도시된 바와 같이, 제 2 화소전극(PE2) 및 제 2 가지 라인(BL2)과, 상기 제 2 화소전극(PE2)과 제 2 가지 라인(BL2) 사이에 형성된 보호막(335)으로 이루어진다.
도 7은 도 3 또는 도 5의 각 화소셀을 전기적인 등가회로로 나타낸 도면으로서, 동 도면에 도시된 바와 같이, 제 1 화소셀은 제 1 박막트랜지스터(TFT1), 제 1 액정용량 커패시터(501), 및 제 1 보조용량 커패시터(SC1)를 포함하며, 제 2 화소셀은 제 2 박막트랜지스터(TFT2), 제 2 액정용량 커패시터(502), 및 제 2 보조용량 커패시터(SC2)를 포함한다. 여기서, 도 5에서 미설명한 도번 '555'은 공통전극을 나타낸다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 액정표시장치에 구비된 몇 개의 화소셀을 나타낸 도면.
도 2는 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면.
도 3은 도 2의 서로 인접한 임의의 두 개의 화소셀의 구조에 대한 제 1 실시예를 나타낸 도면.
도 4는 도 3의 Ⅰ~Ⅰ의 선상 및 Ⅱ~Ⅱ의 선상에 따른 단면을 나타낸 도면.
도 5는 도 2의 서로 인접한 임의의 두 개의 화소셀의 구조에 대한 제 2 실시예를 나타낸 도면
도 6은 도 5의 Ⅰ~Ⅰ의 선상 및 Ⅱ~Ⅱ의 선상에 따른 단면을 나타낸 도면.
도 7은 도 3 또는 도 5의 각 화소셀을 전기적인 등가회로로 나타낸 도면
＊도면의 주요부에 대한 부호 설명
GL1 : 제 1 게이트 라인 GL2 : 제 2 게이트 라인
DL : 데이터 라인 PE : 화소전극
HL1 : 제 1 화소행 HL2 : 제 2 화소행
SC1 : 제 1 보조용량 커패시터 SC2 : 제 2 보조용량 커패시터
TFT1 : 제 1 박막트랜지스터 TFT2 : 제 2 박막트랜지스터
CL : 공통전압 라인

Claims (9)

  1. 다수의 데이터 라인들;
    상기 다수의 데이터 라인들에 교차하도록 위치한 제 1 게이트 라인 및 제 2 게이트 라인;
    상기 다수의 데이터 라인들과 교번하여 위치한 다수의 공통전압 라인들; 및,
    상기 각 데이터 라인, 상기 각 공통전압 라인, 상기 각 제 1 게이트 라인, 및 상기 각 제 2 게이트 라인에 의해 둘러싸여 정의된 화소영역내에 형성된 화소전극; 및,
    상기 각 공통전압 라인으로부터 각 화소전극측으로 연장되어 상기 화소전극을 중첩하는 다수의 가지 라인들을 포함함을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 각 데이터 라인이 상기 각 공통전압 라인 사이에 형성된 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 각 공통전압 라인이 상기 각 데이터 라인 사이에 형성된 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 각 화소영역의 화소전극은 제 1 내지 제 4 변을 포함하는 다각형이며; 그리고,
    상기 제 1 변은 상기 공통전압 라인에 인접하며, 제 2 변은 상기 제 1 게이트 라인에 인접하며, 상기 제 3 변은 제 2 게이트 라인에 인접하며, 상기 제 4 변은 상기 데이터 라인에 인접하며;
    하나의 가지 라인은 상기 제 1 내지 제 4 변들 중 적어도 어느 한 변이 포함되도록 상기 화소전극을 중첩하는 것을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    임의의 공통전압 라인의 일측으로부터 연장된 가지 라인은 상기 임의의 공통전압 라인의 일측에 위치한 화소전극의 제 1, 제 3 변, 및 제 4 변이 포함되도록 상기 화소전극의 일부를 중첩함과 아울러, 상기 제 1 게이트 라인보다 제 2 게이트 라인에 더 근접하여 위치하며; 그리고,
    상기 임의의 공통전압 라인의 타측으로부터 연장된 가지 라인은 상기 임의의 공통전압 라인의 타측에 위치한 화소전극의 제 1, 제 2, 및 제 4 변이 포함되도록 상기 화소전극의 일부를 중첩함과 아울러, 상기 제 2 게이트 라인보다 제 1 게이트 라인에 더 근접하여 위치함을 특징으로 하는 액정표시장치.
  6. 제 4 항에 있어서,
    임의의 공통전압 라인의 일측으로부터 연장된 가지 라인은 상기 임의의 공통전압 라인의 일측에 위치한 화소전극의 제 1 변이 포함되도록 상기 화소전극의 일부를 중첩하며; 그리고,
    상기 임의의 공통전압 라인의 타측으로부터 연장된 가지 라인은 상기 임의의 공통전압 라인의 타측에 위치한 화소전극의 제 1 변이 포함되도록 상기 화소전극의 일부를 중첩함을 특징으로 하는 액정표시장치.
  7. 제 1 항에 있어서,
    임의의 데이터 라인의 양측에 위치한 각 화소전극은 상기 임의의 데이터 라인을 통해 순차적으로 데이터 신호를 공급받는 것을 특징으로 하는 액정표시장치.
  8. 제 1 항에 있어서,
    상기 제 1 게이트 라인과 상기 각 데이터 라인간이 교차하는 부근에 형성된 제 1 스위칭소자; 및,
    상기 제 2 게이트 라인과 상기 각 데이터 라인간이 교차하는 부근에 형성된 제 2 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 액정표시장치.
  9. 제 1 항에 있어서,
    상기 공통전압 라인, 상기 데이터 라인, 및 상기 가지 라인은 모두 동일한 물질로 형성됨을 특징으로 하는 액정표시장치.
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