KR101244897B1 - 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치 - Google Patents

박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치 Download PDF

Info

Publication number
KR101244897B1
KR101244897B1 KR1020070014944A KR20070014944A KR101244897B1 KR 101244897 B1 KR101244897 B1 KR 101244897B1 KR 1020070014944 A KR1020070014944 A KR 1020070014944A KR 20070014944 A KR20070014944 A KR 20070014944A KR 101244897 B1 KR101244897 B1 KR 101244897B1
Authority
KR
South Korea
Prior art keywords
dummy
electrode
gate
thin film
data line
Prior art date
Application number
KR1020070014944A
Other languages
English (en)
Other versions
KR20080075687A (ko
Inventor
이홍우
이종환
한상윤
김성만
문연규
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020070014944A priority Critical patent/KR101244897B1/ko
Priority to US11/933,184 priority patent/US7710527B2/en
Publication of KR20080075687A publication Critical patent/KR20080075687A/ko
Application granted granted Critical
Publication of KR101244897B1 publication Critical patent/KR101244897B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치에 관한 것으로, 일 방향으로 연장되어 형성된 복수의 게이트 라인; 상기 게이트 라인과 교차되는 방향으로 연장되어 형성된 복수의 데이터 라인; 상기 게이트 라인과 데이터 라인이 교차되어 정의된 화소 영역에 형성된 화소 전극; 상기 데이터 라인과 게이트 라인과 연결되어 상기 화소 영역에 각각 형성된 복수의 박막 트랜지스터; 및 상기 데이터 라인중 최외곽 데이터 라인의 외곽에 상기 최외곽 데이터 라인 및 상기 게이트 라인과 연결되어 형성된 더미 패턴을 포함함으로써 일측에만 화소가 연결되는 더미 영역의 데이터 라인과 양측에 화소가 연결되는 셀 영역의 데이터 라인의 충전률을 동일하게 유지할 수 있어 최외곽 화소의 표시 불량이 발생되지 않도록 할 수 있다.
Figure R1020070014944
LCD, 가로 화소, 충전률, 더미 패턴

Description

박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치{Thin film transistor and liquid crystal display having the same}
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 평면도.
도 2는 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 셀 영역의 부분 평면도.
도 3은 도 2의 1-1' 라인을 따라 절취한 상태의 단면도.
도 4는 본 발명의 제 1 실시 예에 따른 더미 패턴이 형성된 박막 트랜지스터 기판의 더미 영역의 부분 평면도.
도 5는 도 4의 2-2' 라인 및 3-3' 라인을 따라 절취한 상태의 단면도.
도 6은 본 발명의 제 2 실시 예에 따른 더미 패턴이 형성된 박막 트랜지스터 기판의 더미 영역의 부분 평면도.
도 7은 도 6의 4-4' 라인 및 5-5' 라인을 따라 절취한 상태의 단면도.
도 8은 본 발명의 제 3 실시 예에 따른 더미 패턴이 형성된 박막 트랜지스터 기판의 더미 영역의 부분 평면도.
도 9는 도 8의 6-6' 라인을 따라 절취한 상태의 단면도.
도 10은 본 발명의 제 4 실시 예에 따른 더미 패턴이 형성된 박막 트랜지스 터 기판의 더미 영역의 부분 평면도.
도 11 및 도 12는 도 10의 7-7' 라인 및 8-8' 라인을 따라 절취한 상태의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
A: 셀 영역 B : 더미 영역
110a 및 110b : 게이트 라인 120 : 박막 트랜지스터
130a, 130b 및 130c : 데이터 라인 140 : 유지 전극부
150 : 보호막 160 : 화소 전극
200 : 더미 패턴 211 : 더미 게이트 전극
215 : 더미 유지 전극 121 : 더미 게이트 절연막
222 : 더미 활성층 223 : 더미 오믹 콘택층
231 : 더미 소오스 전극 232 : 더미 드레인 전극
250 : 보호막 251 : 콘택홀
260 : 더미 화소 전극
본 발명은 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치에 관한 것으로, 특히 최외곽 데이터 라인에 충전율을 보상하기 위한 더미 패턴이 형성된 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치에 관한 것이다.
액정 표시 장치(Liquid Crystal Display; LCD)는 화소 전극 등이 형성된 박막 트랜지스터 기판과 공통 전극 등이 형성된 컬러 필터 기판, 그리고 이들 사이에 형성된 액정층을 포함한다. 액정 표시 장치는 화소 전극 및 공통 전극에 전압을 인가하여 액정층에 전계를 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
박막 트랜지스터 기판은 주사 신호를 전달하는 게이트 라인과 화상 신호를 전달하는 데이터 라인이 교차되어 화소 영역이 정의되고, 각각의 화소 영역에는 게이트 라인 및 데이터 라인과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결된 화소 전극이 형성된다. 여기서, 박막 트랜지스터는 게이트 라인을 통하여 전달되는 주사 신호에 따라 데이터 라인을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
한편, 최근 액정 표시 장치는 고해상도와 대면적화를 구현하면서, 그에 실장되는 부품은 경박단소화를 추구하고 있다. 고해상도를 위해서는 데이터 라인과 게이트 라인이 필연적으로 늘어나게 된다. 특히 데이터 라인이 증가하게 되면, 증가된 데이터 라인에 화상 신호를 인가하는 데이터 구동 IC의 수도 늘어나게 되어 액정 표시 장치의 크기가 커지게 되는 문제가 발생한다.
고해상도를 유지하면서 액정 표시 장치의 크기를 줄이기 위하여 데이터 구동 IC를 줄인 액정 표시 장치가 제시되었다. 이 경우 게이트 구동 IC를 증가시켜야 하기 때문에 게이트 구동 IC를 패널에 집적시키는 GII(Gate IC Integration) 방식을 동시에 적용하는 것이 일반적이다. 또한, 증가된 게이트 라인의 수를 효과적으로 배열하기 위해서 화소를 가로 방향으로 배열한다. 이러한 액정 표시 장치는 충전 시간이 부족할 수 밖에 없어서 라인 반전 방식을 사용하여 이를 보완하고 있는데, 라인 반전 방식을 유지하면서 화소 반전을 구현하기 위하여 1개의 데이터 라인을 기준으로 좌우 지그재그로 박막 트랜지스터를 배치하는 방법이 적용중이다.
데이터 라인을 기준으로 박막 트랜지스터를 좌우 지그재그로 배치하기 때문에 데이터 라인이 하나 더 추가되고, 최외곽의 데이터 라인은 다른 데이터 라인에 비해 1/2의 화소와 연결된다. 즉, 가장 왼쪽 데이터 라인은 오른쪽에만 화소가 연결되고, 가장 오른쪽 데이터 라인은 왼쪽에만 화소가 연결되기 때문에 다른 데이터 라인에 비해 1/2의 화소와 연결된다. 따라서, 최외곽의 데이터 라인은 게이트 전극과 드레인 전극 사이의 캐패시턴스가 다른 데이터 라인들과는 다르게 된다. 이에 따라 최외곽 데이터 라인의 캐패시턴스가 다른 데이터 라인들의 캐패시턴스보다 작게 되어 최외곽 데이터 라인에 연결된 화소의 충전률이 다른 데이터 라인에 연결된 화소의 충전률보다 높게 된다.
또한, 최외곽의 데이터 라인에 연결된 화소의 수가 다른 데이터 라인들에 연결된 화소의 수에 비해 2배 적기 때문에 최외곽의 데이터 라인에 연결된 화소들은 다른 데이터 라인에 연결된 화소들에 비해 충전시켜야 할 액정 캐패시터(Clc)와 유지 캐패시터(Cst)가 2배 적게 된다. 따라서, 최외곽 데이터 라인에 연결된 화소들 의 충전률이 다른 데이터 라인에 연결된 화소의 충전률보다 높게 된다.
이렇게 최외곽 데이터 라인에 연결된 화소의 충전률이 다른 데이터 라인들에 연결된 화소의 충전률보다 높기 때문에 좌우측이 육안상 지글지글한 세로줄처럼 시인되는 표시 불량이 발생하게 된다. 예를들어 표시 불량이 발생된 화소는 트위스티드 네마틱(Twisted Nematic; TN) 모드의 경우 인접 화소에 비해 더욱 어둡게, 패턴화 수직 배향 모드(Patterned Vertical Alignment; PVA) 모드의 경우 인접 화소에 비해 더욱 희게 시인된다.
본 발명의 목적은 최외곽 데이터 라인에 연결된 화소들과 그 이외의 데이터 라인에 연결된 화소들의 충전률이 다르기 때문에 발생되는 표시 불량을 해결할 수 있는 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치를 제공하는데 있다.
본 발명의 다른 목적은 최외곽 데이터 라인의 화소가 연결되지 않은 부분에 캐패시턴스를 보상하기 위한 더미 패턴을 삽입하여 충전률이 다르기 때문에 발생하는 표시 불량을 해결할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 박막 트랜지스터 기판은 일 방향으로 형성된 복수의 게이트 라인; 상기 게이트 라인과 교차되는 방향으로 형성된 복수의 데이터 라인; 상기 게이트 라인 및 상기 데이터 라인과 연결된 복수의 박막 트랜지스터; 상기 복수의 박막 트랜지스터와 연결된 복수의 화소 전극; 및 상기 데이터 라인중 최외곽 데이터 라인의 외곽에 상기 최외곽 데이터 라인 및 상기 게이트 라인과 연결된 복수의 더미 패턴을 포함한다.
상기 화소 전극은 상기 게이트 라인과 평행한 변의 길이가 상기 게이트 라인과 평행하지 않은 변의 길이보다 길게 형성된다.
상기 복수의 더미 패턴은 상기 최외곽 데이터 라인의 외곽에서 일측 최외곽 데이터 라인 및 타측 최외곽 데이터 라인이 상기 게이트 라인들과 교대로 연결되어 엇갈리게 형성된다.
상기 더미 패턴은 상기 게이트 라인으로부터 형성된 하부 전극; 상기 하부 전극 상부에 형성된 절연막; 및 상기 절연막 상부에 상기 하부 전극과 일부 중첩되어 형성되며, 상기 최외곽 데이터 라인으로부터 형성된 상부 전극을 포함한다.
상기 더미 패턴은 더미 박막 트랜지스터 및 더미 화소 전극을 포함한다.
상기 더미 패턴은 더미 유지 전극, 더미 박막 트랜지스터 및 더미 화소 전극을 포함한다.
본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판은 일 방향으로 형성된 복수의 게이트 라인; 상기 게이트 라인과 교차되는 방향으로 형성된 복수의 데이터 라인; 상기 데이터 라인의 일측 및 타측으로 상기 게이트 라인들과 교대로 연결되며, 게이트 전극, 소오스 전극 및 드레인 전극을 포함하는 복수의 박막 트랜지스터; 상기 복수의 박막 트랜지스터와 연결된 복수의 화소 전극; 및 상기 데이터 라인중 최외곽 데이터 라인의 외곽에 상기 최외곽 데이터 라인 및 상기 게이트 라인과 연결되어 형성된 복수의 더미 패턴을 포함한다.
상기 복수의 더미 패턴은 상기 최외곽 데이터 라인의 외곽에서 일측 최외곽 데이터 라인 및 타측 최외곽 데이터 라인이 상기 게이트 라인들과 교대로 연결되어 엇갈리게 형성된다.
상기 더미 패턴은 상기 게이트 라인으로부터 형성된 하부 전극; 상기 하부 전극 상부에 형성된 절연막; 및 상기 절연막 상부에 상기 하부 전극과 일부 중첩되어 형성되며, 상기 최외곽 데이터 라인으로부터 형성된 상부 전극을 포함한다.
상기 하부 전극은 상기 게이트 전극과 동일 패턴으로 형성되고, 상기 상부 전극은 상기 소오스 전극과 동일 패턴으로 형성된다.
상기 하부 전극 및 상기 상부 전극은 상기 게이트 전극 및 상기 소오스 전극보다 각각 크게 형성된다.
상기 더미 패턴은 더미 게이트 전극; 상기 더미 게이트 전극 상부에 형성된 더미 게이트 절연막 및 더미 활성층; 상기 더미 활성층 상부에 상기 더미 게이트 전극과 일부 중첩되어 형성된 더미 소오스 전극; 상기 더미 소오스 전극과 소정 간격 이격되고, 상기 더미 게이트 전극과 일부 중첩되어 형성된 더미 드레인 전극; 상기 더미 드레인 전극을 일부 노출시키는 콘택홀을 구비하여 형성된 보호막; 및 상기 콘택홀을 통해 상기 더미 드레인 전극과 연결되도록 형성된 더미 화소 전극을 포함한다.
상기 더미 게이트 전극 및 더미 소오스 전극은 상기 게이트 전극 및 소오스 전극과 각각 동일 패턴으로 형성되고, 상기 더미 드레인 전극 및 더미 화소 전극은 상기 드레인 전극 및 화소 전극보다 작은 사이즈로 형성된다.
상기 더미 패턴은 소정 간격 이격되어 형성된 더미 게이트 전극 및 더미 유지 전극; 상기 더미 게이트 전극 상부에 형성된 더미 게이트 절연막 및 더미 활성층; 상기 더미 활성층 상부에 상기 더미 게이트 전극과 일부 중첩되어 형성된 더미 소오스 전극; 상기 더미 소오스 전극과 소정 간격 이격되고, 상기 더미 게이트 전극과 일부 중첩되어 형성된 더미 드레인 전극; 상기 더미 드레인 전극을 일부 노출시키는 콘택홀을 구비하여 형성된 보호막; 및 상기 콘택홀을 통해 상기 더미 드레인 전극과 연결되도록 형성된 더미 화소 전극을 포함한다.
상기 더미 게이트 전극 및 더미 소오스 전극은 상기 게이트 전극 및 소오스 전극과 각각 동일 패턴으로 형성되고, 상기 더미 드레인 전극 및 더미 화소 전극은 상기 드레인 전극 및 화소 전극보다 작은 사이즈로 형성된다.
본 발명의 또다른 실시 예에 따른 액정 표시 장치는 일 방향으로 연장되어 형성된 복수의 게이트 라인과 상기 게이트 라인과 교차되는 방향으로 연장되어 형성된 복수의 데이터 라인에 의해 정의된 화소 영역에 형성된 화소 전극과, 상기 데이터 라인의 일측으로 상기 데이터 라인의 일부와 홀수번째 게이트 라인의 일부에 의해 형성되고, 상기 데이터 라인의 일측 및 타측으로 상기 게이트 라인과 연결되어 지그재그 형태로 배치되는 박막 트랜지스터와, 상기 데이터 라인중 최외곽 데이터 라인의 외곽에 상기 최외곽 데이터 라인 및 상기 게이트 라인과 연결되어 형성된 더미 패턴을 포함하는 박막 트랜지스터 기판; 컬러 필터 기판 및 공통 전극이 형성되어 상기 박막 트랜지스터 기판과 대응되도록 형성된 컬러 필터 기판; 및 상 기 박막 트랜지스터 기판 및 컬러 필터 기판 사이에 형성된 액정층을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 평면도이고, 도 2는 도 1의 박막 트랜지스터 기판의 셀 영역의 부분 평면도이며, 도 3은 도 2의 1-1' 라인을 따라 절취한 상태의 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판은 가로 방향으로 연장되어 형성된 복수의 게이트 라인(110 : 110a 및 110b)과, 게이트 라인(110a 및 110b)과 수직으로 교차되어 연장 형성된 복수의 데이터 라인(130 : 130a, 130b 및 130c)과, 게이트 라인(110a 및 110b)과 데이터 라인(130a, 130b 및 130c)의 교차 지점으로 정의되는 화소 영역에 데이터 라인(130a, 130b 및 130c)의 좌측 및 우측에 지그재그로 배치된 박막 트랜지스터(120)와, 그 일부가 게이트 라인(110) 및 데이터 라인(130)에 인접하여 연장된 연장부(141, 142 및 143) 및 연결부(144)를 구비하는 유지 전극부(140)와, 화소 영역에 박막 트랜지스터(120)와 접속되고 유지 전극부(140)와 중첩되도록 형성된 화소 전극(160)을 포함한다. 또한, 외곽 데이터 라인(130b 및 130c)의 외측의 더미 영역에 각각 형성되는 더미 패턴(200)을 더 포한다. 한편, 화소 영역은 평면상에서 사각형 형상으로 정의되고, 가로 방향의 길이가 세로 방향의 길이보다 길게 정의되는 것이 바람직하다.
여기서, 데이터 라인(130a, 130b 및 130c)은 더미 영역에 인접한 최외곽의 두 데이터 라인(130b 및 130c)과, 이를 제외한 나머지 데이터 라인들(130a)로 나누어 설명하고, 게이트 라인(110a 및 110b)은 홀수번째 게이트 라인(110a)과 짝수번째 게이트 라인(110b)로 나누어 설명하겠다. 또한, 외곽 데이터 라인(130b 및 130c) 안쪽을 셀 영역(A)이라 칭하고, 외곽 데이터 라인(130b 및 130c) 바깥쪽을 더미 영역(B)이라 칭한다.
게이트 라인(110a 및 110b)은 제 1 도전층을 가로 방향으로 연장되도록 패터닝하여 형성하며, 그 일부가 화소 영역으로 돌출되어 박막 트랜지스터(120)의 게이트 전극(111)을 이룬다. 또한, 게이트 라인(110)의 양측 끝단 영역에는 게이트 라인(110)에 게이트 신호를 인가하기 위한 게이트 구동부(미도시)가 마련된다.
게이트 절연막(121)은 게이트 라인(110) 및 게이트 전극(111)을 포함한 기판(100) 전체 상부에 형성된다. 게이트 절연막(121)으로는 실리콘 산화막 및 실리콘 질화막을 포함하는 절연성막을 사용한다.
게이트 전극(111) 상부의 게이트 절연막(121) 상부에는 박막 트랜지스터(120)의 채널부로 사용되는 활성층(122)이 형성된다. 활성층(122) 상부에는 접촉 저항 감소를 위한 오믹 콘택층(123)이 형성된다. 활성층(122)으로는 비정질 실리콘층을 사용하는 것이 바람직하고, 오믹 콘택층(123)으로는 실리사이드 또는 N형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용하는 것이 바람직하다.
데이터 라인(130a, 130b 및 130c)은 제 2 도전층을 패터닝하여 게이트 라인(110)과 수직으로 교차되는 방향으로 연장되어 형성된다. 또한, 데이터 라 인(130)의 일부가 활성층(122) 상부로 돌출되어 소오스 전극(131)을 이루고, 활성층(122) 상부에서 소오스 전극(131)과 인접되도록 드레인 전극(132)이 형성된다. 드레인 전극(132)은 데이터 라인(130)과 게이트 라인(120)을 따라 화소 영역으로 연장되어 형성된다.
그런데, 홀수번째 게이트 라인(110a)에서 게이트 전극(111)은 데이터 라인(130a) 및 데이터 라인(130c)의 좌측에 형성되고, 데이터 라인(130b)의 좌측에는 형성되지 않는다. 또한, 짝수번째 게이트 라인(110b)에서 게이트 전극(111)은 데이터 라인(130a) 및 데이터 라인(130b)의 우측에 형성되고, 데이터 라인(130c) 우측에서는 형성되지 않는다. 즉, 게이트 전극(111)은 데이터 라인(130b)의 우측에는 형성되지만 좌측에는 형성되지 않고, 데이터 라인(130c)의 좌측에는 형성되지만 우측에는 형성되지 않는다. 또한, 소오스 전극(131) 및 드레인 전극(132)은 게이트 전극(111)과 중첩되도록 형성된다. 따라서, 박막 트랜지스터(120)는 홀수번째 게이트 라인(110a)과 연결되는 데이터 라인(130a) 및 데이터 라인(130c)의 좌측에 형성되고, 데이터 라인(130b)의 좌측에서는 형성되지 않는다. 또한, 박막 트랜지스터(120)는 짝수번째 게이트 라인(110b)과 연결되는 데이터 라인(130a) 및 데이터 라인(130b)의 우측에 형성되고, 데이터 라인(130c) 우측에서는 형성되지 않는다. 따라서, 박막 트랜지스터(120)는 인접하는 두 데이터 라인(130a, 130b 및 130c) 사이에서 지그재그 형태로 배치된다. 즉, 데이터 라인(130a)을 중심으로 좌우로 배치된 화소 영역에 박막 트랜지스터(120)가 지그재그 형태로 배치된다.
상기와는 반대로, 박막 트랜지스터(120)는 짝수번째 게이트 라인(110b)과는 데이터 라인(130a) 및 데이터 라인(130c)의 좌측에 형성되고, 데이터 라인(130b)의 좌측에서는 형성되지 않을 수 있고, 박막 트랜지스터(120)는 홀수번째 게이트 라인(110a)에서는 데이터 라인(130a) 및 데이터 라인(130b)의 우측에 형성되고, 데이터 라인(130c)의 우측에서는 형성되지 않을 수도 있다.
또한, 게이트 전극(111)이 형성되지 않은 데이터 라인(130b) 좌측의 홀수번째 게이트 라인(110a)에 더미 패턴(200)이 형성되고, 게이트 전극(111)이 형성되지 않은 데이터 라인(130c) 우측의 짝수번째 게이트 라인(110b)에도 더미 패턴(200)이 형성된다. 더미 패턴(200)은 더미 영역(B)의 데이터 라인(130b 및 130c)과 셀 영역(A)의 데이터 라인(130a)의 충전률을 동일하게 하기 위해 형성한다.
유지 전극부(140)는 제 2 도전층을 패터닝하여 데이터 라인(130a, 130b 및 130c)과 동시에 형성되며, 화소 영역의 내측 가장자리를 따라 형성된다. 유지 전극부(140)는 게이트 절연막(121) 상에 형성되며 데이터 라인(130) 방향으로 연장된 제 1 연장부(141)와, 제 1 연장부(141)의 양 끝단에서 게이트 라인(110) 방향으로 연장된 제 2 및 제 3 연장부(142, 143)를 포함한다. 또한, 제 2 연장부(142)로부터 게이트 라인(110)을 가로질러 인접한 화소 영역에 형성된 유지 전극부(140)의 제 3 연장부(143)에 접속되는 연결부(144)를 더 포함한다. 한편, 유지 전극부(140)는 목표로 하는 유지 캐패시터의 캐패시턴스에 따라 다양하게 변화될 수 있다. 즉, 유지 캐패시터의 캐패시턴스를 유지 전극부(140)와 화소 전극(160)간의 중첩 영역의 면적에 따라 결정되기 때문에 유지 전극부(140)의 형상은 다양하게 변화될 수 있다.
한편, 게이트 라인(110)은 Al, Nd, Ag, Ti, Ta, Mo, Cr, MoW 및 Cu 중 적어 도 어느 하나의 금속 또는 이들을 포함하는 합금을 이용하여 형성한다. 이는 단일층으로 형성할 수도 있고, 상기 금속들을 적층하여 이루어진 다중층으로 형성할 수도 있다. 한편, 본 실시 예에서는 직선 형태의 게이트 라인(110)을 도시하였지만, 이에 한정되지 않고 게이트 라인(110)은 그 일부가 절곡된 선 형태일 수도 있다. 또한, 데이터 라인(130), 소오스 전극(131), 드레인 전극(132) 및 유지 전극부(140)는 앞서 설명한 게이트 라인(110) 물질과 동일한 물질로 형성할 수 있고, 단일 또는 다층으로 형성할 수도 있다. 본 실시 예에서는 소오스 전극(131) 및 드레인 전극(132)의 하부 영역에 오믹 콘택층(123)과 활성층(122)이 형성되었음을 설명하였다. 하지만, 본 발명은 이에 한정되지 않고, 데이터 라인(130) 및 유지 전극부(140) 하부에도 오믹 콘택층(123) 및 활성층(122)이 배치될 수도 있다. 즉, 데이터 라인(130) 및 유지 전극부(140) 그리고, 오믹 콘택층(123) 및 활성층(122)을 동시에 패터닝하여 형성할 수 있다.
데이터 라인(130), 박막 트랜지스터(120) 및 유지 전극부(140)가 형성된 기판(100) 상에 보호막(150)이 형성된다. 보호막(150)으로는 무기 절연물이나 수지 등의 유기 절연물을 사용할 수 있다. 그리고 보호막(150)에는 드레인 전극(132)을 노출시키는 콘택홀(151)이 형성된다.
보호막(150) 상에는 유지 전극부(140)와 그 일부가 중첩되는 화소 전극(160)이 형성된다. 화소 전극(160)은 인듐 주석 산화물(Indium Tin Oxide: ITO)이나 인듐 아연 산화물(Indium Zinc Oxide: IZO) 등의 제 3 도전층을 패터닝하여 형성한다. 화소 전극(160)은 콘택홀(151)을 통해 박막 트랜지스터(120)의 드레인 전 극(132)과 연결된다.
그리고, 화소 전극(160)은 도시되지는 않았지만 복수의 도메인으로 분할될 수 있고, 이러한 도메인 규제 수단으로 절개 패턴 또는 돌기 패턴을 포함할 수도 있다. 그리고, 도메인 내의 액정 분자의 배향을 규제하기 위한 마이크로 요철 패턴이 형성될 수도 있다.
상술한 구조의 박막 트랜지스터 기판(100) 상부에는 도시되지 않았지만 상기 화소 전극(160)에 대응하는 공통 전극이 마련된 컬러 필터 기판이 배치될 수 있다. 그리고, 두 기판 사이에 액정층을 형성하여 액정 표시 패널을 제작할 수 있다. 이때, 컬러 필터 기판에는 빛샘을 방지하는 블랙 매트릭스와, 색상을 표시하는 컬러 필터가 형성될 수 있다. 이때, 컬러 필터는 적색, 청색 및 녹색 컬러 필터를 포함한다. 본 실시 예에서는 적색, 청색 및 녹색 컬러 필터가 가로 방향으로 배치되는 것이 바람직하다.
도 4는 본 발명의 제 1 실시 예에 따른 더미 패턴이 형성된 박막 트랜지스터 기판 더미 영역의 부분 평면도이고, 도 5는 도 4의 2-2' 라인 및 3-3' 라인을 따라 절취한 상태의 단면도이다.
도 4 및 도 5를 참조하면, 더미 패턴은 하부 전극(210)과 절연막(220), 활성층(230), 오믹 콘택층(240) 및 상부 전극(250)으로 구성된다. 하부 전극(210)은 제 1 도전층을 패터닝하여 셀 영역(A)에 게이트 전극(111)이 형성될 때 더미 영역(B)에 동시에 형성되며, 게이트 전극(111)과 동일한 패턴으로 형성된다. 그리고, 절연 막(220)은 셀 영역(A)의 게이트 절연막(121)과 동일 물질 및 동일 공정으로 형성된다. 절연막(220)은 하부 전극(220) 상부에만 형성될 수 있고, 더미 영역(B) 전체적으로 형성될 수 있다. 또한, 활성층(230) 및 오믹 콘택층(240)은 셀 영역(A)의 활성층(122) 및 오믹 콘택층(123)과 동일 물질 및 동일 공정으로 형성된다. 활성층(230) 및 오믹 콘택층(240)은 상부 전극(250) 하부에만 형성될 수 있고, 하부 전극(210) 상부에 전체적으로 형성될 수 있고, 제거될 수도 있다. 상부 전극(250)은 제 2 도전층을 패터닝하여 셀 영역(A)에 소오스 전극(131)이 형성될 때 동시에 형성되며, 소오스 전극(131)과 동일한 패턴으로 형성된다.
상기한 바와 같이 외곽 데이터 라인(130c) 외측의 더미 영역(B)에 셀 영역(A)에 형성되는 박막 트랜지스터의 게이트 전극 및 소오스 전극과 동일한 패턴으로 더미 패턴을 형성한다. 이에 따라 마스크의 변형없이 더미 패턴을 형성할 수 있으며, 박막 트랜지스터의 게이트 전극과 드레인 전극간의 캐패시턴스를 보상하여 셀 영역(A)과 더미 영역(B)의 충전률 차이를 보상할 수 있다.
도 6은 본 발명의 제 2 실시 예에 따른 더미 패턴이 형성된 박막 트랜지스터 기판의 더미 영역의 부분 평면도이고, 도 7는 도 6의 4-4' 라인 및 5-5' 라인을 따라 절취한 상태의 단면도이다.
도 6 및 도 7를 참조하면, 더미 패턴은 하부 전극(210)과 절연막(220), 활성층(230), 오믹 콘택층(240) 및 상부 전극(250)으로 구성된다. 본 발명의 제 2 실시 예에 따른 더미 패턴은 본 발명의 제 1 실시 예에 따른 더미 패턴과 전극의 형상이 다른 점이 특징이다. 즉, 하부 전극(210)은 직사각형 형태로 형성되며, 상부 전극(250) 또한 직사각형 형태로 형성된다. 그 외 더미 패턴의 형성 방법등은 제 1 실시 예와 동일하다.
상기한 바와 같이 외곽 데이터 라인(130c)의 밖의 더미 영역(B)에 셀 영역(A)에 형성되는 박막 트랜지스터의 게이트 전극 및 소오스 전극이 형성됨과 동시에 직사각형 형태의 하부 전극(210) 및 상부 전극(250)을 형성한다. 이에 따라 박막 트랜지스터의 게이트 전극과 드레인 전극간의 캐패시턴스를 보상하여 셀 영역(A)과 더미 영역(B)의 충전률 차이를 보상할 수 있다. 또한, 캐패시턴스에 따라 하부 전극(210)과 상부 전극(250)의 사이즈를 조절할 수도 있다.
도 8은 본 발명의 제 3 실시 예에 따른 더미 패턴이 형성된 박막 트랜지스터 기판의 더미 영역의 부분 평면도이고, 도 9는 도 8의 6-6' 라인 및 7-7' 라인을 따라 절취한 상태의 단면도이다.
도 8 및 도 9를 참조하면, 더미 패턴은 더미 게이트 전극(211), 더미 게이트 절연막(221), 더미 활성층(222), 더미 오믹 콘택층(223), 더미 소오스 전극(231), 더미 드레인 전극(232)을 포함하는 더미 박막 트랜지스터 및 더미 화소 전극(260)으로 구성된다. 더미 게이트 전극(211)은 제 1 도전층을 패터닝하여 셀 영역(A)에 게이트 전극(111)이 형성될 때 더미 영역(B)에 동시에 형성되며, 게이트 전극(111)과 동일한 패턴으로 형성된다. 그리고, 더미 게이트 절연막(221)은 셀 영역(A)에 형성되는 게이트 절연막(121)과 동일 물질 및 동일 공정으로 형성되며, 더미 게이 트 전극(211) 상부에만 형성될 수 있고, 더미 영역(B) 전체적으로 형성될 수 있다. 또한, 더미 활성층(222) 및 더미 오믹 콘택층(223)은 반도체층을 이용하여 셀 영역(A)에 형성되는 활성층(122) 및 오믹 콘택층(123)과 동일 공정으로 형성된다. 더미 소오스 전극(231) 및 더미 드레인 전극(232)은 제 2 도전층을 패터닝하여 셀 영역(A)에 소오스 전극(131) 및 드레인 전극(132)이 형성될 때 더미 영역(B)에 동시에 형성되며, 소오스 전극(131) 및 드레인 전극(132)과 동일 패턴으로 형성되는데, 더미 드레인 전극(232)은 드레인 전극(132)의 연장 길이보다 짧게 형성된다. 그리고, 더미 소오스 전극 및 더미 드레인 전극(231 및 232)을 포함한 더미 영역(B) 전체 상부에 보호막(250)이 형성되고, 보호막(250)의 소정 영역을 식각하여 더미 드레인 전극(232)의 소정 영역을 노출시키는 콘택홀(251)이 형성된다. 콘택홀(251)을 통해 더미 드레인 전극(232)과 연결되도록 더미 화소 전극(260)이 형성된다. 더미 화소 전극(260)은 제 3 도전층을 패터닝하여 셀 영역(A)에 화소 전극(160)이 형성될 때 더미 영역(B)에 동시에 형성되며, 더미 영역(B)의 사이즈를 고려하여 셀 영역(A)의 화소 전극(160)보다 작은 사이즈로 형성된다.
상기한 바와 같이 더미 패턴은 더미 박막 트랜지스터 및 더미 화소 전극을 포함하여 형성된다. 이렇게 더미 패턴을 형성함으로써 박막 트랜지스터의 게이트 전극과 드레인 전극간의 캐패시턴스를 보상하여 셀 영역(A)과 더미 영역(B)의 충전률 차이를 보상할 수 있다. 이 뿐만 아니라, 외부로부터 형성되는 각종 기생 캐패시턴스까지도 셀 영역(A)과 더미 영역(B)에서 동일하게 할 수 있다.
또한, 이러한 더미 박막 트랜지스터와 더미 화소 전극을 포함하는 더미 패턴 은 액정층을 제어하는 역할을 하기 위한 것이 아니고, 캐패시턴스 보상만을 위한 것이기 때문에 큰 공간을 차지하지 않는다. 그리고, 빛샘을 방지하기 위해 컬러 필터 기판에 형성되는 블랙 매트릭스는 마지막 화소와 일부 중첩되어 형성되는데, 화소가 가로 방향으로 길게 형성되기 때문에 하나의 화소 전체 또는 일부가 컬러 필터 기판과 중첩될 경우 표시 영역의 손실이 불가피하게 된다. 그러나, 상기 더미 패턴을 삽입함으로써 블랙 매트릭스를 더미 패턴과 중첩되도록 형성하면 표시 영역의 손실없이 블랙 매트릭스와 중첩되는 충분한 공간을 확보할 수 있다.
도 10은 본 발명의 제 4 실시 예에 따른 더미 패턴이 형성된 박막 트랜지스터 기판의 더미 영역의 부분 평면도이고, 도 11는 도 10의 7-7' 라인을 따라 절취한 상태의 단면도이며, 도 12는 도 10의 8-8' 라인을 따라 절취한 상태의 단면도이다.
도 10, 도 11 및 도 12를 참조하면, 더미 패턴은 더미 게이트 전극(211), 더미 유지 전극(215), 더미 게이트 절연막(221), 더미 활성층(222), 더미 오믹 콘택층(223), 더미 소오스 전극(231), 더미 드레인 전극(232) 및 더미 화소 전극(260)으로 구성된다. 본 발명의 제 4 실시 예에 따른 더미 패턴은 본 발명의 제 3 실시 예에 따른 더미 패턴에서 더미 유지 전극(215)이 더 형성된 것이 특징이다. 더미 유지 전극(215)은 더미 게이트 전극(211)과 함께 제 1 도전층을 패터닝하여 셀 영역(A)에 게이트 전극(111)이 형성될 때 더미 영역(B)에 동시에 형성된다. 또한, 더미 유지 전극(215)은 더미 게이트 전극(211)보다 큰 사이즈로 형성된다. 그 외 나 머지 구성 요소들은 제 3 실시 예에서 설명한 바와 동일하다.
상기한 본 발명의 제 4 실시 예서는 더미 유지 전극(215)과 더미 화소 전극(260)이 보호막(250)을 사이에 두고 유지 캐패시터를 이룬다. 더미 패턴의 사이즈를 화소 영역의 사이즈와 동일하게 하면 더미 패턴의 액정 캐패시터(Clc) 및 유지 캐패시터(Cst)를 화소 영역과 동일하게 할 수 있다. 그러나, 이렇게 하면 더미 패턴이 차지하는 공간이 증가하게 된다. 더미 패턴이 차지하는 공간은 최소화하면서 액정 캐패시터(Clc)와 유지 캐패시터(Cst)를 화소와 동일하게 하기 위해 더미 패턴이 차지하는 공간이 줄어들어 발생하는 액정 캐패시터(Clc)의 감소를 유지 캐패시터(Cst)를 늘려 보상한다. 따라서, 더미 유지 전극(215)을 형성하여 유지 캐패시터(Cst)를 형성한다. 이로부터, 셀 영역(A)의 화소에서 발생하는 각종 캐패시턴스를 거의 동일하게 보상할 수 있다.
상술한 바와 같이 본 발명에 의하면, 최외곽 데이터 라인의 화소가 연결되지 않는 더미 영역에 더미 패턴을 형성함으로써 일측에만 화소가 연결되는 최외곽 데이터 라인과 양측에 화소가 연결되는 그외 데이터 라인의 충전률을 동일하게 유지할 수 있고, 이에 따라 데이터 라인의 출력 편차를 감소시킬 수 있으며, 최외곽 화소의 표시 불량이 발생되지 않도록 할 수 있다.

Claims (16)

  1. 일 방향으로 형성된 복수의 게이트 라인;
    상기 게이트 라인과 교차되는 방향으로 형성된 복수의 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인과 연결된 복수의 박막 트랜지스터;
    상기 복수의 박막 트랜지스터와 연결된 복수의 화소 전극; 및
    상기 데이터 라인중 최외곽 데이터 라인의 외곽에 상기 최외곽 데이터 라인 및 상기 게이트 라인과 연결된 복수의 더미 패턴을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서, 상기 화소 전극은 상기 게이트 라인과 평행한 변의 길이가 상기 게이트 라인과 평행하지 않은 변의 길이보다 길게 형성된 박막 트랜지스터 기판.
  3. 제 1 항에 있어서, 상기 복수의 더미 패턴은 상기 최외곽 데이터 라인의 외곽에서 일측 최외곽 데이터 라인 및 타측 최외곽 데이터 라인이 상기 게이트 라인들과 교대로 연결되어 엇갈리게 형성된 박막 트랜지스터 기판.
  4. 제 1 항에 있어서, 상기 더미 패턴은 상기 게이트 라인으로부터 형성된 하부 전극;
    상기 하부 전극 상부에 형성된 절연막; 및
    상기 절연막 상부에 상기 하부 전극과 일부 중첩되어 형성되며, 상기 최외곽 데이터 라인으로부터 형성된 상부 전극을 포함하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서, 상기 더미 패턴은 더미 박막 트랜지스터 및 더미 화소 전극을 포함하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서, 상기 더미 패턴은 더미 유지 전극, 더미 박막 트랜지스터 및 더미 화소 전극을 포함하는 박막 트랜지스터 기판.
  7. 일 방향으로 형성된 복수의 게이트 라인;
    상기 게이트 라인과 교차되는 방향으로 형성된 복수의 데이터 라인;
    상기 데이터 라인의 일측 및 타측으로 상기 게이트 라인들과 교대로 연결되며, 게이트 전극, 소오스 전극 및 드레인 전극을 포함하는 복수의 박막 트랜지스터;
    상기 복수의 박막 트랜지스터와 연결된 복수의 화소 전극; 및
    상기 데이터 라인중 최외곽 데이터 라인의 외곽에 상기 최외곽 데이터 라인 및 상기 게이트 라인과 연결되어 형성된 복수의 더미 패턴을 포함하는 박막 트랜지스터 기판.
  8. 제 7 항에 있어서, 상기 복수의 더미 패턴은 상기 최외곽 데이터 라인의 외곽에서 일측 최외곽 데이터 라인 및 타측 최외곽 데이터 라인이 상기 게이트 라인들과 교대로 연결되어 엇갈리게 형성된 박막 트랜지스터 기판.
  9. 제 7 항에 있어서, 상기 더미 패턴은 상기 게이트 라인으로부터 형성된 하부 전극;
    상기 하부 전극 상부에 형성된 절연막; 및
    상기 절연막 상부에 상기 하부 전극과 일부 중첩되어 형성되며, 상기 최외곽 데이터 라인으로부터 형성된 상부 전극을 포함하는 박막 트랜지스터 기판.
  10. 제 9 항에 있어서, 상기 하부 전극은 상기 게이트 전극과 동일 패턴으로 형성되고, 상기 상부 전극은 상기 소오스 전극과 동일 패턴으로 형성된 박막 트랜지스터 기판.
  11. 제 9 항에 있어서, 상기 하부 전극 및 상기 상부 전극은 상기 게이트 전극 및 상기 소오스 전극보다 각각 크게 형성된 박막 트랜지스터 기판.
  12. 제 7 항에 있어서, 상기 더미 패턴은 더미 게이트 전극;
    상기 더미 게이트 전극 상부에 형성된 더미 게이트 절연막 및 더미 활성층;
    상기 더미 활성층 상부에 상기 더미 게이트 전극과 일부 중첩되어 형성된 더미 소오스 전극;
    상기 더미 소오스 전극과 소정 간격 이격되고, 상기 더미 게이트 전극과 일부 중첩되어 형성된 더미 드레인 전극;
    상기 더미 드레인 전극을 일부 노출시키는 콘택홀을 구비하여 형성된 보호막; 및
    상기 콘택홀을 통해 상기 더미 드레인 전극과 연결되도록 형성된 더미 화소 전극을 포함하는 박막 트랜지스터 기판.
  13. 제 12 항에 있어서, 상기 더미 게이트 전극 및 더미 소오스 전극은 상기 게이트 전극 및 소오스 전극과 각각 동일 패턴으로 형성되고, 상기 더미 드레인 전극 및 더미 화소 전극은 상기 드레인 전극 및 화소 전극보다 작은 사이즈로 형성된 박막 트랜지스터 기판.
  14. 제 7 항에 있어서, 상기 더미 패턴은 소정 간격 이격되어 형성된 더미 게이트 전극 및 더미 유지 전극;
    상기 더미 게이트 전극 상부에 형성된 더미 게이트 절연막 및 더미 활성층;
    상기 더미 활성층 상부에 상기 더미 게이트 전극과 일부 중첩되어 형성된 더미 소오스 전극;
    상기 더미 소오스 전극과 소정 간격 이격되고, 상기 더미 게이트 전극과 일부 중첩되어 형성된 더미 드레인 전극;
    상기 더미 드레인 전극을 일부 노출시키는 콘택홀을 구비하여 형성된 보호막; 및
    상기 콘택홀을 통해 상기 더미 드레인 전극과 연결되도록 형성된 더미 화소 전극을 포함하는 박막 트랜지스터 기판.
  15. 제 14 항에 있어서, 상기 더미 게이트 전극 및 더미 소오스 전극은 상기 게이트 전극 및 소오스 전극과 각각 동일 패턴으로 형성되고, 상기 더미 드레인 전극 및 더미 화소 전극은 상기 드레인 전극 및 화소 전극보다 작은 사이즈로 형성된 박막 트랜지스터 기판.
  16. 일 방향으로 형성된 복수의 게이트 라인과, 상기 게이트 라인과 교차되는 방향으로 형성된 복수의 데이터 라인과, 상기 데이터 라인의 일측 및 타측으로 상기 게이트 라인과 교대로 연결된 복수의 박막 트랜지스터와, 상기 복수의 박막 트랜지스터와 연결된 복수의 화소 전극과, 상기 데이터 라인중 최외곽 데이터 라인의 외곽에서 일측 최외곽 데이터 라인 및 타측 최외곽 데이터 라인이 상기 게이트 라인들과 교대로 연결되어 엇갈리게 형성된 복수의 더미 패턴을 포함하는 박막 트랜지스터 기판;
    컬러 필터 기판 및 공통 전극이 형성되어 상기 박막 트랜지스터 기판과 대응되도록 형성된 컬러 필터 기판; 및
    상기 박막 트랜지스터 기판 및 컬러 필터 기판 사이에 형성된 액정층을 포함하는 액정 표시 장치.
KR1020070014944A 2007-02-13 2007-02-13 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치 KR101244897B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070014944A KR101244897B1 (ko) 2007-02-13 2007-02-13 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치
US11/933,184 US7710527B2 (en) 2007-02-13 2007-10-31 Thin film transistors substrate and liquid crystal display having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070014944A KR101244897B1 (ko) 2007-02-13 2007-02-13 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치

Publications (2)

Publication Number Publication Date
KR20080075687A KR20080075687A (ko) 2008-08-19
KR101244897B1 true KR101244897B1 (ko) 2013-03-18

Family

ID=39685495

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070014944A KR101244897B1 (ko) 2007-02-13 2007-02-13 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치

Country Status (2)

Country Link
US (1) US7710527B2 (ko)
KR (1) KR101244897B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101456946B1 (ko) * 2008-01-10 2014-10-31 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101432126B1 (ko) 2008-07-23 2014-08-21 삼성디스플레이 주식회사 유기전계발광 표시장치
JP2010231178A (ja) * 2009-03-05 2010-10-14 Seiko Epson Corp 電気光学装置用基板、電気光学装置及び電子機器
KR101816931B1 (ko) 2011-06-30 2018-01-09 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 이용한 표시 장치
JP6244802B2 (ja) * 2013-10-11 2017-12-13 セイコーエプソン株式会社 電気光学装置および電子機器
KR102217609B1 (ko) 2014-07-15 2021-02-22 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
KR20160082401A (ko) 2014-12-26 2016-07-08 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
CN104730792B (zh) * 2015-04-08 2017-05-17 合肥京东方光电科技有限公司 一种阵列基板和显示装置
TWI544272B (zh) 2015-04-17 2016-08-01 元太科技工業股份有限公司 顯示裝置
CN106154674B (zh) * 2015-04-17 2019-05-07 元太科技工业股份有限公司 显示装置
KR102537280B1 (ko) * 2016-01-06 2023-05-30 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 액정 표시 장치
KR102542186B1 (ko) 2016-04-04 2023-06-13 삼성디스플레이 주식회사 표시 장치
CN110571228B (zh) * 2019-09-26 2022-02-01 京东方科技集团股份有限公司 一种阵列基板、液晶显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05307194A (ja) * 1992-04-28 1993-11-19 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置およびその駆動方法
KR20010035877A (ko) * 1999-10-04 2001-05-07 구본준, 론 위라하디락사 액정표시장치
KR20050022367A (ko) * 2003-08-29 2005-03-07 세이코 엡슨 가부시키가이샤 전기 광학 장치 및 전자기기
JP2007011328A (ja) 2005-06-29 2007-01-18 Lg Philips Lcd Co Ltd 液晶表示装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05307194A (ja) * 1992-04-28 1993-11-19 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置およびその駆動方法
KR20010035877A (ko) * 1999-10-04 2001-05-07 구본준, 론 위라하디락사 액정표시장치
KR20050022367A (ko) * 2003-08-29 2005-03-07 세이코 엡슨 가부시키가이샤 전기 광학 장치 및 전자기기
JP2007011328A (ja) 2005-06-29 2007-01-18 Lg Philips Lcd Co Ltd 液晶表示装置及びその製造方法

Also Published As

Publication number Publication date
US7710527B2 (en) 2010-05-04
US20080192163A1 (en) 2008-08-14
KR20080075687A (ko) 2008-08-19

Similar Documents

Publication Publication Date Title
KR101244897B1 (ko) 박막 트랜지스터 기판 및 이를 구비하는 액정 표시 장치
US10217434B2 (en) Display device and driving method thereof
US10223958B2 (en) Display device and driving method thereof
KR101348754B1 (ko) 액정 표시 장치
KR100536851B1 (ko) 액정표시장치
JP5511911B2 (ja) アクティブマトリクス基板及び液晶表示装置
TWI403812B (zh) 薄膜電晶體陣列面板及包含該薄膜電晶體陣列面板之液晶顯示器
JP5269355B2 (ja) アレイ基板及びそれを有する表示パネル
US8378354B2 (en) Liquid crystal display panel for common voltage compensation and manufacturing method of the same
KR101211087B1 (ko) 박막 트랜지스터 기판 및 이를 포함하는 표시 장치
JP5268051B2 (ja) アレイ基板及びそれを用いた表示装置
KR101286546B1 (ko) 액정표시장치
US7843539B2 (en) Thin film transistor substrate and liquid crystal display having the same
US20060157705A1 (en) Thin film transistor array panel
KR101385472B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20030040108A (ko) 액정 표시 장치
KR20050031478A (ko) Ｏｃｂ 모드 액정 표시 장치
KR100522024B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
JP4441507B2 (ja) 液晶表示装置
KR20120035364A (ko) 횡전계형 액정표시장치 및 그 제조방법
KR20070076903A (ko) 박막 트랜지스터 기판과 그 제조 방법 및 이를 포함한 액정표시 장치
KR20130003963A (ko) 액정표시소자 및 그 제조방법
KR20060112571A (ko) 어레이 기판 및 이를 갖는 액정표시패널

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee