JP2014029951A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014029951A
JP2014029951A JP2012170280A JP2012170280A JP2014029951A JP 2014029951 A JP2014029951 A JP 2014029951A JP 2012170280 A JP2012170280 A JP 2012170280A JP 2012170280 A JP2012170280 A JP 2012170280A JP 2014029951 A JP2014029951 A JP 2014029951A
Authority
JP
Japan
Prior art keywords
region
plane
semiconductor device
type
crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012170280A
Other languages
English (en)
Other versions
JP5612035B2 (ja
Inventor
Ryosuke Iijima
良介 飯島
Yukio Nakabayashi
幸雄 中林
Takashi Shinohe
孝 四戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012170280A priority Critical patent/JP5612035B2/ja
Priority to US13/782,318 priority patent/US9018636B2/en
Publication of JP2014029951A publication Critical patent/JP2014029951A/ja
Application granted granted Critical
Publication of JP5612035B2 publication Critical patent/JP5612035B2/ja
Priority to US14/551,535 priority patent/US20150076523A1/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】ＳｉＣを用いた半導体装置の更なる特性の改善を図った半導体装置を提供する。
【解決手段】半導体装置は、炭化珪素領域に設けられた第１トランジスタTr1と、第２トランジスタTr2を備える。炭化珪素領域は、第１結晶面100aと、第１結晶面の面方位とは異なる面方位の第２結晶面100bとを有する。第１トランジスタは、第１導電形の第１領域11、第１導電形の第２領域12及び第１領域と前記第２領域との間に設けられた第２導電形の第３領域13を有する。第２トランジスタは、第２導電形の第４領域21、第２導電形の第５領域22及び第４領域と前記第５領域との間に設けられた第１導電形の第６領域23を有する。第１領域、第２領域及び第３領域は、第１結晶面100aに沿って配置される。第４領域、第５領域及び第６領域は、第２結晶面100bに沿って配置される。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較してバンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。このようなＳｉＣの特性を利用して低損失かつ高温動作に優れた半導体装置を実現することができる。
このようなＳｉＣを用いた半導体装置において、導電形の異なるトランジスタを混載した構成（例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor））も考えられている。
ＳｉＣを用いた半導体装置では、更なるスイッチング特性の改善が重要である。
R. Kosugi et al. Materials Science Forum Vols. 457-460 (2004), pp. 1397-1400.
本発明の実施形態は、ＳｉＣを用いた半導体装置の更なるスイッチング特性の改善を図った半導体装置を提供する。
実施形態に係る半導体装置は、炭化珪素領域に設けられた第１トランジスタと、前記炭化珪素領域に設けられた第２トランジスタと、を備える。
前記炭化珪素領域は、第１結晶面と、前記第１結晶面の面方位とは異なる面方位の第２結晶面と、を有する。
前記第１トランジスタは、第１導電形の第１領域、第１導電形の第２領域及び前記第１領域と前記第２領域との間に設けられた第２導電形の第３領域を有する。
前記第２トランジスタは、第２導電形の第４領域、第２導電形の第５領域及び前記第４領域と前記第５領域との間に設けられた第１導電形の第６領域を有する。
前記第１領域、前記第２領域及び前記第３領域は、前記第１結晶面に沿って配置される。
前記第４領域、前記第５領域及び前記第６領域は、前記第２結晶面に沿って配置される。
（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式図である。 ゲート電圧とキャリア移動度との関係を例示する図である。 （ａ）及び（ｂ）は、ＣＭＯＳインバータについて例示する図である。 （ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の構成を例示する模式図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の構成を例示する模式図である。 （ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式図である。 第４の実施形態に係る半導体装置の構成を例示する模式的模式図である。 （ａ）及び（ｂ）は、第４の実施形態に係る半導体装置を例示する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明において、導電形であるｎ形及びｐ形を示すｎ及びｐの表記に付された＋及び−の符号は、各導電形における不純物濃度の相対的な高低を表す。
また、以下の説明において、結晶面について例示する面方位には、その結晶面に対して８度以内の面を含むものとする。
（第１の実施形態）
図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
図１（ａ）には、半導体装置１１０の模式的斜視図が表され、図１（ｂ）には、トランジスタ領域の配置が模式的に表されている。なお、図１（ａ）に表された破線は、ＳｉＣウェーハ１０１の表面１０１ａを削除（エッチング等）する前の状態を表している。
図１（ａ）に表したように、第１の実施形態に係る半導体装置１１０は、炭化珪素領域１００に設けられた第１電界効果トランジスタ（第１トランジスタ）Ｔｒ１と、炭化珪素領域１００に設けられた第２電界効果トランジスタ（第２トランジスタ）Ｔｒ２と、を備える。
炭化珪素領域１００は、第１結晶面１００ａと、第２結晶面１００ｂと、を有する。炭化珪素領域１００は、例えばＳｉＣウェーハ（基板）１０１及びＳｉＣウェーハ１０１の上に設けられた結晶層１０２と、を含む。
炭化珪素領域１００の結晶多角は、４Ｈである。すなわち、炭化珪素領域１００は、４Ｈ−ＳｉＣである。本実施形態において、ＳｉＣウェーハ１０１の表面（第１の面）１０１ａは、（０００−１）面（Ｃ面）である。第１結晶面１００ａは、炭化珪素領域１００である４Ｈ−ＳｉＣの結晶面のうち１つの結晶面である。第１結晶面１００ａは、例えばＳｉＣウェーハ１０１の表面１０１ａである。すなわち、第１結晶面１００ａは、４Ｈ−ＳｉＣの例えば（０００−１）面である。なお、第１結晶面１００ａは、ＳｉＣウェーハ１０１の表面１０１ａに結晶成長した層の表面であってもよい。
第２結晶面１００ｂは、第１結晶面１００ａの面方位とは異なる面方位を有する。本実施形態では、第２結晶面１００ｂは、第１結晶面１００ａと直交する面である。第２結晶面１００ｂは、例えば（１１−２０）面（ａ面）である。本実施形態では、第２結晶面１００ｂは、例えば結晶層１０２の側面（第２の面）１０２ｓである。なお、第２結晶面１００ｂは、（１１−２０）面（ａ面）と等価な面でもよい。
図１（ｂ）に表したように、第１電界効果トランジスタＴｒ１は、ｎ形（本実施形態において第１導電形）のソース領域（第１領域）１１と、ｎ形のドレイン領域（第２領域）１２と、ソース領域１１とドレイン領域１２との間に設けられたｐ形（本実施形態において第２導電形）のチャネル領域（第３領域）１３と、を有する。ここで、ソース領域１１、ドレイン領域１２及びチャネル領域１３は、第１結晶面１００ａに沿って配置される。
チャネル領域１３の上には第１ゲート絶縁膜（第１絶縁膜）３１が設けられ、第１ゲート絶縁膜３１の上には第１ゲート電極（第１電極）Ｇ１が設けられる。第１電界効果トランジスタＴｒ１は、オン状態においてチャネル領域１３にｎ形のチャネルが形成される。すなわち、第１電界効果トランジスタＴｒ１は、ｎチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。なお、第１電界効果トランジスタＴｒ１では、チャネルが第１結晶面１００ａに沿って形成される。第１電界効果トランジスタＴｒ１は、第１結晶面１００ａに複数個設けられていてもよい。
第２電界効果トランジスタＴｒ２は、ｐ形のソース領域（第４領域）２１と、ｐ形（第２導電形）のドレイン領域（第５領域）２２と、ソース領域２１とドレイン領域２２との間に設けられたｎ形のチャネル領域（第６領域）２３と、を有する。ソース領域２１、ドレイン領域２２及びチャネル領域２３は、第２結晶面１００ｂに沿って配置される。
チャネル領域２３の上には第２ゲート絶縁膜（第２絶縁膜）３２が設けられ、第２ゲート絶縁膜３２の上には第２ゲート電極（第２電極）Ｇ２が設けられる。第２電界効果トランジスタＴｒ２は、オン状態においてチャネル領域２３にｐ形のチャネルが形成される。すなわち、第２電界効果トランジスタＴｒ２は、ｐチャネル型ＭＯＳＦＥＴである。なお、第２電界効果トランジスタＴｒ２では、チャネルが第２結晶面１００ｂに沿って形成される。第２電界効果トランジスタＴｒ２は、第２結晶面１００ｂに複数個設けられていてもよい。
このように、半導体装置１１０では、炭化珪素領域１００の異なる結晶面（第１結晶面１００ａ及び第２結晶面１００ｂ）について、それぞの結晶面に適した導電形のトランジスタが設けられる。半導体装置１１０では、第１結晶面１００ａに沿ってチャネルが形成されるｎチャネル型ＭＯＳＦＥＴ（第１電界効果トランジスタＴｒ１）を設け、第２結晶面１００ｂに沿ってチャネルが形成されるｐチャネル形ＭＯＳＦＥＴ（第２電界効果トランジスタＴｒ２）を設ける。それぞれの結晶面に適した導電形のトランジスタを配置することによって、ＳｉＣを用いた半導体装置１１０におけるそれぞれの導電形のトランジスタの性能が十分に引き出される。
ここで、結晶面とトランジスタの導電形による特性との関係を説明する。
図２は、ゲート電圧Ｖｇ［Ｖ］とキャリア移動度μＦＥ［ｃｍ２／Ｖｓ］との関係を例示する図である。
図２では、４Ｈ-ＳｉＣ基板の（０００１）面（Ｓｉ面）に沿って形成したｎチャネル型ＭＯＳＦＥＴ（以下、ｎ−ＦＥＴ（Ｓｉ）と言う。）、（０００−１）面（Ｃ面）に沿って形成したｎチャネル型ＭＯＳＦＥＴ（以下、ｎ−ＦＥＴ（Ｃ）と言う。）、（０００１）面（Ｓｉ面）に沿って形成したｐチャネル型ＭＯＳＦＥＴ（以下、ｐ−ＦＥＴ（Ｓｉ）と言う。）及び（０００−１）面（Ｃ面）に沿って形成したｐチャネル型ＭＯＳＦＥＴ（以下、ｐ−ＦＥＴ（Ｃ）と言う。）の、それぞれについて、キャリア移動度のゲート電圧依存性を示している。
先ず、ｎチャネル型ＭＯＳＦＥＴ（以下、ｎ−ＦＥＴと言う。）の移動度について説明する。図２に表したように、ｎ−ＦＥＴ（Ｃ）の移動度は、ｎ−ＦＥＴ（Ｓｉ）の移動度よりも高いことが分かる。
次に、ｐチャネル型ＭＯＳＦＥＴ（以下、ｐ−ＦＥＴと言う。）の移動度について説明する。図２に表したように、ｎ−ＦＥＴ（Ｃ）においてはスイッチング動作せず、ゲート電圧によらずオフ状態のままである。したがって、ｎ−ＦＥＴ（Ｃ）移動度はゼロである。
一方、ｐ−ＦＥＴ（Ｓｉ）については、スイッチング動作するものの、その移動度は同じ（０００１）面（Ｓｉ面）に沿って形成したｎ−ＦＥＴ（Ｓｉ）の移動度と比較すると小さい。
これらの結果より、４Ｈ-ＳｉＣ基板に導電形の異なるトランジスタによるデバイスを形成する場合、以下の（１）及び（２）の考え方が導き出せる。なお、ここではＣＭＯＳデバイスを形成する場合を例とする。
（１）…（０００−１）面（Ｃ面）に沿ってＣＭＯＳデバイスを作成することは不向きである。なぜなら、（０００−１）面（Ｃ面）に沿ったｐ−ＦＥＴ（Ｃ）は正常動作しないからである。よって、（０００−１）（Ｃ面）面を表面とするＳｉＣ基板上にＣＭＯＳを作成するためには、ｐ−ＦＥＴを（０００−１）面（Ｃ面）以外の結晶面上に配置する工夫が必要になる。
例えば、(０００−１)面（Ｃ面）と直交する(１１−２０)面ではｐ−ＦＥＴが動作するとの報告がある（例えば、M.Noborio et al., IEEE trans. Electron Devices, vol. 56, no. 9, pp. 1953-1958, Sep. 2009.）。したがって、この(１１−２０)面に沿って上にｐ−ＦＥＴを設けることは一つの解決手段である。
（２）…（０００１）面（Ｓｉ面）に沿って作成したＣＭＯＳデバイスは動作するものの、ｎ−ＦＥＴ（Ｓｉ）とｐ−ＦＥＴ（Ｓｉ）のどちらか一方を他の結晶面上に配置することによって、高性能化及び高集積化の少なくとも１つのメリットが得られる。
例えば、ｎ−ＦＥＴのキャリアの移動度は、(１１−２０)面に沿って形成した場合、（０００１）面（Ｓｉ面）に沿って形成した場合よりも高いとの報告がある（例えば、M.Noborio et al., IEEE trans. Electron Devices, vol. 56, no. 9, pp. 1953-1958, Sep. 2009.）。したがって、ＣＭＯＳとして、ｎ−ＦＥＴを(１１−２０)面に沿って設け、ｐ−ＦＥＴを（０００１）面（Ｓｉ面）に沿って設けることによって、ＣＭＯＳの動作速度が向上する。
また、ｎ−ＦＥＴを(０００−１)面（Ｃ面）に沿って設け、ｐ−ＦＥＴを（０００１）面（Ｓｉ面）に沿って設けることによっても同様である。
本実施形態に係る半導体装置１１０においては、上記のようなＳｉＣの結晶面と、ｎ−ＦＥＴ及びｐ−ＦＥＴの特性との関係を利用することで、それぞれの導電形のトランジスタの性能を十分に発揮させる。すなわち、半導体装置１１０では、第１結晶面１００ａである（０００−１）面に沿って第１電界効果トランジスタＴｒ１であるｎ−ＦＥＴが設けられ、第２結晶面１００ｂである（１１−２０）面に沿って第２電界効果トランジスタＴｒ２であるｐ−ＦＥＴが設けられる。これにより、ＳｉＣを用いて異なる導電形のトランジスタを設けた半導体装置１１０の特性が向上する。
また、ｐ−ＦＥＴを（１１−２０）面に沿って設けることにより、ＣＭＯＳ回路の集積度が向上する。ｐ−ＦＥＴは、ｎ−ＦＥＴと比較してキャリア移動度が低い。このため、ｐ−ＦＥＴのチャネル幅を、ｎ−ＦＥＴのチャネル幅よりも広くすることが望ましい。本実施形態に係る半導体装置１１０のように、ｐ−ＦＥＴをＳｉＣウェーハ１０１の表面１０１ａと直交する（１１−２０）面に沿って設けることで、ｐ−ＦＥＴのチャネル幅の方向が表面１０１ａと直交する方向になる。したがって、ｐ−ＦＥＴのチャネル幅の方向が表面１０１ａに沿った方向になる場合に比べてＣＭＯＳ全体の占有面積が縮小される。
図３（ａ）及び（ｂ）は、ＣＭＯＳインバータについて例示する図である。
図３（ｂ）にはＣＭＯＳインバータの回路図が表され、図３（ｂ）にはＣＭＯＳインバータを入出力特性が表されている。
図３（ｂ）では、図３（ａ）に表した回路のＣＭＯＳインバータのｎ−ＦＥＴ及びｐ−ＦＥＴを（０００１）面（Ｓｉ面）に沿って設けた参考例に係るＣＭＯＳインバータ１９０の入出力特性と、ｎ−ＦＥＴを(０００−１)面（Ｃ面）に沿って設け、ｐ−ＦＥＴを（０００１）面（Ｓｉ面）に沿って設けたＣＭＯＳインバータ１１１の入出力特性と、が示されている。
図３（ｂ）に表したように、ｎ−ＦＥＴとｐ−ＦＥＴとを互いに異なる結晶面上に設けたＣＭＯＳインバータ１１１のほうが、ｎ−ＦＥＴとｐ−ＦＥＴとを同じ結晶面上に設けたＣＭＯＳインバータ１９０に比べて良好なインバータ特性を有することが分かる。
次に、半導体装置１１０の製造方法について説明する。
図４（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式図である。
なお、図４（ａ）〜（ｃ）に表された破線は、ＳｉＣウェーハ１０１の表面１０１ａを削除（エッチング等）する前の状態を表している。
先ず、図４（ａ）に表したように、ＳｉＣウェーハ１０１を用意する。ＳｉＣウェーハ１０１のＳｉＣの結晶多形は４Ｈである。ＳｉＣウェーハ１０１の表面１０１ａは（０００−１）面である。
次に、フォトリソグラフィ工程及びイオン注入工程によって、ＳｉＣウェーハ１０１の表面１０１ａの一部にｐ形の不純物を注入する。これにより、ＳｉＣウェーハ１０１にｐ形領域１０１Ｐが形成される。
次に、図４（ｂ）に表したように、ＳｉＣウェーハ１０１の表面１０１ａに、例えばエピタキシャル成長法を用いて、ｎ形の不純物が導入された結晶層１０２を形成する。その後、フォトリソグラフィ工程に続いてエッチング工程を行うことで、結晶層１０２の一部を削除し、ｐ形領域１０１Ｐの表面１０１Ｐａを露出させる。表面１０１Ｐａは第１結晶面１００ａである。
また、結晶層１０２の一部の削除によって、結晶層１０２の側面１０２ｓが形成される。側面１０２ｓは、第２結晶面１００ｂである。結晶層１０２の側面１０２ｓと、ｐ形領域１０１Ｐの表面１０１Ｐａと、のなす角度は、７２度以上９８度以下であり、９０度に近いことが望ましい。また、結晶層１０２の側面１０２ｓは、（１１−２０）面と等価な面であることが望ましい。
次に、図４（ｃ）に表したように、フォトリソグラフィ工程及びイオン注入工程により、ｐ形領域１０１Ｐの表面１０１Ｐａの一部にｎ形の不純物を導入する。これにより、ｎ形のソース領域１１及びｎ形のドレイン領域１２が形成される。ソース領域１１とドレイン領域１２との間は、ｎ形の不純物が導入されないｐ形のチャネル領域１３になる。
また、フォトリソグラフィ工程及びイオン注入工程により、結晶層１０２の側面１０２ｓの一部にｐ形の不純物を導入する。このｐ形の不純物は、例えば側面１０２ｓに斜めイオン注入によって導入される。これにより、ｐ形のソース領域２１及びｐ形のドレイン領域２２が形成される。ソース領域２１とドレイン領域２２との間は、ｐ形の不純物が導入されないｎ形のチャネル領域２３なる。
ｎ形及びｐ形の不純物を導入した後は、不純物活性化のための高温アニール工程を行う。続いて、ゲート絶縁膜堆積工程、ゲート電極堆積工程、ゲート電極加工エッチング工程を経て、ｐ形領域１０１Ｐの表面１０１Ｐａにｎ−ＦＥＴである第１電界効果トランジスタＴｒ１を形成し、結晶層１０２の側面１０２ｓにｐ−ＦＥＴである第２電界効果トランジスタＴｒ２を形成する。これにより半導体装置１１０が完成する。
なお、半導体装置１１０は、第１電界効果トランジスタＴｒ１のドレイン領域１２と、第２電界効果トランジスタＴｒ２のドレイン領域２２と、を導通させることで、ＣＭＯＳデバイスになる。また、ＣＭＯＳデバイスを作成したＳｉＣウェーハ１０１の領域以外の領域に、例えばパワーＭＯＳＦＥＴを作成して、パワーデバイスとＣＭＯＳデバイスとを同一のＳｉＣウェーハ１０１上に混載してもよい。ＣＭＯＳデバイスは、混載されたパワーデバイスを制御するドライバ回路等として利用してもよいし、論理演算回路あるいは高速メモリ回路等を構成してＳｉＣウェーハ１０１上で機能する集積回路として利用してもよい。
（第２の実施形態）
図５（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の構成を例示する模式図である。
図５（ａ）には、半導体装置１２０の模式的斜視図が表され、図５（ｂ）には、トランジスタ領域の配置が模式的に表されている。なお、図５（ａ）に表された破線は、ＳｉＣウェーハ１０１の表面１０１ａを削除（エッチング等）する前の状態を表している。
図５（ａ）に表したように、第２の実施形態に係る半導体装置１２０は、第１の実施形態に係る半導体装置１１０と比べてＳｉＣウェーハ１０１の表面１０１ａの結晶面の方位が相違する。
すなわち、半導体装置１２０において、４Ｈ−ＳｉＣである炭化珪素領域１００の第１結晶面１００ａは、（０００１）面である。ＳｉＣウェーハ１０１の表面１０１ａが第１結晶面１００ａの場合、ＳｉＣウェーハ１０１の表面の結晶面は（０００１）面である。なお、第１結晶面１００ａは、ＳｉＣウェーハ１０１の表面１０１ａに結晶成長した層の表面であってもよい。
半導体装置１２０における炭化珪素領域１００の第２結晶面１００ｂの結晶面は、第１の実施形態に係る半導体装置１１０と同様に、（１１−２０）面である。第２結晶面１００ｂは、（１１−２０）面と等価な面でもよい。
図５（ｂ）に表したように、第１電界効果トランジスタＴｒ１は、ｎ形（本実施形態において第１導電形）のソース領域（第１領域）１１と、ｎ形のドレイン領域（第２領域）１２と、ソース領域１１とドレイン領域１２との間に設けられたｐ形（本実施形態において第２導電形）のチャネル領域（第３領域）１３と、を有する。ここで、ソース領域１１、ドレイン領域１２及びチャネル領域１３は、第１結晶面１００ａに沿って配置される。
チャネル領域１３の上には第１ゲート絶縁膜（第１絶縁膜）３１が設けられ、第１ゲート絶縁膜３１の上には第１ゲート電極（第１電極）Ｇ１が設けられる。第１電界効果トランジスタＴｒ１は、オン状態においてチャネル領域１３にｎ形のチャネルが形成される。すなわち、第１電界効果トランジスタＴｒ１は、ｎ−ＦＥＴである。第１電界効果トランジスタＴｒ１では、チャネルが第１結晶面１００ａに沿って形成される。
第２電界効果トランジスタＴｒ２は、ｐ形のソース領域（第４領域）２１と、ｐ形のドレイン領域（第５領域）２２と、ソース領域２１とドレイン領域２２との間に設けられたｎ形のチャネル領域（第６領域）２３と、を有する。ソース領域２１、ドレイン領域２２及びチャネル領域２３は、第２結晶面１００ｂに沿って配置される。
チャネル領域２３の上には第２ゲート絶縁膜（第２絶縁膜）３２が設けられ、第２ゲート絶縁膜３２の上には第２ゲート電極（第２電極）Ｇ２が設けられる。第２電界効果トランジスタＴｒ２は、オン状態においてチャネル領域２３にｐ形のチャネルが形成される。すなわち、第２電界効果トランジスタＴｒ２は、ｐ−ＦＥＴである。第１電界効果トランジスタＴｒ２では、チャネルが第２結晶面１００ｂに沿って形成される。
このように、半導体装置１２０では、第１結晶面１００ａである（０００１）面に沿ってｎ−ＦＥＴ（第１電界効果トランジスタＴｒ１）が設けられ、第２結晶面１００ｂである（１１−２０）面に沿ってｐ−ＦＥＴ（第２電界効果トランジスタＴｒ２）が設けられる。それぞれの結晶面に適した導電形のトランジスタを配置することによって、ＳｉＣを用いた半導体装置１２０におけるそれぞれの導電形のトランジスタの性能が十分に引き出される。
半導体装置１２０の製造方法は、第１の実施形態に係る半導体装置１１０の製造方法と同様である。半導体装置１２０の製造方法では、結晶面が（０００１）面であるＳｉＣウェーハ１０１を使用する以外、半導体装置１１０の製造方法と同様である。
半導体装置１２０では、第１の実施形態に係る半導体装置１１０と同様な回路構成を採用してもよい。すなわち、第１電界効果トランジスタＴｒ１のドレイン領域１２と、第２電界効果トランジスタＴｒ２のドレイン領域１５と、を導通させることで、ＣＭＯＳデバイスになる。また、ＣＭＯＳデバイスを作成したＳｉＣウェーハ１０１の領域以外の領域に、例えばパワーＭＯＳＦＥＴを作成して、パワーデバイスとＣＭＯＳデバイスとを同一のＳｉＣウェーハ１０１上に混載してもよい。ＣＭＯＳデバイスは、混載されたパワーデバイスを制御するドライバ回路等として利用してもよいし、論理演算回路あるいは高速メモリ回路等を構成してＳｉＣウェーハ１０１上で機能する集積回路として利用してもよい。
このように、半導体装置１２０では、第１結晶面１００ａに沿ってチャネルが形成されるｎチャネル型ＭＯＳＦＥＴ（第１電界効果トランジスタＴｒ１）を設け、第２結晶面１００ｂに沿ってチャネルが形成されるｐチャネル形ＭＯＳＦＥＴ（第２電界効果トランジスタＴｒ２）を設ける。それぞれの結晶面に適した導電形のトランジスタを配置することによって、ＳｉＣを用いた半導体装置１２０におけるそれぞれの導電形のトランジスタの性能が十分に引き出される。
本実施形態に係る半導体装置１２０においては、第１の実施形態に係る半導体装置１１０と同様な効果に加え、Ｓｉ面上のエピタキシャル成長はＣ面上よりも安定的に実施できるため、安定的な半導体装置の量産が可能という有利な効果が得られる。
（第３の実施形態）
図６（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の構成を例示する模式図である。
図６（ａ）には、半導体装置１３０の模式的斜視図が表され、図６（ｂ）には、トランジスタ領域の配置が模式的に表されている。なお、図６（ａ）に表された破線は、ＳｉＣウェーハ１０１の表面１０１ａを削除（エッチング等）する前の状態を表している。
図６（ａ）に表したように、第２の実施形態に係る半導体装置１３０は、第１の実施形態に係る半導体装置１１０及び第２の実施形態に係る半導体装置１２０と比べてＳｉＣウェーハ１０１の表面１０１ａの結晶面の方位が相違する。
すなわち、半導体装置１３０において、４Ｈ−ＳｉＣである炭化珪素領域１００の第１結晶面１００ａは、（０００１）面である。ＳｉＣウェーハ１０１の表面１０１ａが第１結晶面１００ａの場合、ＳｉＣウェーハ１０１の表面の結晶面は（０００１）面である。なお、第１結晶面１００ａは、ＳｉＣウェーハ１０１の表面１０１ａに結晶成長した層の表面であってもよい。
半導体装置１３０における炭化珪素領域１００の第２結晶面１００ｂの結晶面は、第１の実施形態に係る半導体装置１１０と同様に、（１１−２０）面である。なお、第２結晶面１００ａは、ＳｉＣウェーハ１０１の表面１０１ａに結晶成長した層の表面（側面）であってもよい。
図６（ｂ）に表したように、第１電界効果トランジスタＴｒ１は、ｐ形（本実施形態において第１導電形）のソース領域（第１領域）１１と、ｐ形のドレイン領域（第２領域）１２と、ソース領域１１とドレイン領域１２との間に設けられたｎ形（本実施形態において第２導電形）のチャネル領域（第３領域）１３と、を有する。ここで、ソース領域１１、ドレイン領域１２及びチャネル領域１３は、第１結晶面１００ａに沿って配置される。
チャネル領域１３の上には第１ゲート絶縁膜（第１絶縁膜）３１が設けられ、第１ゲート絶縁膜３１の上には第１ゲート電極（第１電極）Ｇ１が設けられる。第１電界効果トランジスタＴｒ１は、オン状態においてチャネル領域１３にｐ形のチャネルが形成される。すなわち、第１電界効果トランジスタＴｒ１は、ｐ−ＦＥＴである。第１電界効果トランジスタＴｒ１では、チャネルが第１結晶面１００ａに沿って形成される。
第２電界効果トランジスタＴｒ２は、ｎ形のソース領域（第４領域）２１と、ｎ形のドレイン領域（第５領域）２２と、ソース領域２１とドレイン領域２２との間に設けられたｐ形のチャネル領域（第６領域）２３と、を有する。ソース領域２１、ドレイン領域２２及びチャネル領域２３は、第２結晶面１００ｂに沿って配置される。
チャネル領域２３の上には第２ゲート絶縁膜（第２絶縁膜）３２が設けられ、第２ゲート絶縁膜３２の上には第２ゲート電極（第２電極）Ｇ２が設けられる。第２電界効果トランジスタＴｒ２は、オン状態においてチャネル領域２３にｎ形のチャネルが形成される。すなわち、第２電界効果トランジスタＴｒ２は、ｎ−ＦＥＴである。第１電界効果トランジスタＴｒ２では、チャネルが第２結晶面１００ｂに沿って形成される。
このように、半導体装置１３０では、第１結晶面１００ａである（０００１）面に沿ってチャネルが形成されるｐ−ＦＥＴ（第１電界効果トランジスタＴｒ１）が設けられ、第２結晶面１００ｂである（１１−２０）面に沿ってチャネルが形成されるｎ−ＦＥＴ（第２電界効果トランジスタＴｒ２）が設けられる。それぞれの結晶面に適した導電形のトランジスタを配置することによって、ＳｉＣを用いた半導体装置１３０におけるそれぞれの導電形のトランジスタの性能が十分に引き出される。
本実施形態に係る半導体装置１３０においては、第１の実施形態に係る半導体装置１１０と同様な効果に加え、Ｓｉ面上のエピタキシャル成長はＣ面上よりも安定的に実施できるため、安定的な半導体装置の量産が可能という有利な効果が得られる。
次に、半導体装置１３０の製造方法について説明する。
図７（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式図である。
なお、図７（ａ）〜（ｃ）に表された破線は、ＳｉＣウェーハ１０１の表面１０１ａを削除（エッチング等）する前の状態を表している。先ず、図７（ａ）に表したように、ＳｉＣウェーハ１０１を用意する。ＳｉＣウェーハ１０１のＳｉＣの結晶多形は４Ｈである。ＳｉＣウェーハ１０１の表面１０１ａは（０００１）面である。
次に、フォトリソグラフィ工程及びイオン注入工程によって、ＳｉＣウェーハ１０１の表面１０１ａの一部にｐ形の不純物を注入する。これにより、ＳｉＣウェーハ１０１にｐ形領域１０１Ｐが形成される。
次に、図７（ｂ）に表したように、ＳｉＣウェーハ１０１の表面１０１ａに、例えばエピタキシャル成長法を用いて、ｐ形の不純物が導入されたｐ形結晶層１０２Ｐを形成する。その後、フォトリソグラフィ工程に続いてエッチング工程を行うことで、ｐ形結晶層１０２Ｐの一部を削除する。エッチング工程により除去されるｐ形結晶層１０２Ｐの厚さは、ｐ形結晶層１０２Ｐの全体の厚さよりも薄いことが望ましい。
このエッチング工程によって露出したｐ形結晶層１０２Ｐの側面１０２Ｐｓは第２結晶面１００ｂである。また、このエッチング工程によって露出したｐ形結晶層１０２Ｐの表面１０２Ｐａは第１結晶面１００ａである。ｐ形結晶層１０２Ｐの側面１０２Ｐｓと、ｐ形結晶層１０２Ｐの表面１０２Ｐａと、のなす角度は、７２度以上９８度以下であり、９０度に近いことが望ましい。また、ｐ形結晶層１０２Ｐの側面１０２Ｐｓは、（１１−２０）面と等価な面であることが望ましい。
次に、フォトリソグラフィ工程及びイオン注入工程により、側面１０２Ｐｓと隣接するｐ形結晶層１０２Ｐの表面１０２Ｐａにｎ形の不純物を導入する。これにより、ｎ形領域１０２Ｎが形成される。
次に、図７（ｃ）に表したように、フォトリソグラフィ工程及びイオン注入工程により、ｎ形領域１０２Ｎの表面の一部にｐ形の不純物を導入する。これにより、ｐ形のソース領域１１及びｐ形のドレイン領域１２が形成される。ソース領域１１とドレイン領域１２との間は、ｐ形の不純物が導入されないｎ形のチャネル領域１３になる。
また、フォトリソグラフィ工程及びイオン注入工程により、ｐ形結晶層１０２Ｐの側面１０２Ｐｓの一部にｎ形の不純物を導入する。このｎ形の不純物は、例えば側面１０２Ｐｓに斜めイオン注入によって導入される。これにより、ｎ形のソース領域１４及びｎ形のドレイン領域１５が形成される。ソース領域１４とドレイン領域１５との間は、ｎ形の不純物が導入されないｐ形のチャネル領域１６になる。
ｎ形及びｐ形の不純物を導入した後は、不純物活性化のための高温アニール工程を行う。続いて、ゲート絶縁膜堆積工程、ゲート電極堆積工程、ゲート電極加工エッチング工程を経て、ｎ形領域１０２Ｎの表面にｐ−ＦＥＴである第１電界効果トランジスタＴｒ１を形成し、ｐ形結晶層１０２Ｐの側面１０２Ｐｓにｎ−ＦＥＴである第２電界効果トランジスタＴｒ２を形成する。これにより半導体装置１３０が完成する。
半導体装置１３０では、第１の実施形態に係る半導体装置１１０及び第２の実施形態に係る半導体装置１２０と同様な回路構成を採用してもよい。すなわち、第１電界効果トランジスタＴｒ１のドレイン領域１２と、第２電界効果トランジスタＴｒ２のドレイン領域１５と、を導通させることで、ＣＭＯＳデバイスになる。また、ＣＭＯＳデバイスを作成したＳｉＣウェーハ１０１の領域以外の領域に、例えばパワーＭＯＳＦＥＴを作成して、パワーデバイスとＣＭＯＳデバイスとを同一のＳｉＣウェーハ１０１上に混載してもよい。ＣＭＯＳデバイスは、混載されたパワーデバイスを制御するドライバ回路等として利用してもよいし、論理演算回路あるいは高速メモリ回路等を構成してＳｉＣウェーハ１０１上で機能する集積回路として利用してもよい。
（第４の実施形態）
図８は、第４の実施形態に係る半導体装置の構成を例示する模式的模式図である。
図９（ａ）及び（ｂ）は、第４の実施形態に係る半導体装置を例示する模式的断面図である。
図９（ａ）には、図８に示すＡＡ面での断面図が表され、図９（ｂ）には、図８に示すＢＢ面での断面図が表されている。
図８に表したように、第４の実施形態に係る半導体装置１４０は、第１の実施形態に係る半導体装置１１０と比べて第１結晶面１００ａと第２結晶面１００ｂとが互いに平行する点で相違する。
半導体装置１４０において、４Ｈ−ＳｉＣである炭化珪素領域１００の第１結晶面１００ａは（０００−１）面であり、第２結晶面１００ｂは（０００１）面である。なお、第１結晶面１００ａは、（０００−１）面と等価な面であってもよい。また、第２結晶面１００ｂは、（０００１）と等価な面であってもよい。
炭化珪素領域１００は、例えばＳｉＣウェーハ（基板）１０１及びＳｉＣウェーハ１０１の上に設けられた結晶層１０２と、を含む。ＳｉＣウェーハ１０１の表面（第１の面）１０１ａは、（１１−２０）面または（１−１００）面である。結晶層１０２は、このＳｉＣウェーハ１０１の表面１０１ａと直交する複数の側面１０２ｓを有する。複数の側面１０２ｓのうち１つは第１結晶面１００ａであり、他の１つは第２結晶面１００ｂである。
図８及び図９（ｂ）に表したように、第１電界効果トランジスタＴｒ１は、ｎ形（本実施形態において第１導電形）のソース領域（第１領域）１１と、ｎ形のドレイン領域（第２領域）１２と、ソース領域１１とドレイン領域１２との間に設けられたｐ形（本実施形態において第２導電形）のチャネル領域（第３領域）１３と、を有する。ここで、ソース領域１１、ドレイン領域１２及びチャネル領域１３は、第１結晶面１００ａに沿って配置される。
チャネル領域１３の上には第１ゲート絶縁膜（第１絶縁膜）３１が設けられ、第１ゲート絶縁膜３１の上には第１ゲート電極（第１電極）Ｇ１が設けられる。第１電界効果トランジスタＴｒ１は、オン状態においてチャネル領域１３にｎ形のチャネルが形成される。すなわち、第１電界効果トランジスタＴｒ１は、ｎ−ＦＥＴである。第１電界効果トランジスタＴｒ１では、チャネルが第１結晶面１００ａに沿って形成される。
第２電界効果トランジスタＴｒ２は、ｐ形のソース領域（第４領域）２１と、ｐ形（第２導電形）のドレイン領域（第５領域）２２と、ソース領域２１とドレイン領域２２との間に設けられたｎ形のチャネル領域（第６領域）２３と、を有する。ソース領域２１、ドレイン領域２２及びチャネル領域２３は、第２結晶面１００ｂに沿って配置される。
チャネル領域２３の上には第２ゲート絶縁膜（第２絶縁膜）３２が設けられ、第２ゲート絶縁膜３２の上には第２ゲート電極（第２電極）Ｇ２が設けられる。第２電界効果トランジスタＴｒ２は、オン状態においてチャネル領域２３にｐ形のチャネルが形成される。すなわち、第２電界効果トランジスタＴｒ２は、ｐ−ＦＥＴである。第１電界効果トランジスタＴｒ２では、チャネルが第２結晶面１００ｂに沿って形成される。
このように、半導体装置１４０では、第１結晶面１００ａである（０００−１）面に沿ってｎ−ＦＥＴ（第１電界効果トランジスタＴｒ１）が設けられ、第２結晶面１００ｂである（０００１）面に沿ってｐ−ＦＥＴ（第２電界効果トランジスタＴｒ２）が設けられる。それぞれの結晶面に適した導電形のトランジスタを配置することによって、ＳｉＣを用いた半導体装置１４０におけるそれぞれの導電形のトランジスタの性能が十分に引き出される。
図９（ａ）に表したように、半導体装置１４０において、ｎ形のチャネル領域２３の、表面１０１ａと平行へ方向の長さ（厚さ）ｔ２は、ｐ形のチャネル領域１３の、表面１０１ａと平行な方向の長さ（厚さ）ｔ１よりも大きい。先に説明したように、ｐ−ＦＥＴは、ｎ−ＦＥＴと比較してキャリア移動度が低い。したがって、チャネル領域２３の長さｔ２を、チャネル領域１３の長さｔ１よりも大きくすることで、ｐ−ＦＥＴとｎ−ＦＥＴとのキャリア移動度の相違が調整される。
また、第１ゲート電極Ｇ１は第２ゲート電極Ｇ２と一体的に設けられている。すなわち、ゲート電極Ｇは、結晶層１０２の側面１０２ｓ及び上面１０２ａを覆うように形成されている。このゲート電極Ｇのうち第１ゲート絶縁膜３１を介して第１チャネル領域１３と対向する部分が第１ゲート電極Ｇ１であり、第２ゲート絶縁膜３２を介して第２チャネル領域２３と対向する部分が第２ゲート電極Ｇ２である。
本実施形態に係る半導体装置１４０においては、上記のようなＳｉＣの結晶面と、ｎ−ＦＥＴ及びｐ−ＦＥＴの特性との関係を利用することで、それぞれの導電形のトランジスタの性能を十分に発揮させる。これにより、ＳｉＣを用いて異なる導電形のトランジスタを設けた半導体装置１１０の特性が向上する。
また、半導体装置１４０では、ｎ−ＦＥＴ及びｐ−ＦＥＴのそれぞれのチャネル幅の方向がＳｉＣウェーハ１０１の表面１０１ａと直交する方向になっている。したがって、ｎ−ＦＥＴ及びｐ−ＦＥＴのそれぞれのチャネル幅の方向にＳｉＣウェーハ１０１の表面１０１ａに沿って設ける場合に比べてデバイスの占有面積が縮小される。
次に、半導体装置１４０の製造方法について説明する。
先ず、図８に表したように、ＳｉＣウェーハ１０１を用意する。ＳｉＣウェーハ１０１のＳｉＣの結晶多形は４Ｈである。ＳｉＣウェーハ１０１の表面１０１ａは（１１−２０）面または（１−１００）面である。ＳｉＣウェーハ１０１にはｎ形の不純物が導入されている。
次に、フォトリソグラフィ工程及びイオン注入工程によって、ＳｉＣウェーハ１０１の表面１０１ａの一部を削除し、ＳｉＣの突起部１０２ｔを形成する。突起部１０２ｔは、結晶層１０２と等価である。突起部１０２ｔは、表面１０１ａに沿って延びるフィン型に設けられる。なお、突起部１０２ｔを形成する代わりに、ＳｉＣウェーハ１０１の表面１０１ａに、例えばエピタキシャル成長法を用いて、ｎ形の不純物が導入された結晶層１０２を形成してもよい。突起部１０２ｔの複数の側面のうち１つは第１結晶面１００ａであり、他の２つは第２結晶面１００ｂである。
次に、フォトリソグラフィ工程を行った後、入射角度を斜めにしたイオン注入工程により、第１結晶面１００ａの一部にｎ形の不純物を導入する。これにより、ｎ形のソース領域１１及びｎ形のドレイン領域１２が形成される。ソース領域１１とドレイン領域１２との間は、ｎ形の不純物が導入されないｐ形のチャネル領域１３になる。
また、入射角度を斜めにしたイオン注入工程により、第１結晶面１００ａの一部にｎ形の不純物を導入する。これにより、ｐ形のソース領域２１及びｐ形のドレイン領域２２が形成される。ソース領域２１とドレイン領域２２との間は、ｐ形の不純物が導入されないｎ形のチャネル領域２３になる。
ｎ形及びｐ形の不純物を導入した後は、不純物活性化のための高温アニール工程を行う。
次に、フィン型の突起部１０２ｔの高さよりも厚いＳｉＮ層を、例えばＣＶＤ（Chemical Vapor Deposition）法にＳｉＣウェーハ１０１の全面に堆積した後に、ＣＭＰ（Chemical Mechanical Polishing）工程によってＳｉＮ層を研磨することで、フィン型の突起部１０２ｔの上部を露出させる。
次に、熱酸化工程によって露出した突起部１０２ｔの上部にＳｉＯ２膜を形成する。その後、ＳｉＮ層を化学的に選択除去する。これにより、突起部１０２ｔの上部にＳｉＯ２の絶縁膜２６が設けられる。絶縁膜２６は、第１電界効果トランジスタＴｒ１と、第２電界効果トランジスタＴｒ２と、を素子分離する役目を果たす。
続いて、ゲート絶縁膜堆積工程、ゲート電極堆積工程、ゲート電極加工エッチング工程を経て、ゲート電極Ｇを形成する。これにより、突起部１０２ｔの一方の側面１０２ｓである第１結晶面１００ａにｎ−ＦＥＴである第１電界効果トランジスタＴｒ１が形成され、突起部１０２ｔの他方の側面１０２ｓである第２結晶面１００ｂにｐ−ＦＥＴである第２電界効果トランジスタＴｒ２が形成される。これにより半導体装置１４０が完成する。
半導体装置１４０は、第１電界効果トランジスタＴｒ１のドレイン領域１２と、第２電界効果トランジスタＴｒ２のドレイン領域１５と、を導通させることで、ＣＭＯＳデバイスになる。また、ＣＭＯＳデバイスを作成したＳｉＣウェーハ１０１の領域以外の領域に、例えばパワーＭＯＳＦＥＴを作成して、パワーデバイスとＣＭＯＳデバイスとを同一のＳｉＣウェーハ１０１上に混載してもよい。ＣＭＯＳデバイスは、混載されたパワーデバイスを制御するドライバ回路等として利用してもよいし、論理演算回路あるいは高速メモリ回路等を構成してＳｉＣウェーハ１０１上で機能する集積回路として利用してもよい。
以上説明したように、実施形態に係る半導体装置によれば、ＳｉＣを用いた半導体装置のスイッチング特性の改善を図ることができる。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
また、本実施形態では、トランジスタとしてＭＯＳＦＥＴを例としたが、バイポーラトランジスタであっても適用可能である。また、トランジスタ以外のダイオードであっても適用可能である。さらに、半導体装置１１０、１２０、１３０及び１４０では、第１結晶面１００ａ及び第２結晶面１００ｂのそれぞれに適した導電形のトランジスタを設けたが、３つ以上の異なる結晶面のそれぞれに適した導電形のトランジスタを設けるようにしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…ソース領域、１２…ドレイン領域、１３…チャネル領域、１４…ソース領域、１５…ドレイン領域、１６…チャネル領域、２１…ソース領域、２２…ドレイン領域、２３…チャネル領域、３１…第１ゲート絶縁膜、３２…第２ゲート絶縁膜、１００…炭化珪素領域、１００ａ…第１結晶面、１００ｂ…第２結晶面、１０１…ＳｉＣウェーハ、１０２…結晶層、１１０，１２０，１３０，１４０…半導体装置、Ｇ…ゲート電極、Ｇ１…第１ゲート電極、Ｇ２…第２ゲート電極、Ｔｒ１…第１電界効果トランジスタ、Ｔｒ２…第２電界効果トランジスタ

Claims (13)

  1. 第１結晶面と、前記第１結晶面の面方位とは異なる面方位の第２結晶面と、を有する炭化珪素領域の前記第１結晶面に沿って配置された第１導電形の第１領域と、前記第１結晶面に沿って配置された第１導電形の第２領域と、前記第１領域と前記第２領域との間に設けられ前記第１結晶面に沿って配置された第２導電形の第３領域と、を有する第１トランジスタと、
    前記炭化珪素領域の前記第２結晶面に沿って配置された第２導電形の第４領域と、前記第２結晶面に沿って配置された第２導電形の第５領域と、前記第４領域と前記第５領域との間に設けられ前記第２結晶面に沿って配置された第１導電形の第６領域と、を有する第２トランジスタと、
    を備えた半導体装置。
  2. 前記第１結晶面は、前記第２結晶面と直交する請求項１記載の半導体装置。
  3. 前記第１結晶面は、（０００−１）面である請求項１または２に記載の半導体装置。
  4. 前記第１導電形は、ｎ形であり、
    前記第２導電形は、ｐ形である請求項３記載の半導体装置。
  5. 前記第１結晶面は、（０００１）面である請求項１または２に記載の半導体装置。
  6. 前記第１導電形は、ｎ形であり、
    前記第２導電形は、ｐ形である請求項５記載の半導体装置。
  7. 前記第１導電形は、ｐ形であり、
    前記第２導電形は、ｎ形である請求項５記載の半導体装置。
  8. 前記第２結晶面は、（１１−２０）面である請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第１結晶面は、前記第２結晶面と平行である請求項１記載の半導体装置。
  10. 前記第１結晶面は、（０００−１）面であり、
    前記第２結晶面は、（０００１）面であり、
    前記第１導電形は、ｎ形であり、
    前記第２導電形は、ｐ形である請求項９記載の半導体装置。
  11. 前記第１トランジスタは、
    前記第３領域の上に設けられた第１絶縁膜と、
    前記第１絶縁膜の上に設けられた第１電極と、
    を含み、
    前記第２トランジスタは、
    前記第６領域の上に設けられた第２絶縁膜と、
    前記第２絶縁膜の上に設けられた第２電極と、
    を含む請求項１〜１０のいずれか１つに記載の半導体装置。
  12. 前記第２領域は、前記第５領域と導通する請求項１〜１１のいずれか１つに記載の半導体装置。
  13. 前記炭化珪素領域の結晶多形は、４Ｈである請求項１〜１２のいずれか１つに記載の半導体装置。
JP2012170280A 2012-07-31 2012-07-31 半導体装置 Expired - Fee Related JP5612035B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012170280A JP5612035B2 (ja) 2012-07-31 2012-07-31 半導体装置
US13/782,318 US9018636B2 (en) 2012-07-31 2013-03-01 Semiconductor device having a plurality of transistors with different crystal face
US14/551,535 US20150076523A1 (en) 2012-07-31 2014-11-24 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012170280A JP5612035B2 (ja) 2012-07-31 2012-07-31 半導体装置

Publications (2)

Publication Number Publication Date
JP2014029951A true JP2014029951A (ja) 2014-02-13
JP5612035B2 JP5612035B2 (ja) 2014-10-22

Family

ID=50024605

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012170280A Expired - Fee Related JP5612035B2 (ja) 2012-07-31 2012-07-31 半導体装置

Country Status (2)

Country Link
US (2) US9018636B2 (ja)
JP (1) JP5612035B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601580B2 (en) 2014-03-19 2017-03-21 Kabushiki Kaisha Toshiba Semiconductor device
JP2019012780A (ja) * 2017-06-30 2019-01-24 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法
WO2023210837A1 (ja) * 2022-04-28 2023-11-02 国立研究開発法人産業技術総合研究所 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016179113A1 (en) * 2015-05-07 2016-11-10 Finscale Inc. Super-thin channel transistor structure, fabrication, and applications
US10419197B2 (en) * 2017-04-27 2019-09-17 Qualcomm Incorporated Sharing of long-term evolution (LTE) uplink spectrum
US11028883B2 (en) 2017-11-13 2021-06-08 Arctic Cat Inc. Off-road recreational vehicle

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131016A (ja) * 1993-09-10 1995-05-19 Hitachi Ltd 電界効果トランジスタ及びその製造方法
JP2000319099A (ja) * 1999-05-07 2000-11-21 Hiroyuki Matsunami ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
US20070099361A1 (en) * 2005-10-31 2007-05-03 Voon-Yew Thean Method for forming a semiconductor structure and structure thereof
US20080020515A1 (en) * 2006-07-20 2008-01-24 White Ted R Twisted Dual-Substrate Orientation (DSO) Substrates
JP2009514247A (ja) * 2005-10-31 2009-04-02 フリースケール セミコンダクター インコーポレイテッド 半導体構造物の製造方法
EP1677350B1 (en) * 2005-01-04 2011-02-02 Samsung Electronics Co., Ltd. Semiconductor device having surface regions with different crystal orientation and manufacturing method
WO2011047244A2 (en) * 2009-10-16 2011-04-21 National Semiconductor Corporation Method for improved mobility using hybrid orientation technology (hot) in conjunction with selective epitaxy and related apparatus

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880173B2 (en) * 2002-06-28 2011-02-01 National Institute Of Advanced Industrial Science And Technology Semiconductor device and method of manufacturing same
US7319258B2 (en) * 2003-10-31 2008-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip with<100>-oriented transistors
JP4691989B2 (ja) 2004-01-27 2011-06-01 富士電機システムズ株式会社 炭化けい素半導体素子の製造方法
US7180134B2 (en) * 2004-01-30 2007-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structures for planar and multiple-gate transistors formed on SOI
US7354814B2 (en) * 2004-09-23 2008-04-08 Freescale Semiconductor, Inc. Semiconductor process with first transistor types oriented in a first plane and second transistor types oriented in a second plane
US8106459B2 (en) * 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8796085B2 (en) * 2012-10-12 2014-08-05 Viktor Koldiaev Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131016A (ja) * 1993-09-10 1995-05-19 Hitachi Ltd 電界効果トランジスタ及びその製造方法
JP2000319099A (ja) * 1999-05-07 2000-11-21 Hiroyuki Matsunami ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
EP1677350B1 (en) * 2005-01-04 2011-02-02 Samsung Electronics Co., Ltd. Semiconductor device having surface regions with different crystal orientation and manufacturing method
US20070099361A1 (en) * 2005-10-31 2007-05-03 Voon-Yew Thean Method for forming a semiconductor structure and structure thereof
JP2009514247A (ja) * 2005-10-31 2009-04-02 フリースケール セミコンダクター インコーポレイテッド 半導体構造物の製造方法
US20080020515A1 (en) * 2006-07-20 2008-01-24 White Ted R Twisted Dual-Substrate Orientation (DSO) Substrates
WO2011047244A2 (en) * 2009-10-16 2011-04-21 National Semiconductor Corporation Method for improved mobility using hybrid orientation technology (hot) in conjunction with selective epitaxy and related apparatus
US20110089473A1 (en) * 2009-10-16 2011-04-21 National Semiconductor Corporation Method for improved mobility using hybrid orientation technology (HOT) in conjunction with selective epitaxy and related apparatus
JP2013508951A (ja) * 2009-10-16 2013-03-07 ナショナル セミコンダクター コーポレーション ＨＯＴ（ｈｙｂｒｉｄｏｒｉｅｎｔａｔｉｏｎｔｅｃｈｎｏｌｏｇｙ）を選択的エピタキシーに関連して用いて移動度を改善する方法およびそれに関連する装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601580B2 (en) 2014-03-19 2017-03-21 Kabushiki Kaisha Toshiba Semiconductor device
JP2019012780A (ja) * 2017-06-30 2019-01-24 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法
WO2023210837A1 (ja) * 2022-04-28 2023-11-02 国立研究開発法人産業技術総合研究所 半導体装置

Also Published As

Publication number Publication date
JP5612035B2 (ja) 2014-10-22
US20150076523A1 (en) 2015-03-19
US9018636B2 (en) 2015-04-28
US20140034964A1 (en) 2014-02-06

Similar Documents

Publication Publication Date Title
US20220352151A1 (en) Method of manufacturing semiconductor device
US10727330B2 (en) Semiconductor device with diode region
JP5612035B2 (ja) 半導体装置
JP5907940B2 (ja) 半導体素子
JP5128064B2 (ja) 半導体装置
US20070221953A1 (en) Semiconductor device
JP2008522435A (ja) 広いバンドギャップの半導体材料における横型トレンチ電界効果トランジスタ、該トランジスタを製造する方法、および該トランジスタを組み込む集積回路
TW201220499A (en) Integrated fin-based field effect transistor (FinFET) and method of fabrication of same
JP2014003191A (ja) 半導体装置
US9373624B1 (en) FinFET devices including epitaxially grown device isolation regions, and a method of manufacturing same
KR20120109981A (ko) 전계 효과 트랜지스터
JP2014038898A (ja) 半導体装置
CN102468333A (zh) 一种石墨烯器件及其制造方法
JP4948784B2 (ja) 半導体装置及びその製造方法
JP2013191760A (ja) 半導体装置
JP2012204615A (ja) 半導体装置
Zhang et al. 1000-V 9.1-$\hbox {m}\Omega\cdot\hbox {cm}^{2} $ Normally Off 4H-SiC Lateral RESURF JFET for Power Integrated Circuit Applications
JP2016195226A (ja) 半導体装置
US10868168B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2018082056A (ja) 半導体装置および半導体装置の製造方法
JP2012146817A (ja) 半導体装置及びその製造方法
TWI768388B (zh) 具有鰭件源極/汲極區及溝槽閘極結構之高壓電晶體
JP4996197B2 (ja) 半導体装置及びその製造方法
JP7204547B2 (ja) 半導体装置
JP2021010027A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140715

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140718

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140805

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140903

LAPS Cancellation because of no payment of annual fees