JP2013246868A - 不揮発性メモリ装置のプログラム方法及びそれのメモリシステム - Google Patents

Abstract

【課題】データの信頼性を向上させるメモリシステム及びそれのプログラム方法が提供される。
【解決手段】本発明の実施形態による不揮発性メモリ装置の駆動方法は、前記不揮発性メモリ装置で第１複数のマルチ−ビット不揮発性メモリセルの一部をプログラムするためのプログラム動作の間に発生されたエラーを検出する段階を含み、前記エラーを検出する段階は前記第１複数のマルチ−ビット不揮発性メモリセル及び前記プログラム動作の間に検証されたフォース−ビット（ｆｏｒｃｅ−ｂｉｔ）データベクトル（ｖｅｃｔｏｒ）を読み出す段階によって遂行され、前記フォース−ビットデータベクトルは前記第１複数のマルチ−ビット不揮発性メモリセルの中でいずれかがエラー可能（ｅｒｒｏｎｅｏｕｓ）データを包含するか否かを支持するためのことである。
【選択図】図１

Description

本発明は不揮発性メモリ装置のプログラム方法及びそれを含むメモリシステムに関する。

半導体メモリ装置は大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置に分けられる。不揮発性半導体メモリ装置は電源が遮断されてもデータを格納できる。不揮発性メモリに格納されるデータはメモリ製造技術によって永久的であるか、或いは再プログラム可能である。不揮発性半導体メモリ装置はコンピューター、航行電子工学、通信、及び消費者電子技術産業のような広い範囲の応用でプログラム、マイクロコード、及び使用者データの格納のために利用される。

米国登録特許第７、６９２、９７０号公報 米国登録特許第８、０６８、３６１号公報 米国特許公開第２０１１／０５１５５２０号公報 米国特許公開第２０１１／０１１０１５４号公報 米国特許公開第２０１１／００５１５１４号公報 米国登録特許第８、０５０、１０１号公報 米国特許公開第２０１０／０００８１４９号公報 米国登録特許第７、８０２、０５４号公報 米国登録特許第８、０２７、１９４号公報 米国登録特許第８、１２２、１９３号公報 米国特許公開第２００７／０１０６８３６号公報 米国特許公開第２０１０／００８２８９０号公報 米国特許公開第２０１０／００１００４０号公報 米国特許公開第２０１０／００６２７１５号公報 米国特許公開第２０１０／０３０９２３７号公報 米国特許公開第２０１０／０３１５３２５号公報 米国特許公開第２０１０‐０１７２１８５号公報

本発明の目的はデータの信頼性を向上させるメモリシステム及びそれのプログラム方法を提供することにある。

本発明の目的は、データの信頼性を高くしながら、チップサイズを減らすメモリシステムを提供することにある。

本発明の目的は、消去フェイルビットを復旧できるメモリシステム及びそれのプログラム方法を提供することにある。

本発明の実施形態による不揮発性メモリ装置の駆動方法は、前記不揮発性メモリ装置で第１複数のマルチ−ビット不揮発性メモリセルの一部をプログラムするためのプログラム動作の間に発生されたエラーを検出する段階を含み、前記エラーを検出する段階は前記第１複数のマルチ−ビット不揮発性メモリセル及び前記プログラム動作の間に検証されたフォース−ビット（ｆｏｒｃｅ−ｂｉｔ）データベクトル（ｖｅｃｔｏｒ）を読み出す段階によって遂行され、前記フォース−ビットデータベクトルは前記第１複数のマルチ−ビット不揮発性メモリセルの中でいずれかがエラー可能（ｅｒｒｏｎｅｏｕｓ）データを包含するか否かを指示するためのことである。

実施形態において、前記エラーを検出する段階は、前記第１複数のマルチ−ビット不揮発性メモリセルが実質的に高い閾値電圧を有する消去されたセルであるかを識別するために、前記第１複数のマルチ−ビット不揮発性メモリセルに連関されたページバッファからデータを読み出す段階をさらに含む。

実施形態において、前記プログラム動作は等価データ値を有する初期フォース−ビットデータベクトルを検証する段階を含む。

実施形態において、前記プログラム動作は等価第１データ値を有する初期フォース−ビットデータベクトルを検証する段階を含み、そして、前記検証する段階は前記初期フォース−ビットベクトルを維持する段階或いは前記初期フォース−ビットベクトルを複数の第２データ値を有する変形されたフォース−ビットデータベクトルに変形する段階を含み、前記第２データ値は前記プログラム動作の間に少なくとも部分プログラミングを経験した前記第１複数のマルチ−ビット不揮発性メモリセルの各々を識別する。

実施形態において、前記プログラム動作は、前記検証する段階は前記初期フォース−ビットベクトルを維持する段階、或いは前記初期フォース−ビットベクトルを複数の第２データ値を有する変形されたフォース−ビットデータベクトルに変形する段階と、前記プログラム動作の間に前記第１複数のマルチ−ビット不揮発性メモリセルの少なくとも１つの成功的なプログラミングに応答して前記ページバッファにデータをアップデートする段階を含み、前記第２データ値は前記プログラム動作の間に少なくとも部分プログラミングを経験した前記第１複数のマルチ−ビット不揮発性メモリセルの各々を識別する。

本発明の他の実施形態による不揮発性メモリ装置の駆動方法は、前記不揮発性メモリ装置でマルチ−ビット不揮発性メモリセルの選択されたページをプログラムするためのプログラム動作の間に発生されたエラーを検出する段階を含み、前記エラーを検出する段階は、前記選択されたページで前記マルチ−ビット不揮発性メモリセルの中でいずれかが実質的に高い閾値電圧を有するか、消去されたメモリセルであるかを識別するために、（ｉ）前記選択されたページから読み出されたデータ、（ｉｉ）前記プログラム動作の間に変形されたフォース−ビットデータベクトル、及び（ｉｉｉ）前記選択されたページに連関されたページバッファでデータを評価する段階を含む。

実施形態において、前記プログラム動作は等価第１データ値を有する初期フォース−ビットデータベクトルを複数の第２データ値を有する変形されたフォース−ビットデータベクトルに変形する段階を含み、前記複数の第２データ値は前記選択されたページで前記マルチ−ビット不揮発性メモリセルの各々を識別し、前記選択されたページは前記プログラム動作の間に少なくとも部分プログラミングを経験する。

実施形態において、前記プログラム動作は前記プログラム動作の間に前記選択されたページで前記マルチ−ビット不揮発性メモリセルの少なくとも１つの成功的なプログラミングに応答して前記ページバッファで前記データの少なくとも幾つかをデフォルト値に再設定する段階をさらに含む。

本発明のその他の実施形態による不揮発性メモリ装置の駆動方法は、プログラム動作の間に第１マルチ−ビット不揮発性メモリセルが第１プログラム状態に有効にプログラムされたか否かを検証する段階に応答して、前記不揮発性メモリ装置で前記第１マルチ−ビット不揮発性メモリセルの第１プログラム状態に連関された第１マルチ−ビットデータ値を前記第１マルチ−ビット不揮発性メモリセルの消去された状態に連関された第２マルチ−ビットデータ値に変更する段階と、前記第１マルチ−ビット不揮発性メモリセルに連関された前記第２マルチ−ビットデータ値が精密にプログラムされたセルを反映することを確認するために、前記プログラム動作の間に変形されたフォース−ビットデータを読み出す段階を含む。

実施形態において、前記プログラム動作はページバッファで前記第１マルチ−ビットデータ値を前記第２マルチ−ビットデータ値に再設定する段階を含む。

実施形態において、前記読み出す段階は、複数のマルチ−ビット不揮発性メモリセルで消去されたセルが収容できない高い閾値電圧を有するか否かを識別するために、前記ページバッファ、前記プログラム動作の間に変形された前記フォース−ビットデータ、及び前記不揮発性メモリ装置で前記複数のマルチ−ビット不揮発性メモリセルを読み出す段階を含む。

実施形態において、前記プログラム動作の間に変形されたフォース−ビットデータを前記読み出す段階は等価の論理値のマルチ−ビットフォース−ビットベクトルをフォース−ビットレジスターへローディングすることによって、進行される。

実施形態において、前記不揮発性メモリ装置で複数のマルチ−ビット不揮発性メモリセルがＩＳＰＰプログラミング技術を利用して増加型プログラミングを経験したか否かを識別するために、前記プログラム動作の間に前記フォース−ビットレジスターで前記マルチ−ビットフォース−ビットベクトルの少なくとも一部を変形する段階をさらに含む。

本発明のその他の実施形態による不揮発性メモリ装置の駆動方法は、マルチ−ビット不揮発性メモリセルの中でいずれかが収容できない高い閾値電圧を有する消去されたセルであるか否かを識別するために、ページバッファからポスト−プログラムデータ及び前記マルチ−ビット不揮発性メモリセルのローのプログラミングの間に使用されたフォース−ビットデータを読み出す段階と共に前記マルチ−ビット不揮発性メモリセルを読み出す段階によって前記不揮発性メモリ装置で前記マルチ−ビット不揮発性メモリセルのローにエラー検出動作を遂行する段階を含む。

実施形態において、前記エラー検出動作を遂行する段階は、前記ページバッファへデータの複数のページをローディングする段階と、前記ページバッファから前記複数のページと共に前記マルチ−ビット不揮発性メモリセルの前記ローをプログラムする段階によって進行される。

実施形態において、前記マルチ−ビット不揮発性メモリセルの前記ローをプログラムする段階は、前記ローでマルチ−ビット不揮発性メモリセルの対応するプログラム状態として前記ページバッファで前記データの少なくとも一部を再設定する段階を含む。

実施形態において、前記マルチ−ビット不揮発性メモリセルの前記ローをプログラムする段階は、前記ロー内で対応するマルチ−ビット不揮発性メモリセルにプログラム動作の情報を指示するためにプリ−ロードされたフォース−ビットベクトルのビットを変更する段階を含む。

実施形態において、前記マルチ−ビット不揮発性メモリセルの前記ローをプログラムする段階は、前記ロー内で対応するＩＳＰＰプログラム動作の遂行を指示するためにプリ−ロードされたフォース−ビットベクトルのビットを変更する段階を含む。

本発明の実施形態によるメモリシステムは、少なくとも１つの不揮発性メモリ装置と、前記少なくとも１つの不揮発性メモリ装置に電気的に連結されたメモリ制御器と、を含み、前記メモリ制御器は中央処理回路及びＥＣＣ回路を含み、前記ＥＣＣ回路はプログラム動作の間に前記少なくとも１つの不揮発性メモリ装置にプログラムされたデータに対してデータ復元動作を遂行し、前記データ復元動作は前記少なくとも１つの不揮発性メモリ装置で第１複数のマルチ−ビット不揮発性メモリセル及び前記プログラム動作の間に変形されたフォース−ビットデータベクトルを読み出すことを通じて遂行され、前記フォース−ビットデータベクトルは前記第１複数のマルチ−ビット不揮発性メモリセルのいずれかがエラー可能であるデータを包含するか否かを識別するためのことである。

実施形態において、前記データ復元動作は、前記第１複数のマルチ−ビット不揮発性メモリセルが実質的に高い閾値電圧を有する消去されたセルであるか否かを識別するために、前記第１複数のマルチ−ビット不揮発性メモリセルに連関されたページバッファからデータを読み出すことを含む。

実施形態において、前記プログラム動作は等価第１データ値を有する初期フォース−ビットデータベクトルを複数の第２データ値を有する変形されたフォース−ビットデータベクトルに変形することを含み、前記複数の第２データ値は、前記プログラム動作の間に少なくとも部分プログラミングを経験した前記第１複数のマルチ−ビット不揮発性メモリセルの各々を識別することである。

実施形態において、前記プログラム動作は、等価第１データ値を有する初期フォース−ビットデータベクトルを複数の第２データ値を有する変形されたフォース−ビットデータベクトルに変形することと、前記プログラム動作の間に前記第１複数のマルチ−ビット不揮発性メモリセルの少なくとも１つの成功的なプログラミングに応答して前記ページバッファでデータをアップデートすることと、を含み、前記複数の第２データ値は、前記プログラム動作の間に少なくとも部分プログラミングを経験した前記第１複数のマルチ−ビット不揮発性メモリセルの各々を識別することである。

上述したように本発明による不揮発性メモリ装置及びそれのメモリシステムは、データ復旧動作でメモリセルに対する読出し動作と復旧基準ビットを利用することによってターゲットデータを復旧することによって、ターゲットデータを格納する別の格納空間を必要としない。

本発明による不揮発性メモリ装置を例示的に示すブロック図である。 図１に図示されたページバッファに対する第１実施形態を示すブロック図である。 セルプログラム動作がフェイルである時、ローワーテールデータ復旧方法を説明するための図面である。 図３に図示されたローワーテールデータ復旧動作でページバッファのラッチのデータ状態を例示的に示す図面である。 セルプログラム動作がパスである時、アッパーテールデータ復旧方法を説明するための図面である。 図５に図示されたアッパーテールデータ復旧動作でページバッファのラッチのデータ状態を例示的に示す図面である。 本発明の実施形態によるデータ復旧方法を説明するための図面である。 図７に図示されたデータ復旧動作でページバッファのラッチのデータ状態を例示的に示す図面である。 本発明による不揮発性メモリ装置のプログラム方法を概略的に示すフローチャートである。 図９に図示されたデータ復旧動作を例示的に示すフローチャートである。 本発明による不揮発性メモリ装置のプログラム方法に対する第１実施形態を示すフローチャートである。 本発明による不揮発性メモリ装置のプログラム方法に対する第２実施形態を示すフローチャートである。 図１に図示されたページバッファに対する第２実施形態を示すブロック図である。 本発明によるビットラインフォーシングを説明するための図面である。 図１３に図示されたページバッファで２−ステップ検証方法を例示的に示す図面である。 図１３に図示されたページバッファでプログラム動作でラッチのデータ変化を例示的に示す図面である。 本発明によるプログラム動作でターゲット状態に対応するページバッファのラッチのデータ変化を例示的に示す図面である。 消去状態Ｅと第１プログラム状態Ｐ１との間のデータ復旧方法を例示的に示す図面である。 消去状態Ｅと第２プログラム状態Ｐ２との間のデータ復旧方法を例示的に示す図面である。 消去状態Ｅと第３プログラム状態Ｐ３との間のデータ復旧方法を例示的に示す図面である。 本発明によるプログラム動作で上位ビット復旧方法を例示的に示す図面である。 本発明による不揮発性メモリ装置のマルチ−ビットプログラム方法に対する第１実施形態を示すフローチャートである。 本発明による不揮発性メモリ装置のマルチ−ビットプログラム方法に対する第１実施形態を示すフローチャートである。 本発明による不揮発性メモリ装置のマルチ−ビットプログラム方法に対する第２実施形態を示すフローチャートである。 本発明による不揮発性メモリ装置のマルチ−ビットプログラム方法に対する第３実施形態を示すフローチャートである。 本発明によるデータ復旧動作に対する第１実施形態を示すフローチャートである。 本発明によるデータ復旧動作に対する第２実施形態を示すフローチャートである。 本発明によるデータ復旧動作に対する第３実施形態を示すフローチャートである。 本発明によるデータ復旧動作に対する第４実施形態を示すフローチャートである。 本発明によるメモリブロックを例示的に示す図面である。 本発明の応用例を示す図面である。 本発明の応用例を示す図面である。 本発明の応用例を示す図面である。 本発明の応用例を示す図面である。 本発明の応用例を示す図面である。 本発明の応用例を示す図面である。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように本発明の実施形態を添付された図面を参照して説明する。

本明細書又は出願に開示されている本発明の概念にしたがう実施形態に対して特定な構造的乃至機能的説明は単なる本発明の概念にしたがう実施形態を説明するための目的に例示されたものであって、本発明の概念にしたがう実施形態は多様な形態に実施され得り、本明細書又は出願に説明された実施形態に限定されることとして解釈されてはならない。

本発明は多様な変更を加えることができ、様々な形態を有することができるので、特定実施形態を図面に例示し、本明細書又は出願に詳細に説明する。しかし、これは本発明を特定な開示形態に対して限定しようとすることでなく、本発明の思想及び技術範囲に含まれる全て変更、均等物乃至代替物を含むこととして理解しなければならない。

第１及び／又は第２等の用語は多様な構成要素を説明するために使用されるが、構成要素は用語によって限定されない。前記用語は１つの構成要素を他の構成要素から区別する目的のみに、例えば本発明の概念にしたがう権利範囲から離脱されないまま、第１構成要素は第２構成要素と称され得り、類似に第２構成要素は第１構成要素とも称され得る。

いずれかの構成要素が他の構成要素に“連結されて”いるか、或いは“接続されて”いると言及された時には、その他の構成要素に直接的に連結されているか、又は接続されていることもあり得るが、中間に他の構成要素が存在できることも理解しなければならない。反面に、いずれかの構成要素が他の構成要素に“直接連結されて”いるか、或いは“直接接続されて”いると言及された時には、中間に他の構成要素が存在しないことと理解されなければならない。複数の構成要素間の関係を説明する他の表現、即ち“〜間に”と”直ちに〜間に”又は“〜に隣接する”と“〜に直接隣接する”等も同様に解釈されなければならない。

本明細書で使用した用語は単なる特定な実施形態を説明するために使用されたことであって、本発明を限定しようとする意図ではない。単数の表現は文脈の上に明確に異なるように意味しない限り、複数の表現を含む本出願で、“含む”又は“有する”等の用語は明細書の上に記載された特徴、数字、段階、動作、構成要素、部品又はこれらを組合したことが存在することを指定しようとすることであるので、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部分品又はそれらを組合したことの存在又は付加可能性を予め排除しないこととして理解しなければならない。

異なりに定義されない限り、技術的や科学的な用語を包含してここで使用される全ての用語は本発明が属する技術分野で通常の知識を有する者によって一般的に理解されることと同一な意味を有している。一般的に使用される辞書に定義されていることと同様の用語は関連技術の文脈の上に有する意味と一致する意味を有することと解釈されなければならなく、本明細書で明確に定義しない限り、理想的や過度に形式的な意味として解釈されない。

図１は本発明による不揮発性メモリ装置を例示的に示すブロック図である。図１を参照すれば、不揮発性メモリ装置１００はメモリセルアレイ１１０、アドレスデコーダー１２０、入出力回路１３０、及び制御ロジック１４０を含む。

本発明による不揮発性メモリ装置はＮＡＮＤフラッシュメモリ（ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、垂直型ＮＡＮＤフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ、以下、‘ＶＮＡＮＤ’と称する）、ＮＯＲフラッシュメモリ（ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＲＡＭ（登録商標））、相変化メモリ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））、スピン注入磁化反転メモリ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＴＴ−ＲＡＭ）等であり得る。また、本発明の不揮発性メモリ装置は３次元アレイ構造（ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）に具現され得る。本発明は電荷格納層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置はもちろん、電荷格納層が絶縁膜で構成されたチャージトラップ型フラッシュ（ｃｈａｒｇｅ ｔｒａｐ ｆｌａｓｈ；ＣＴＦ）にも全て適用できる。下では説明を簡単にするために不揮発性メモリ装置１００がＮＡＮＤフラッシュメモリ装置であるとする。

メモリセルアレイ１１０は複数のメモリブロックを含む。図１では説明を簡単にするために１つのメモリブロックを図示する。メモリブロックは、ビットラインＢＬ１〜ＢＬｎ（ｎは自然数）の各々に連結されたストリングを含む。ここで、ストリングは直列連結されたストリング選択トランジスターＳＳＴ、メモリセルＭＣ１〜ＭＣｍ（ｍは自然数）、接地選択トランジスターＧＳＴを含む。ストリング選択トランジスターＳＳＴはストリング選択ラインＳＳＬを通じて伝送される電圧によって駆動される。接地選択トランジスターＧＳＴは接地選択ラインＧＳＬを通じて伝送される電圧によって駆動される。メモリセルＭＣ１〜ＭＣｍの各々は少なくとも１つのビットのデータを格納し、対応するワードラインＷＬ１〜ＷＬｍへ伝送される電圧によって駆動される。

アドレスデコーダー１２０はアドレスに応答して複数のメモリブロックの中でいずれか１つを選択し、駆動に必要であるワードライン電圧（例えば、プログラム電圧、パス電圧、消去電圧、検証電圧、読出し電圧、読出しパス電圧等）を対応するワードラインへ伝送する。

入出力回路１３０はプログラム動作で外部から入力されたデータを臨時的に格納した後、書き込まれるページへローディングし、読出し動作で読み出されるページからデータを読み出して臨時的に格納した後、外部へ出力する。入出力回路１３０はビットラインＢＬ１〜ＢＬｎの各々に対応するページバッファＰＢ１〜ＰＢｎを含む。

ページバッファＰＢ１〜ＰＢｎの各々は、プログラム／読出し動作のための複数のラッチを含む。複数のラッチの中で少なくとも１つはプログラム動作でターゲットデータ（ｔａｒｇｅｔ ｄａｔａ；ＴＤ）を格納し、対応するメモリセルのプログラム動作（以下、‘セルプログラム動作’と称する）がパスされる時、パスパターンのデータに変更される。ここで、ターゲットデータはプログラムされる状態を指示するデータである。また、複数のラッチの中でいずれか１つはプログラム動作で復旧基準ビット（ｒｅｃｏｖｅｒｙ ｒｅｆｅｒｅｎｃｅ ｂｉｔ；ＲＲＢ）を格納／設定する。ここで、復旧基準ビットＲＲＢはデータ復旧動作で利用されるビットとして、復旧しなければならない特定状態（例えば、消去状態）を指示する情報を包含することができる。

制御ロジック１４０は不揮発性メモリ装置１００の全般的な動作を制御する。制御ロジック１４０は外部のメモリ制御器から提供される制御信号及び命令語を解釈し、解釈結果に応答してアドレスデコーダー１２０、及び入出力回路１３０を制御する。即ち、制御ロジック１４０は、図示せずが、駆動（例えば、プログラム／読出し／消去動作）に必要である電圧を発生するように電圧発生回路を制御し、発生された電圧を対応するワードラインＷＬ１〜ＷＬｍへ伝送するようにアドレスデコーダー１２０を制御し、プログラムされるページデータ及び読み出されたページデータを入出力するために入出力回路１３０を制御する。

また、制御ロジック１４０はデータ復旧動作でデータ復旧命令に応答してプログラム動作が遂行されたメモリセルに対する少なくとも１つの読出し動作を遂行し、このような読出し動作の遂行結果として読み出されたデータと復旧基準ビットＲＲＢを利用してプログラム動作で入力されたターゲットデータＴＤを復旧することができる。ここで、データ復旧命令は外部のメモリ制御器から伝送され得る。

一般的な不揮発性メモリ装置は、プログラム動作でデータ復旧動作のために別の格納空間にターゲットデータを格納させる。例えば、プログラム動作でターゲットデータは不揮発性メモリ装置のページバッファに格納されるか、或いは外部のメモリ制御器のバッファに格納させて置き、データ復旧動作で格納されたターゲットデータを利用して他の物理的ページにプログラム動作を遂行する。このような、プログラム動作はデータ復旧動作のためにターゲットデータを格納するための別の格納空間を具備しなければならない問題点を有する。

反面に、本発明の不揮発性メモリ装置１００はデータ復旧動作で読出し動作と復旧基準ビットＲＲＢを利用してターゲットデータＴＤを復旧することによって、データ復旧動作のためにターゲットデータＴＤを別の格納空間に格納する必要が無い。したがって、本発明の不揮発性メモリ装置１００は一般的なそれと比較してチップサイズを減らし得る。

図２は図１に図示されたページバッファＰＢ１に対する第１実施形態を示すブロック図である。図２を参照すれば、ページバッファＰＢ１は感知ラッチＳＬ、データラッチ（ＤＬ１〜ＤＬｋ、ｋは自然数、‘少なくとも１つの第１ラッチ’）、及び追加ラッチＡＬ（‘第２ラッチ’）含む。

感知ラッチＳＬはプログラム動作／プログラム検証動作／読出し動作でメモリセルＭＣのオン−セル（ｏｎ−ｃｅｌｌ）であるか、或いはオフ−セル（ｏｆｆ−ｃｅｌｌ）であるかを指示するデータを格納する。例えば、感知ラッチＳＬはプログラム検証／読出し動作でメモリセルＭＣの閾値電圧が基準レベルより高くない時、オン−セルを指示するデータを格納し、反対にメモリセルＭＣの閾値電圧が基準レベルより高い時、オフ−セルを指示するデータを格納する。特に、感知ラッチＳＬはデータ復旧動作でターゲットデータＴＤを復旧するための読出し動作の結果値、即ち読み出されたデータを格納できる。

データラッチＤＬ１〜ＤＬｋはプログラム動作でプログラム状態を指示するターゲットデータＴＤを格納する。データラッチＤＬ１〜ＤＬｋのデータはセルプログラム動作がパスされる時（Ｃｅｌｌ ＰＧＭ Ｐａｓｓ）、パスパターン（Ｐａｓｓ Ｐａｔｔｅｒｎ）のデータに変更できる。ここで、パスパターンのデータはメモリセルＭＣの消去状態に対応するデータであり得る。

追加ラッチＡＬはプログラム動作で復旧基準ビットＲＲＢを格納する。ここで、復旧基準ビットＲＲＢはフェイルビットを復旧するための特定状態に関連された情報であり得る。ここで、特定状態は使用者によって事前に決定された状態であり得る。

例えば、使用者が消去状態に対するフェイルビットが多いという事実を分かっていれば、追加ラッチＡＬは消去状態のフェイルビットを復旧するための復旧基準ビットＲＲＢを格納する。即ち、データ復旧動作で消去状態のフェイルビットが復旧されることを望めば、復旧基準ビットＲＲＢはページバッファＰＢ１へ入力されたターゲットデータＴＤが消去状態に対応するか否かを指示するビットであり得る。しかし、特定状態が必ず使用者によって決定される必要はない。不揮発性メモリ装置１００は内部的にフェイルビットが頻繁に発生するプログラム状態を判別し、判別されたプログラム状態を特定状態に決定することもできる。

図２では第１ページバッファＰＢ１のみが図示され、残りのページバッファＰＢ２〜ＰＢｎもやはり第１ページバッファＰＢ１と同様に具現される。

本発明によるページバッファＰＢ１で遂行されるデータ復旧動作は大きく第１データ復旧動作と第２データ復旧動作とに区分される。第１データ復旧動作は、セルプログラム動作がフェイルである時（Ｃｅｌｌ ＰＧＭ Ｆａｉｌ）、データラッチＤＬ１〜ＤＬｋに格納されたデータをオリジナルターゲットデータ（Ｏｒｉｇｉｎａｌ ＴＤ）として出力する。

第２データ復旧動作は、セルプログラム動作がパスである時、データ復旧のための読出し動作と復旧基準ビットＲＲＢを利用してターゲットデータＴＤを復旧する。本発明のページバッファＰＢ１はデータラッチＤＬ１〜ＤＬｋに格納されたデータ、データ復旧のための読出し動作の結果値及び復旧基準ビットＲＲＢを利用してターゲットデータＴＤを復旧することができる。一方、ターゲットデータＴＤが復旧される詳細な内容は以下で説明する。

図３はセルプログラム動作がフェイルである時、ローワーテール（ｌｏｗｅｒ ｔａｉｌ）データ復旧方法を説明するための図面である。ここで、ローワーテールは、図３に図示されたＡ及びＢ位置にあるメモリセルのように、ターゲット状態（例えば、Ｓ２）に到達しなかったことである。例えば、メモリセル（ＭＣ、図２参照）がスローセル（ｓｌｏｗ ｃｅｌｌ）である場合、プログラムループが最大まで進行されてもメモリセルＭＣが第２状態Ｓ２に到達することができない。

Ａ位置にあるメモリセルは読出しレベルＲＤより高い閾値電圧を有し、Ｂ位置にあるメモリセルはデータ読出しレベルＲＤより低い閾値電圧を有する。ここで、読出しレベルＲＤはデータ復旧動作のためのレベルである。Ａ或いはＢ位置にあるメモリセルはデータ復旧動作のための読出し動作が必要としない。なぜならば、Ａ或いはＢ位置にあるメモリセルに対応するデータラッチ（図２参照、ＤＬ１〜ＤＬｋ）はセルプログラム動作がフェイルされた状態を指示するデータを格納しているためである。即ち、Ａ或いはＢ位置にあるメモリセルに対応するデータラッチＤＬ１〜ＤＬｋは第２状態Ｓ２に対応するターゲットデータＴＤを維持する。したがって、Ａ或いはＢ位置にあるメモリセルはローワーテールフェイルビットと判別され、データ復旧動作でデータラッチＤＬ１〜ＤＬｋに格納されたデータがオリジナルターゲットデータ（Ｏｒｉｇｉｎａｌ ＴＤ）に復旧される。

図４は図３に図示されたローワーテールデータ復旧動作でページバッファのラッチのデータ状態を例示的に示す図面である。図２、図３乃至図４を参照すれば、ローワーテールデータ復旧動作でラッチのデータ状態は次の通りである。下では説明を簡単にするために、ターゲット状態が第２状態Ｓ２であると仮定する。

ターゲット状態が第２状態Ｓ２である時、プログラム動作でデータラッチＤＬ１〜ＤＬｋは第２状態Ｓ２に対応するデータを受信し、追加ラッチＡＬは‘０’を格納する。したがって、第２状態Ｓ２に対応するデータラッチＤＬ１〜ＤＬｋはセルプログラム動作のパス及びフェイルによって、各々対応するデータを格納する。

もし、データラッチＤＬ１〜ＤＬｋのデータがセルプログラム動作がパスされたことを指示するパスパターンである時、ローワーテールデータ復旧動作は必要としない。反面に、データラッチＤＬ１〜ＤＬｋのデータがセルプログラム動作がパスされたことを指示するパスパターンではない時、即ち、データラッチＤＬ１〜ＤＬｋのデータが第２状態Ｓ２に対応するデータを維持する時、Ａ或いはＢ位置にあるメモリセルはローワーテールフェイルビットとして判別される。したがって、データラッチＤＬ１〜ＤＬｋに維持されたデータ（Ｓ２ Ｄａｔａ）はオリジナルターゲットデータ（Ｏｒｉｇｉｎａｌ ＴＤ）に復旧される。

整理すれば、ローワーテールデータ復旧動作は、データラッチＤＬ１〜ＤＬｋのデータがセルプログラム動作のパスを指示するパスパターンではない時、データラッチＤＬ１〜ＤＬｋのデータをオリジナルターゲットデータ（Ｏｒｉｇｉｎａｌ ＴＤ）に復旧する。

図５はセルプログラム動作がパスである時、アッパーテールデータ復旧方法を説明するための図面である。ここで、アッパーテールは、図５に図示されたＣ或いはＤ位置にあるセルのように、セルプログラム動作がパスされたメモリセルがプログラム障害（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）或いは読出し障害（ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）によって、オーバープログラム（ｏｖｅｒ ｐｒｏｇｒａｍ）されたことである。

アッパーテールデータ復旧動作は、アッパーテールフェイルビット判別によってデータ復旧のための読出し動作（Ｒｅａｄ）のみで第１アッパーテールデータ復旧動作を遂行するか（１）、或いは読出し動作（Ｒｅａｄ）と復旧基準ビットＲＲＢとを利用して第２アッパーテールデータ復旧動作を遂行するか（２）とに区分される。ここで、アッパーテールフェイルビットの判別は、セルプログラム動作がパスされたメモリセルに対する読出しレベルＲＤの読出し動作（Ｒｅａｄ）にしたがって決定される。

例えば、読出し動作（Ｒｅａｄ）結果としてオン−セルであるＣ位置にあるメモリセルはアッパーテールフェイルビットとして判別されないが、オフ−セルであるＤ位置にあるメモリセルはアッパーテールフェイルビットとして判別される。また、復旧基準ビットＲＲＢは第１状態Ｓ１のアッパーテールデータ復旧に関連された値に、第１状態Ｓ１には‘１’が対応され、第２状態Ｓ２には‘０’が対応される。

第１アッパーテールデータ復旧動作は、データ復旧のための読出し動作（Ｒｅａｄ）結果としてオン−セル（例えば、Ｃ位置にあるメモリセル）である場合に第１状態Ｓ１に対応するデータをターゲットデータＴＤとして復旧する。

第２アッパーテールデータ復旧動作は、データ復旧のための読出し動作（Ｒｅａｄ）結果としてオフ−セル（例えば、Ｄ位置にあるメモリセル）である場合に復旧基準ビットＲＲＢの値（例えば、‘１’）に基づいて第１状態に対応するデータをターゲットデータとして復旧する。

図６は図５に図示されたアッパーテールデータ復旧動作でページバッファのラッチのデータ状態を例示的に示す図面である。図２、図５、及び図６を参照すれば、アッパーテールデータ復旧動作でラッチのデータ状態は次の通りである。下では説明を簡単にするためにターゲット状態が第１状態Ｓ１であると仮定する。

ターゲット状態が第１状態Ｓ１である時、プログラム動作でデータラッチＤＬ１〜ＤＬｋは第１状態Ｓ１に対応するデータを受信し、追加ラッチＡＬは‘１’を格納する。説明を簡単にするために第１状態Ｓ１に対応するメモリセルはセルプログラム動作がパスされたと仮定する。したがって、セルプログラム動作がパスされたので、第１状態Ｓ１に対応するデータラッチＤＬ１〜ＤＬｋのデータはセルプログラム動作のパスを指示するパスパターンに変更される。

第１状態Ｓ１のアッパーテール復旧動作でデータ復旧のための読出し動作（Ｒｅａｄ）結果として感知ラッチＳＬがオン−セルに対応するデータを格納すれば、読み出されたデータに基づいて第１状態Ｓ１に対応するデータ（Ｓ１ Ｄａｔａ）がターゲットデータＴＤとして復旧される。しかし、Ｃ位置にあるメモリセルはアッパーテールフェイルビットとして判別されない。

反面に第１状態Ｓ１のアッパーテール復旧動作でデータ復旧のための読出し動作（Ｒｅａｄ）結果として感知ラッチＳＬがオフ−セルに対応するデータを格納すれば、読み出されたデータ及び追加ラッチＡＬに格納された‘１’の復旧基準ビットＲＲＢを利用してＤ位置にあるメモリセルが第１状態Ｓ１のアッパーテールフェイルビットと判別され、第１状態Ｓ１に対応するデータ（Ｓ１ Ｄａｔａ）がターゲットデータＴＤとして復旧される。

整理すれば、アッパーテールデータ復旧動作は、データラッチＤＬ１〜ＤＬｋのデータがセルプログラム動作パスを指示するパスパターンである時、データ復旧のための読出し動作（Ｒｅａｄ）及び復旧基準ビットＲＲＢを利用してターゲットデータＴＤを復旧することができる。

上述されたように、図３及び図４ではセルプログラム動作フェイルである時、ローワーテールデータ復旧方法を説明し、図５及び図６ではセルプログラム動作パスである時、アッパーテールデータ復旧方法を説明した。一方、本発明のデータ復旧方法はセルプログラム動作のパス或いはフェイルの可否に関わらず、ターゲットデータＴＤを復旧することができる。

図７は本発明の実施形態によるデータ復旧方法を説明するための図面である。図７を参照すれば、データ復旧方法は、図３に図示された第２状態Ｓ２のローワーテールデータ復旧方法と図５に図示された第１状態Ｓ１のアッパーテールデータ復旧方法を併合したことである。

第２状態Ｓ２のローワーテールフェイルビットと判別されたメモリセル（Ａ／Ｂ）はセルプログラム動作がパスされなかった状態であるので、データラッチＤＬ１〜ＤＬｋに格納されたオリジナルターゲットデータ（Ｏｒｉｇｉｎａｌ ＴＤ）がターゲットデータＴＤとして復旧される。

また、第１状態Ｓ１のアッパーテールであるが、アッパーテールフェイルビットと判別されないメモリセル（Ｃ）は、データ復旧のための読出し動作（Ｒｅａｄ）結果としてオン−セルであるので、第１状態Ｓ１に対応するデータをターゲットデータＴＤとして復旧される。

また、第１状態Ｓ１のアッパーテールでありながら、アッパーテールビットと判別されたメモリセル（Ｄ）は、データ復旧のための読出し動作（Ｒｅａｄ）結果としてオフ−セルでありながら、復旧基準ビットＲＲＢが第１状態Ｓ１のアッパーテールフェイルビットに復旧を指示する‘１’を格納するので、第１状態Ｓ１に対応するデータをターゲットデータＴＤとして復旧される。

図８は図７に図示されたデータ復旧動作でページバッファのラッチのデータ状態を例示的に示す図面である。図２、図７及び図８を参照すれば、データ復旧動作でラッチのデータ状態は、図４に図示された第２状態Ｓ２に対するラッチのデータ状態と図６に図示された第１状態Ｓ１に対するラッチのデータ状態の結合に構成される。

図８に示したように、第２状態Ｓ２に対するデータラッチＤＬ１〜ＤＬｋのデータがセルプログラム動作のパスを指示するパスパターンではない時、Ａ或いはＢ位置にあるメモリセルは第２状態Ｓ２のローワーテールフェイルビットとして判別され、データラッチＤＬ１〜ＤＬｋに格納されたデータがターゲットデータＴＤとして復旧される。

また、図８に示したように、第１状態Ｓ１に対するデータラッチＤＬ１〜ＤＬｋのデータがセルプログラム動作のパスを指示するパスパターンである時、データ復旧のための読出し動作（Ｒｅａｄ）の結果として感知ラッチＳＬにオン−セルに対応するデータが格納されれば、Ｃ位置にあるメモリセルは読み出されたデータに基づいて第１状態に対応するデータ（Ｓ１ Ｄａｔａ）がターゲットデータＴＤとして復旧される。ここで、Ｂ位置にあるメモリセルはアッパーテールフェイルビットとして判別されない。

また、図８に示したように、第１状態Ｓ１に対するデータラッチＤＬ１〜ＤＬｋのデータがセルプログラム動作のパスを指示するパスパターンである時、データ復旧のための読出し動作（Ｒｅａｄ）の結果として感知ラッチＳＬにオフ−セルに対応するデータが格納されれば、Ｄ位置にあるメモリセルは読み出されたデータ及び復旧基準ビットＲＲＢに基づいて第１状態Ｓ１のアッパーテールフェイルビットと判別され、第１状態Ｓ１に対応するデータ（Ｓ１ Ｄａｔａ）がターゲットデータＴＤとして復旧される。

整理すれば、データ復旧動作は、セルプログラム動作がフェイルである時、データラッチＤＬ１〜ＤＬｋに格納されたオリジナルターゲットデータ（Ｏｒｉｇｉｎａｌ ＴＤ）をターゲットデータＴＤとして復旧し、セルプログラム動作がパスである時、データ復旧のための読出し動作（Ｒｅａｄ）及び復旧基準ビットＲＲＢを利用してターゲットデータＴＤを復旧することができる。

図９は本発明による不揮発性メモリ装置のプログラム方法を概略的に示すフローチャートである。図９を参照すれば、プログラム方法は次の通りである。

ターゲットデータＴＤを利用してメモリセルにプログラム動作が遂行される。この時、メモリセルの各々に対応するページバッファＰＢ１〜ＰＢｎ（図１参照）には復旧基準ビットＲＲＢを設定する（Ｓ１１０）。以後、データ復旧動作が必要であるか否か判別される（Ｓ１２０）。ここで、データ復旧動作は、全体プログラム動作（ｔｏｔａｌ ＰＧＭ）がフェイルである時、或いは外部からデータ復旧命令が入力される時、開始され得る。

データ復旧動作が必要で無ければ、プログラム動作は完了される。反面にデータ復旧動作が必要であれば、データラッチＤＬ１〜ＤＬｋのデータ、メモリセルに対する読出し動作と復旧基準ビットＲＲＢを利用してターゲットデータＴＤが復旧される（Ｓ１３０）。

図１０は図９に図示されたデータ復旧動作（Ｓ１３０）を例示的に示すフローチャートである。図１、図２、及び図７乃至図１０を参照すれば、データ復旧動作は次の通りである。

データラッチＤＬ１〜ＤＬｋのデータがセルプログラム動作のパスを指示するパスパターンであるか否かを判別される（Ｓ１３１）。もし、データラッチＤＬ１〜ＤＬｋのデータがパスパターンではなければ、セルプログラム動作がフェイルであるので、データラッチＤＬ１〜ＤＬｋはオリジナルターゲットデータ（Ｏｒｉｇｉｎａｌ ＴＤ）を維持する。したがって、データラッチＤＬ１〜ＤＬｋでオリジナルターゲットデータ（Ｏｒｉｇｉｎａｌ ＴＤ）が復旧される（Ｓ１３２）。反面に、データラッチＤＬ１〜ＤＬｋのデータがパスパターンである時、即ちセルプログラム動作がパスである時、データ復旧のための読出し動作が遂行される（Ｓ１３３）。以後、読み出されたデータがオフ−セルであるか否かが判別される（Ｓ１３４）。

もし、読み出されたデータがオフ−セルではなく、オン−セルを指示すれば、データラッチＤＬ１〜ＤＬｋのパスパターンと読み出されたデータに基づいて第１状態Ｓ１に対応するデータがターゲットデータＴＤとして復旧される（Ｓ１３５）。反面に、読み出されたデータがオフ−セルを指示すれば、データラッチＤＬ１〜ＤＬｋのデータ、読み出されたデータ、及び復旧基準ビットＲＲＢに基づいて第１状態Ｓ１のアッパーテールフェイルビット（例えば、図７のＤ）が判別され、判別されたアッパーテールフェイルビット（Ｃ）は第１状態Ｓ１に対応するデータ（Ｓ１ Ｄａｔａ）がターゲットデータＴＤとして復旧される（Ｓ１３６）。

本発明によるデータ復旧動作は、データラッチＤＬ１〜ＤＬｋに格納されたデータ、読出し動作、及び復旧基準ビットＲＲＢを利用してターゲットデータＴＤを復旧することができる。

図１１は本発明による不揮発性メモリ装置のプログラム方法に対する第１実施形態を示すフローチャートである。図１、図２、及び図１１を参照すれば、プログラム方法は次の通りである。

少なくとも１つの第１ラッチ（例えば、図２のデータラッチＤＬ１〜ＤＬｋ）にターゲットデータＴＤがローディングされ、第２ラッチ（例えば、図２の追加ラッチＡＬ）に復旧基準ビットＲＲＢが格納される（Ｓ２１０）。

制御ロジック（１４０、図１参照）はローディングされたターゲットデータＴＤをメモリセルにプログラムされるようにアドレスデコーダー１２０及び入出力回路１３０を制御する（Ｓ２２０）。即ち、メモリセルの閾値電圧がターゲットデータＴＤに対応するプログラム状態になるようにメモリセルに連結されたワードラインへプログラム電圧が印加される。

メモリセルに対するプログラム動作が正しく遂行されたか否かを判別するために、プログラム検証動作が遂行される（Ｓ２３０）。ここで、プログラム検証動作は、メモリセルの各々の検証レベルに基づいた読出し動作であり得る。各々のメモリセルの検証動作がパスされる時、メモリセルＭＣに対応するページバッファのデータラッチＤＬ１〜ＤＬｋはパスパターンのデータ（例えば、消去状態を指示するデータ）を格納する。したがって、全体プログラム検証動作のパス／フェイル結果は、ページバッファの各々のデータラッチＤＬ１〜ＤＬｋに格納されたデータに基づいて分かれる。

仮に、プログラム検証動作がパスされれば、プログラムパス（ＰＧＭ Ｐａｓｓ）が判別され、Ｓ２５０段階が進行される（Ｓ２４０）。反面にプログラム検証動作がパスされなかったら、プログラムフェイル（ＰＧＭ Ｆａｉｌ）が判別され、Ｓ２６０段階が進行される（Ｓ２４５）。

以後、プログラムパス（ＰＧＭ Ｐａｓｓ）である時、ターゲットデータＴＤの復旧が必要であるか否かが判別される（Ｓ２５０）。ターゲットデータＴＤの復旧動作は外部から不揮発性メモリ装置１００へ入力されたデータ復旧命令によって遂行できる。

上述されたように、プログラムパス（ＰＧＭ Ｐａｓｓ）であっても第１状態Ｓ１のアッパーテールフェイルビット（Ｄ、図５、図７参照）が存在でき、プログラムフェイル（ＰＧＭ Ｐａｓｓ）であれば、第２状態Ｓ２のローワーテールフェイルビット（Ａ、Ｂ、図２、及び図７参照）が存在するしかない。したがって、データの信頼性を向上させるためにはこのようなアッパーテールフェイルビット或いはローワーテールフェイルビットを復旧する必要がある。

実施形態において、高度のデータの信頼性が要求されるメモリシステムは、データの信頼性を目的とするプログラム動作の中でいつでもデータ復旧命令を不揮発性メモリ装置１００へ入力させることができる。

他の実施形態において、プログラムフェイルであれば、プログラムフェイルに関連された情報に応答して即刻的に外部からデータ復旧命令が不揮発性メモリ装置１００へ入力され得る。

このように、ターゲットデータＴＤの復旧が必要であれば、少なくとも１つの読出し動作と第２ラッチに格納された復旧基準ビットＲＲＢを利用して、ターゲットデータＴＤが復旧される。ここで、ターゲットデータの復旧方法は図１乃至図１０に上述されたデータ復旧方法と同一であるので、説明を省略する（Ｓ２６０）。以後、新しい物理的ページに復旧されたターゲットデータＴＤを利用してコピーバックプログラム動作が遂行される（Ｓ２８０）。したがって、プログラム動作は完了される。

本発明のプログラム方法は、データ復旧動作が必要であるか否かを判別し、データ復旧が必要である時、データラッチＤＬ１〜ＤＬｋに格納されたデータ、少なくとも１つの読出し動作と復旧基準ビットＲＲＢを利用して特定状態のフェイルビット（アッパーテールフェイルビット／ローワーテールフェイルビット）を復旧することができる。

図１１でデータ復旧動作で復旧されたターゲットデータＴＤが直ちに新しいプログラム動作に利用された。しかし、本発明のプログラム方法がここに制限される必要はない。本発明のプログラム方法は、復旧されたターゲットデータＴＤをエラー訂正し、エラー訂正されたターゲットデータＴＤを新しいプログラム動作に利用することもできる。

図１２は本発明による不揮発性メモリ装置１００のプログラム方法に対する第２実施形態を示すフローチャートである。図１２を参照すれば、プログラム方法は、図１１に図示されたプログラム方法と比較してＳ２６５及びＳ２７０段階がさらに追加される。

Ｓ２６５段階では、復旧されたターゲットデータを外部のメモリ制御器へ出力する。Ｓ２７０段階では、メモリ制御器で復旧されたターゲットデータのエラーが訂正される。例えば、メモリ制御器はＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）を利用して復旧されたターゲットデータのエラーを訂正できる。しかし、復旧されたターゲットデータのエラー訂正動作が必ずメモリ制御器で遂行される必要はない。このようなエラー訂正動作はＥＣＣ回路を具備する不揮発性メモリ装置１００で内部的に遂行されることもあり得る。

本発明のプログラム方法は、復旧されたターゲットデータのエラーを訂正することによって、データの信頼性を向上させることができる。

図２に図示されたページバッファＰＢ１は復旧基準ビットＲＲＢを格納する追加ラッチＡＬを具備した。一方、このような追加ラッチは従来の他の機能を遂行するラッチと兼用されることができる。例えば、本発明の追加ラッチはビットラインフォーシングを指示するフォーシングビットラッチを兼用することもあり得る。

ここで、ビットラインフォーシングは２−ステップ検証方法を利用するプログラム動作でビットラインへビットラインプログラム電圧（例えば、接地電圧）より高くてビットライン禁止電圧（例えば、電源電圧）より高い電圧を印加することを意味する。ここで、２−ステップ検証方法は、いずれか１つの状態をプログラム検証するために第１電圧レベルでプリ検証（ｐｒｅ−ｖｅｒｉｆｉｃａｔｉｏｎ）を遂行し、第２電圧レベルでメーン検証（ｍａｉｎ ｖｅｒｉｆｉｃａｔｉｏｎ）を遂行することを意味する。ここで、第１電圧レベルは第２電圧レベルより低い。一方、２−ステップ検証方法に対する詳細なことは、本出願の出願人である三星電子から出願しこの出願の参考文献として結合された結合された特許文献１〜４で説明されている。

図１３は図１に図示されたページバッファＰＢ１’に対する第２実施形態を示すブロック図である。図１３を参照すれば、ページバッファＰＢ１’は感知ラッチＳＬ、上位ビットラッチＭＬ、下位ビットラッチＬＬ、及びフォーシングビットラッチＦＬを含む。

ターゲットデータＴＤは上位ビット（ＭＳＢ：ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）及び下位ビット（ＬＳＢ：ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）を含む。プログラム動作で上位ビットＭＳＢは上位ビットラッチＭＬに格納され、下位ビットＬＳＢは下位ビットラッチＬＬに格納される。ビットラインフォーシングビット（ＢＦＢ：ｂｉｔｌｉｎｅ ｆｏｒｃｉｎｇ ｂｉｔ）はフォーシングビットラッチＦＬに格納される。

特に、フォーシングビットラッチＦＬは復旧基準ビットＲＲＢを格納する追加ラッチ（図２のＡＬ）と兼用されることができる。即ち、ビットラインフォーシングビットＢＦＢはデータ復旧動作で利用される復旧基準ビットＲＲＢとして利用され得る。これはビットラインフォーシングビットＢＦＢと復旧基準ビットＲＲＢとの間の特別な関係のためである。

一般的に消去状態では、プログラム動作を遂行しないので、ビットラインフォーシングを進行する必要が無く、同時にプログラム障害／読出し障害によって確率的にアッパーテールフェイルビットを発生させる確率が高い。したがって、フォーシングビットラッチＦＬに格納されたデータはビットラインフォーシングを遂行するか否かを指示するビットラインフォーシングビットＢＦＢとして利用されながら、同時に消去状態のアッパーテールフェイルビットを復旧するための復旧基準ビットＲＲＢとして利用され得る。一方、プログラム状態では、プログラム動作を遂行するためにビットラインフォーシングを進行する必要が無く、同時にアッパーテールフェイルビット発生確率は消去状態に比較して相対的に低い。

メモリセルＭＣのプログラム動作がパスされれば、上位ビットラッチＦＬと下位ビットラッチＬＬはパスパターンのデータを格納する。ここで、パスパターンのデータは消去状態（ｅｒａｓｅ ｓｔａｔｅ）に対応するデータ（例えば、‘１１’）であり得る。

データ復旧動作で、セルプログラム動作がパスである時（Ｃｅｌｌ ＰＧＭ Ｐａｓｓ）、データ復旧のための読出し動作、上位ビットラッチＦＬと下位ビットラッチＬＬのデータ、及びフォーシングビットラッチＦＬのデータを利用してターゲットデータＴＤを復旧し、セルプログラム動作がフェイルである時（Ｃｅｌｌ ＰＧＭ Ｆａｉｌ）、上位ビットラッチＦＬと下位ビットラッチＬＬに格納されたデータをオリジナルターゲットデータ（Ｏｒｉｇｉｎａｌ ＴＤ）として復旧する。

本発明によるページバッファＦＢ１’はデータ復旧動作で読出し動作、上位ビットラッチＦＬと下位ビットラッチＬＬのデータ、及びフォーシングビットラッチＦＬのデータを利用してターゲットデータＴＤを復旧することができる。

図１４は本発明によるビットラインフォーシングを説明するための図面である。図１４を参照すれば、第１領域ＲＡのメモリセル（１）のプログラム動作でワードラインへプログラム電圧ＶＷＬが印加される時、ビットラインへビットラインプログラム電圧ＢＬＰＶ（例えば、０Ｖ）が印加される。また、第２領域ＲＢのメモリセル（２）のプログラム動作で、ワードラインへプログラム電圧ＶＷＬが印加される時、ビットラインへビットラインフォーシング電圧ＢＬＦＶが印加される。

説明を簡単にするためにプログラムループが進行されることにしたがって、ターゲット状態Ｐから遠く離れた領域ＲＡのメモリセルはターゲット状態Ｐから隣接する領域ＲＢにプログラムされ、ターゲット状態Ｐから隣接する領域ＲＢのセルはターゲット状態Ｐにプログラムされる。ここで、ビットラインプログラム電圧ＢＬＰＶは０Ｖであり、ビットラインプログラム禁止電圧ＢＬＩＶは電源電圧ＶＤＤであるとする。この時、ターゲット状態Ｐから遠く離れた領域ＲＡのメモリセル（１）の場合、ワードライン電圧ＶＷＬとビットライン電圧ＶＢＬとの差ＶＷＬ−ＶＢＬに基づいてプログラム動作が遂行される。そして、ターゲット状態Ｐから隣接する領域ＲＢのメモリセル（２）の場合、ワードライン電圧ＶＷＬとビットライン電圧ＶＢＬとの差ＶＷＬＰ−ＢＬＦＣに基づいてプログラム動作に利用される。最後に、ターゲット状態Ｐに進入したメモリセル（３）の場合、プログラム禁止されるセルであるが、ワードライン電圧ＶＷＬとビットライン電圧ＶＢＬとの差ＶＷＬ−ＶＤＤが印加される。したがって、ターゲット状態Ｐに隣接する領域ＲＢのメモリセル（２）のプログラム動作は、ターゲット状態Ｐに遠く離れた領域ＲＡのメモリセル（１）のプログラム動作より精密に進行される。

一方、ターゲット状態Ｐに隣接する領域ＲＢのメモリセルのプログラム動作でビットラインフォーシング電圧ＢＬＦＶが印加される区間をビットラインフォーシング区間と称する。ビットラインフォーシングは、ターゲット状態Ｐに対して閾値電圧が所定の値を超える時、開始される。また、ビットラインフォーシングビットＢＦＢはビットラインフォーシングの可否を指示する値である。例えば、フォーシングビットラッチＦＬに格納されたビットラインフォーシングビットＢＦＢが‘０’であれば、次のプログラムループの間にビットラインフォーシングが遂行される。反面に、フォーシングビットラッチＦＬに格納されたビットラインフォーシングビットＢＦＢが‘１’であれば、次のプログラムループの間にビットラインフォーシングが遂行されない。

図１５は図１３に図示されたページバッファＰＢ１’１で２−ステップ検証方法を例示的に示す図面である。図１５では、消去状態Ｅ、第１、第２、及び第３プログラム状態Ｐ１、Ｐ２、Ｐ３が図示される。

ターゲットデータＴＤが消去状態Ｅを指示し、消去状態Ｅに対応する閾値電圧を有するメモリセルの場合、プログラム動作で対応するビットラインへビットライン禁止電圧ＢＬＩＶ（例えば、電源電圧）が印加される。ここで、ターゲットデータはプログラムされるデータである。

ターゲットデータＴＤが第１プログラム状態Ｐ１を指示し、消去状態Ｅより高くて第１プリ検証レベルＰＶＲ１より低い閾値電圧を有するメモリセル（ＥＡ領域のメモリセル）の場合、プログラム動作で対応するビットラインへビットラインプログラム電圧ＢＬＰＶ（例えば０Ｖ）が印加される。また、ターゲットデータＴＤが第１プログラム状態Ｐ１を指示し、第１プリ検証レベルＰＶＲ１より高くて第１検証レベルＶＲ１より低い閾値電圧を有するメモリセル（ＥＢ領域のメモリセル）の場合、プログラム動作で対応するビットラインへビットラインフォーシング電圧ＢＬＦＶ（例えば、１Ｖ）が印加される。

ＥＡ領域のメモリセルは、ＥＢ領域を経て第１プログラム状態Ｐ１になるか、或いはＥＡ領域を経なく、直ちに第１プログラム状態Ｐ１になることもあり得る。即ち、いずれか１つのメモリセルが第１プログラム状態Ｐ１にプログラム完了されるまでビットラインの電圧変化は、プログラムループが増加することによって、ビットラインプログラム電圧ＢＬＰＶからビットラインフォーシング電圧ＢＬＦＶに、ビットラインフォーシング電圧ＢＬＦＶからビットラインプログラム禁止電圧ＢＬＩＶに変更されるか、或いはプログラムループが増加することによって、ビットラインプログラム電圧ＶＬＰＶからビットラインプログラム禁止電圧ＢＬＩＶに変更できる。

ターゲットデータＴＤが第２プログラム状態Ｐ２を指示し、第１プログラム状態Ｐ１より高くて第２プリ検証レベルＰＶＲ２より低い閾値電圧を有するメモリセルの場合、プログラム動作で対応するビットラインへビットラインプログラム電圧ＢＬＰＶが印加される。また、ターゲットデータＴＤが第２プログラム状態Ｐ１を指示し、第２プリ検証レベルＰＶＲ２より高くて第２検証レベルＶＲ２より低い閾値電圧を有するメモリセルの場合、プログラム動作で対応するビットラインへビットラインフォーシング電圧ＢＬＦＶが印加される。

ターゲットデータＴＤが第３プログラム状態Ｐ３を指示し、第２プログラム状態Ｐ２より高くて第３プリ検証レベルＰＶＲ３より低い閾値電圧を有するメモリセルの場合、プログラム動作で対応するビットラインへビットラインプログラム電圧ＢＬＰＶが印加される。また、ターゲットデータＴＤが第３プログラム状態Ｐ３を指示し、第３プリ検証レベルＰＶＲ３より高くて第３検証レベルＶＲ３より低い閾値電圧を有するメモリセルの場合、プログラム動作で対応するビットラインへビットラインフォーシング電圧ＢＬＦＶが印加される。

整理すれば、各プログラム状態Ｐ１、Ｐ２、Ｐ３にプログラム動作を遂行する時、プリ検証動作がパスされる時までは対応するビットラインへビットラインプログラム電圧ＢＬＰＶが印加され、プリ検証動作がパスされた後検証動作がパスされる時までは対応するビットラインへビットラインフォーシング電圧ＢＬＦＶが印加され、検証動作がパスされた後にはビットラインへビットラインプログラム禁止電圧ＢＬＩＶが印加される。

一方、図１５に示したように、消去状態Ｅを指示するターゲットデータＴＤがプログラムされるメモリセルにはビットラインフォーシングが必要としないが、第１乃至第２プログラム状態Ｐ１、Ｐ２、Ｐ３を指示するターゲットデータＴＤがプログラムされるメモリセルにはビットラインフォーシングが必要である。また、消去状態Ｅがプログラム障害或いは読出し障害によって点線のようにオーバープログラムされる可能性がある。即ち、消去状態Ｅのアッパーテールが発生される可能性がある。図５乃至図６でアッパーテールデータ復旧方法で説明されたように、ビットラインフォーシングの可否は、データ復旧動作で消去状態Ｅのアッパーテールデータを復旧する復旧基準ビットＲＲＢとして利用可能であることを分れる。

本発明による不揮発性メモリ装置１００はデータ復旧動作のために復旧基準ビットＲＲＢを格納するために追加的なラッチを具備しなくとも、ビットラインフォーシングの可否を指示するビットラインフォーシングビットＢＦＢを復旧基準ビットＲＲＢとして兼用することによって、データ復旧動作を遂行できる。

図１６は図１３に図示されたページバッファＰＢ１’でプログラム動作によって、ラッチのデータ変化を例示的に示す図面である。図１３乃至図１６を参照すれば、プログラム動作でラッチのデータ変化は次の通りである。ここで、プログラム動作は第２ページプログラム（或いは、上位ビットページプログラム）で動作である。

第２ページプログラム動作を開始する時、ラッチＭＬ、ＬＬ、ＦＬの状態は次の通りである。ターゲット状態が消去状態Ｅであるメモリセルに対応するページバッファの場合には、上位ビットラッチＭＬは‘１’を格納し、下位ビットラッチＬＬは‘１’を格納し、フォーシングビットラッチＦＬは‘１’を格納する。

ターゲット状態が第１プログラム状態Ｐ１であるメモリセルに対応するページバッファの場合には、上位ビットラッチＭＬは‘０’を格納し、下位ビットラッチＬＬは‘１’を格納し、フォーシングビットラッチＦＬは‘１’を格納する。

ターゲット状態が第２プログラム状態Ｐ２であるメモリセルに対応するページバッファの場合には、上位ビットラッチＭＬは‘０’を格納し、下位ビットラッチＬＬは‘０’を格納し、フォーシングビットラッチＦＬは‘１’を格納する。
ターゲット状態が第３プログラム状態Ｐ３であるメモリセルに対応するページバッファの場合には、上位ビットラッチＭＬは‘１’を格納し、下位ビットラッチＬＬは‘０’を格納し、フォーシングビットラッチＦＬは‘１’を格納する。

第２ページプログラム動作を終えた後、ラッチＭＬ、ＬＬ、ＦＬの状態変化は次の通りである。ターゲット状態が消去状態Ｅ或いはプログラム禁止状態であるメモリセルに対応するページバッファの場合には、上位ビットラッチＭＬは‘１’を維持し、下位ビットラッチＬＬは‘１’を維持し、フォーシングビットラッチＦＬは‘１’を維持する。
ターゲット状態が第１プログラム状態Ｐ１であるメモリセルに対応するページバッファの場合には、上位ビットラッチＭＬのデータは‘０’から‘１’に変更され、下位ビットラッチＬＬは‘１’を維持し、フォーシングビットラッチＦＬのデータは‘１’から‘０’に変更される。第１プログラム状態Ｐ１へのメモリセルのプログラム動作がパスされたので、上位ビットラッチＭＬ及び下位ビットラッチＭＬは消去状態Ｅに対応するデータパターン‘１１’を格納する。また、ビットラインフォーシングが遂行されたので、フォーシングビットラッチＦＬは‘０’を格納する。

ターゲット状態が第２プログラム状態Ｐ２であるメモリセルに対応するページバッファの場合には、上位ビットラッチＭＬのデータは‘０’から‘１’に変更され、下位ビットラッチＬＬのデータは‘０’から‘１’に変更され、フォーシングビットラッチＦＬのデータは‘１’から‘０’に変更される。第２プログラム状態Ｐ２へのメモリセルのプログラム動作がパスされたので、上位ビットラッチＭＬ及び下位ビットラッチＭＬは消去状態Ｅに対応するデータパターン‘１１’を格納する。また、ビットラインフォーシングが遂行されたので、フォーシングビットラッチＦＬは‘０’を格納する。

ターゲット状態が第３プログラム状態Ｐ３であるメモリセルに対応するページバッファの場合には、上位ビットラッチＭＬは‘１’を維持し、下位ビットラッチＬＬのデータは‘０’から‘１’に変更され、フォーシングビットラッチＦＬのデータは‘１’から‘０’に変更される。第２プログラム状態Ｐ２へのメモリセルのプログラム動作がパスされたので、上位ビットラッチＭＬ及び下位ビットラッチＭＬは消去状態Ｅに対応するデータパターン‘１１’を格納する。また、ビットラインフォーシングが遂行されたので、フォーシングビットラッチＦＬは‘０’を格納する。

図１７は本発明によるプログラム動作でターゲット状態に対応するページバッファのラッチのデータ変化を例示的に示す図面である。図１７を参照すれば、消去状態Ｅはデータ‘１１’に対応し、第１プログラム状態Ｐ１はデータ‘０１’に対応し、第２プログラム状態Ｐ２はデータ‘００’に対応し、及び第３プログラム状態Ｐ３はデータ‘１０’に対応する。しかし、状態Ｅ、Ｐ１〜Ｐ３に対応するデータがここに制限される必要はない。

ターゲット状態が消去状態（Ｅ；‘１１’）である時、プログラムされるメモリセルに対応するページバッファのラッチＭＬ、ＬＬ、ＦＬに格納されたデータの変化は次の通りである。メモリセルの閾値電圧に関係なく、上位ビットラッチＭＬ及び下位ビットラッチＬＬは‘１’を格納し、ビットラインフォーシングを遂行しないので、フォーシングビットラッチＦＬは‘１’を格納する。

ターゲット状態が第１プログラム状態（Ｐ１；‘０１’）である時、プログラムされるメモリセルに対応するページバッファのラッチＭＬ、ＬＬ、ＦＬに格納されたデータの変化は次の通りである。メモリセルの閾値電圧が第１検証レベルＶＲ１を通過する前まで（即ち、第１検証動作をパスする前まで）上位ビットラッチＭＬは‘０’を格納し、下位ビットラッチＬＬは‘１’を格納する。メモリセルの閾値電圧が第１検証レベルＶＲ１を通過した後に（即ち、第１検証動作がパスされた後に）上位ビットラッチＭＬ及び下位ビットラッチＬＬは‘１’を格納する。即ち、第１検証動作がパスされた後に上位ビットラッチＭＬ及び下位ビットラッチＬＬは消去状態Ｅに対応するデータと同一であるパスパターンのデータを格納する。

また、メモリセルの閾値電圧が第１プリ検証レベルＰＶＲ１を通過する前まで（即ち、第１プリ検証動作をパスする前まで）フォーシングビットラッチＦＬは‘１’を格納し、メモリセルの閾値電圧が第１プリ検証レベルＰＶＲ１を通過した後に（即ち、第１プリ検証動作をパスした後に）フォーシングビットラッチＦＬは‘０’を格納する。ここで、フォーシングビットラッチＦＬに‘０’が格納されれば、次のプログラムループの間にビットラインフォーシングが遂行される。即ち、次のプログラムループの間にビットラインへビットラインフォーシング電圧ＢＬＦＶが印加される。

ターゲット状態が第２プログラム状態（Ｐ２；‘００’）である時、プログラムされるメモリセルに対応するページバッファのラッチＭＬ、ＬＬ、ＦＬに格納されたデータの変化は次の通りである。メモリセルの閾値電圧が第２検証レベルＶＲ２を通過する前まで（即ち、第２検証動作をパスする前まで）上位ビットラッチＭＬ及び下位ビットラッチＬＬは‘０’を格納する。メモリセルの閾値電圧が第２検証レベルＶＲ２を通過した後に（即ち、第２検証動作がパスされた後に）上位ビットラッチＭＬ及び下位ビットラッチＬＬは‘１’を格納する。

また、メモリセルの閾値電圧が第２プリ検証レベルＰＶＲ２を通過する前まで（即ち、第２プリ検証動作をパスする前まで）フォーシングビットラッチＦＬは‘１’を格納し、メモリセルの閾値電圧が第２プリ検証レベルＰＶＲ２を通過した後に（即ち、第２プリ検証動作をパスした後に）フォーシングビットラッチＦＬは‘０’を格納する。ここでフォーシングビットラッチＦＬに‘０’が格納されれば、次のプログラムループの間にビットラインフォーシングが遂行される。

ターゲット状態が第３プログラム状態（Ｐ３；‘１０’）である時、プログラムされるメモリセルに対応するページバッファのラッチＭＬ、ＬＬ、ＦＬに格納されたデータの変化は次の通りである。メモリセルの閾値電圧が第３検証レベルＶＲ３を通過する前まで（即ち、第３検証動作をパスする前まで）上位ビットラッチＭＬは‘１’を格納し、下位ビットラッチＬＬは‘０’を格納する。メモリセルの閾値電圧が第３検証レベルＶＲ３を通過した後に（即ち、第３検証動作がパスされた後に）上位ビットラッチＭＬ及び下位ビットラッチＬＬは‘１’を格納する。

また、メモリセルの閾値電圧が第３プリ検証レベルＰＶＲ３を通過する前まで（即ち、第３プリ検証動作をパスする前まで）フォーシングビットラッチＦＬは‘１’を格納し、メモリセルの閾値電圧が第３プリ検証レベルＰＶＲ３を通過した後に（即ち、第３プリ検証動作をパスした後に）フォーシングビットラッチＦＬは‘０’を格納する。ここで、フォーシングビットラッチＦＬに‘０’が格納されれば、次のプログラムループの間にビットラインフォーシングが遂行される。

整理すれば、ターゲット状態に対する検証動作をパスすれば、上位ビットラッチＭＬ及び下位ビットラッチＬＬのデータはパスパターンのデータに変更され、ターゲット状態に対するプリ検証動作を通過すれば、フォーシングビットラッチＦＬのデータは次のプログラムループの間にビットラインフォーシングを指示するデータ‘０’に変更される。

図１８は消去状態Ｅと第１プログラム状態Ｐ１との間のデータ復旧方法を例示的に示す図面である。図１８を参照すれば、ターゲット状態が消去状態Ｅである場合、メモリセルＥａは第１プリ検証レベルＰＶ１より低い閾値電圧を有し、メモリセルＥｂは第１プリ検証レベルＰＶ１より高くて第１検証レベルＶ１より低い閾値電圧を有し、メモリセルＥｃは第１検証レベルＶ１より高い閾値電圧を有する。また、ターゲット状態が第１プログラム状態Ｐ１である場合、メモリセルＰ１ａは第１プリ検証レベルＰＶ１より低い閾値電圧を有し、メモリセルＰ１ｂは第１プリ検証レベルＰＶ１より高くて第１検証レベルＶ１より低い閾値電圧を有し、メモリセルＰ１ｃは第１検証レベルＶ１より高い閾値電圧を有する。

この時、各メモリセルに対するラッチＭＬ、ＬＬ、ＳＬ、ＦＬに格納された値は図８に図示された通りである。上位ビットラッチＭＬはターゲット状態の上位ビットＭＳＢを格納し、下位ビットラッチＬＬはターゲット状態の下位ビットＬＳＢを格納し、感知ラッチＳＬはデータ復旧動作のために第１読出しレベルＲＤ１を使う読出し動作を遂行した結果値を格納し、フォーシングビットラッチＦＬはビットラインフォーシングビットＢＦＢを格納する。上位ビットラッチＭＬ及び下位ビットラッチＬＬの各々はセルプログラム動作がパスされた時、‘１’を格納する。読出し動作結果値がオン−セルであれば、感知ラッチＳＬに‘１’が格納され、オフ−セルであれば、感知ラッチＳＬに‘０’が格納される。ビットラインフォーシングを遂行しなければ、ビットラインフォーシングビットＢＦＢは‘０’であり、ビットラインフォーシングを遂行すれば、ビットラインフォーシングビットＢＦＢは‘１’である。

ターゲット状態が消去状態Ｅである場合に、各々のメモリセルＥａ、Ｅｂ、Ｅｃの上位ビットラッチＭＬ及び下位ビットラッチＳＬに‘１’が格納され、メモリセルＥａの感知ラッチＳＬに‘１’が格納され、残りメモリセルＥｂ、Ｅｃの感知ラッチＳＬに‘０’が格納され、各々のメモリセルＥａ、Ｅｂ、ＥｃのフォーシングビットラッチＦＬ‘１’が格納される。

ターゲット状態が第１プログラムＰ１である場合に、各々のメモリセルＰ１ａ、Ｐ１ｂの上位ビットラッチＭＬに‘０’が格納され、メモリセルＰ１ｃの上位ビットラッチＭＬに‘１’が格納され、各々のメモリセルＰ１ａ、Ｐ１ｂ、Ｐ１ｃの下位ビットラッチＬＬに‘１’が格納され、メモリセルＰ１ａの感知ラッチＳＬに‘１’が格納され、残りメモリセルＰ１ｂ、Ｐ１ｃの感知ラッチＳＬに‘０’が格納され、メモリセルＰ１ａのフォーシングビットラッチＦＬに‘１’が格納され、各々のメモリセルＰ１ｂ、Ｐ１ｃのフォーシングビットラッチＦＬに‘０’が格納される。

図１８で点線部分で表示されたように、メモリセルＥｂ、ＥｃとメモリセルＰ１ｃは上位ビットラッチＭＬ、下位ビットラッチＬＬ、及び感知ラッチＳＬに同一のデータを格納している。したがって、データ復旧のための読出し動作のみではターゲット状態が何かであるかを分かりにくい。この時、フォーシングビットラッチＦＬに格納された値にしたがって、ターゲット状態が消去状態Ｅで在るか、或いは第１プログラム状態Ｐ１であるかを判別することができる。例えば、メモリセルＥｂ、ＥｃのフォーシングビットラッチＦＬに格納された値が‘１’であり、メモリセルＰ１ｃのフォーシングビットラッチＦＬに格納された値は‘０’である。したがって、フォーシングビットラッチＦＬに格納された値にしたがって、上位ビットラッチＭＬ、下位ビットラッチＬＬ、及び感知ラッチＳＬに格納されたデータが同一であっても、ターゲット状態が消去状態Ｅであるか、或いは第１プログラム状態Ｐ１であるかが正確に復旧される。

図１８で第１読出しレベルＲＤ１は第１プリ検証レベルＰＶ１より低く図示された。しかし、本発明が必ずここに制限されない。第１読出しレベルＲＤ１は第１プリ検証レベルＰＶ１より高くて第１検証レベルＶ１より低く設定されることもあり得る。

図１９は消去状態Ｅと第２プログラム状態Ｐ２との間のデータ復旧方法を例示的に示す図面である。図１９を参照すれば、ターゲット状態が消去状態Ｅである場合、メモリセルＥｄは第２プリ検証レベルＰＶ２より低い閾値電圧を有し、メモリセルＥｅは第２プリ検証レベルＰＶ２より高くて第２検証レベルＶ２より低い閾値電圧を有する。また、ターゲット状態が第２プログラム状態Ｐ２である場合、メモリセルＰ２ａは第２読出しレベルＲＤ２より低い閾値電圧を有し、メモリセルＰ２ｂは第２読出しレベルＲＤ２より高くて第２プリ検証レベルＰＶ２より低い閾値電圧を有し、メモリセルＰ２ｃは第２プリ検証レベルＰＶ２より高くて第２検証レベルＶ２より低い閾値電圧を有し、メモリセルＰ２ｄは第２検証レベルＶ２より高い閾値電圧を有する。

この時、各メモリセルに対するラッチＭＬ、ＬＬ、ＳＬ、ＦＬに格納された値は図１９に図示された通りである。図１９で点線部分で表示されたように、メモリセルＥｄ、ＥｅとメモリセルＰ２ｄは上位ビットラッチＭＬ、下位ビットラッチＬＬ、及び感知ラッチＳＬに同一のデータを格納している。したがって、データ復旧のための第２読出しレベルＲＤ２の読出し動作のみではターゲット状態が何かであるかを分かりにくい。この時、データ復旧動作でフォーシングビットラッチＦＬに格納された値が‘１’であれば、ターゲット状態が消去状態Ｅであり、フォーシングビットラッチＦＬに格納された値が‘０’であれば、ターゲット状態が第２プログラム状態Ｐ２であると判別される。

図２０は消去状態Ｅと第３プログラム状態Ｐ３との間のデータ復旧方法を例示的に示す図面である。図２０を参照すれば、ターゲット状態が消去状態Ｅである場合、メモリセルＥｆは第３プリ検証レベルＰＶ３より低い閾値電圧を有し、メモリセルＥｇは第３プリ検証レベルＰＶ３より高くて第３検証レベルＶ３より低い閾値電圧を有する。また、ターゲット状態が第３プログラム状態Ｐ３である場合、メモリセルＰ３ａは第３プリ検証レベルＰＶ３より低い閾値電圧を有し、メモリセルＰ３ｂは第３プリ検証レベルＰＶ３より高くて第３検証レベルＶ３より低い閾値電圧を有し、メモリセルＰ３ｃは第３検証レベルＶ３より高い閾値電圧を有する。

この時、各メモリセルに対するラッチＭＬ、ＬＬ、ＳＬ、ＦＬに格納された値は図２０に図示された通りである。図２０で点線部分に表示されたように、メモリセルＥｆ、ＥｇとメモリセルＰ３ｃは上位ビットラッチＭＬ、下位ビットラッチＬＬ、及び感知ラッチＳＬに同一のデータを格納している。したがって、データ復旧のための第３読出しレベルＲＤ３の読出し動作のみではターゲット状態が何かであるかを分かりにくい。この時、データ復旧動作でフォーシングビットラッチＦＬに格納された値が‘１’であれば、ターゲット状態が消去状態Ｅであり、フォーシングビットラッチＦＬに格納された値が‘０’であれば、ターゲット状態が第３プログラム状態Ｐ３であると判別される。

図１８乃至図２０ではデータ復旧動作のために、３回の読出し動作を遂行した。しかし、本発明のデータ復旧動作がここに制限される必要はない。本発明のデータ復旧動作は、データラッチＭＬ、ＬＬのデータ、読出し動作にしたがう感知ラッチＳＬのデータ、及びフォーシングビットラッチＦＬのデータを多様な方法に組合することによって、ターゲットデータを復旧することができる。例えば、データ復旧のために１回の読出し動作に上位ビットを復旧することができる。

図２１は本発明によるプログラム動作で上位ビットＭＳＢ復旧方法を例示的に示す図面である。図２１を参照すれば、データ復旧動作で各状態Ｅ、Ｐ１、Ｐ２、Ｐ３の上位ビットＭＳＢ復旧方法は次の通りである。

先ずターゲット状態が消去状態Ｅである時、上位ビット復旧動作は以下の通りである。上位ビットラッチＭＬ、下位ビットラッチＬＬ、及びフォーシングビットラッチＦＬに全て‘１’が格納されていれば、ターゲット状態は消去状態Ｅであると判別される。図１８に示したように、上位ビットラッチＭＬ、下位ビットラッチＬＬ、及びフォーシングビットラッチＦＬに全て‘１’が格納された状態は消去状態Ｅが唯一である。これによって、プログラム動作で消去状態ＥのアッパーテールフェイルビットはラッチＭＬ、ＬＬ、ＦＬのデータ状態から確実に復旧されることができる。唯一であるフォーシングビットラッチＦＬに格納された‘１’は消去状態Ｅの上位ビットとして出力される。

次にターゲット状態がプログラム状態Ｐ１／Ｐ２／Ｐ３である時、上位ビット復旧動作は大きく２段階（１ｓｔ ＲＣＶ、２ｎｄ ＲＣＶ）に進行される。

第１段階復旧動作（１ｓｔ ＲＣＶ）は、プログラム動作がパスされなかったメモリセルに対応するページバッファで上位ビットラッチＭＬに‘０’格納されている時、フォーシングビットラッチＦＬのデータは‘１’から‘０’に変更させる。図１８に示したように、第１及び第２プログラム状態Ｐ１、Ｐ２で上位ビットラッチＭＬに‘０’が格納されている時、第１段階復旧動作（１ｓｔ ＲＣＶ）でフォーシングビットラッチＦＬのデータは‘０’に変更される。したがって、ターゲット状態が第１及び第２プログラム状態Ｐ１、Ｐ２である時、最終的にフォーシングビットラッチＦＬは‘０’を格納する。ここで、最終的にフォーシングビットラッチＦＬに格納された‘０’は第１及び第２プログラム状態Ｐ１、Ｐ２の上位ビットとして出力される。

第２段階復旧動作（２ｎｄ ＲＣＶ）は、第３読出しレベルＲＤ３に読出し動作を遂行する。読出し動作遂行結果としてメモリセルがオフ−セルである時、フォーシングビットラッチＦＬのデータは‘０’から‘１’に変更される。図１８に示したように、第３プログラム状態Ｐ３でフォーシングビットラッチＦＬのデータは‘１’に変更される。参考に、第２段階復旧動作（２ｎｄ ＲＣＶ）で第１及び第２プログラム状態Ｐ１、Ｐ２のアッパーテールフェイルビットが概ね発生しないと仮定する。そうすると、最終的にフォーシングビットラッチＦＬに格納された‘１’は第３プログラム状態Ｐ３の上位ビットとして出力される。

本発明によるデータ復旧動作は、データラッチＭＬ、ＬＬのデータ、フォーシングビットラッチＦＬのデータ及び読出し動作を利用してターゲットデータ（上位ビット）を復旧することができる。

図２１ではデータ復旧動作で上位ビット復旧を説明した。類似に下位ビット復旧もラッチＭＬ、ＬＬ、ＦＬのデータ及び読出し動作を通じて遂行できる。

図２２Ａ及び図２２Ｂは本発明による不揮発性メモリ装置のマルチ−ビットプログラム方法に対する第１実施形態を示すフローチャートである。図１、図１３乃至図２２Ａ、図２２Ｂを参照すれば、マルチ−ビットプログラム方法は次の通りである。

上位ビットラッチＭＬに上位ビットＭＳＢがローディングされ、下位ビットラッチＬＬへ下位ビットＬＳＢがローディングされ、フォーシングビットラッチＦＬにデフォルトフォーシングビット（例えば、‘１’）が設定／格納される。ここで、デフォルトフォーシングビットは、ビットラインフォーシングを遂行しないことを指示するデータである（Ｓ３１１）。

上位ビットラッチＭＬ及びフォーシングビットラッチＦＬに格納されたデータにしたがって、ビットライン電圧ＶＢＬ（図１４参照）が設定され、ワードラインへプログラムパルス（ＶＷＬ＝ＩＳＰＰ、図１４参照）が印加される。例えば、上位ビットラッチＭＬに格納されたデータが‘０’であり、フォーシングビットラッチＦＬに格納されたデータが‘１’であれば、ビットライン電圧ＶＢＬはビットラインプログラム電圧ＢＬＰＶである、接地電圧ＧＮＤに設定される。また、上位ビットラッチＭＬに格納されたデータが‘０’であり、フォーシングビットラッチＦＬに格納されたデータが‘０’であれば、ビットライン電圧ＶＢＬはビットラインフォーシング電圧ＢＬＦＶに設定される。また、上位ビットラッチＭＬに格納されたデータが‘１’であれば、ビットライン電圧はビットライン禁止電圧ＢＬＩＶ、即ち、電源電圧ＶＤＤに設定される。一方、プログラムパルスＩＳＰＰはプログラムループの回数にしたがって、増加され得る（Ｓ３１２）。

以後、メモリセルに対するプリ検証動作が遂行され、プリ検証動作がパスであるか否かを判別される（Ｓ３１３）。もし、プリ検証動作がパスであれば、フォーシングビットラッチＦＬのビットラインフォーシングビットＢＦＢは‘１’から‘０’に変更され（Ｓ３１４）、メモリセルに対するメーン検証動作結果としてメーン検証動作がパスであるか否かを判別される（Ｓ３１５）。もし、メーン検証動作がパスであれば、上位ビットラッチＭＬと下位ビットラッチＬＬのデータが次のプログラムループでプログラム禁止させるようにパスパターンのデータ（例えば、‘１１’）に変更され（Ｓ３１６）、全体メモリセルに対するプログラム動作がパスであるか否かを判別される（Ｓ３１７）。

反面に、プリ検証動作がパスされなかったか、或いはメーン検証動作がパスされなかったか、或いは全体プログラム動作がパスされなかったら、プログラムループの回数が最大値であるか否かを判別される（Ｓ３１８）。もし、プログラムループの回数が最大値ではなければ、プログラムループ回数を増加させ、増加されたプログラムループ回数に対応するようにプログラムパルスＩＳＰＰのレベルが所定の値△ＩＳＰＰ（図１４参照）ぐらい増加される（Ｓ３１９）。以後、Ｓ３１２段階が進行される。

一方、プログラムループの回数が最大値であれば、プログラム動作がフェイルになる。プログラムフェイルに応答してデータ復旧動作が直ちに進行され得る（Ｓ３１２０）。ここで、データ復旧動作は、図２２Ｂに示したように、データ復旧動作のためにメモリセルに対して少なくとも１つの読出しレベル（例えば、図２１に図示されたＲＤ３）に読出し動作が遂行される（Ｓ３２１）。読み出されたデータとフォーシングビットラッチＦＬに格納されたフォーシングビットを利用してローディングされた上位ビットＭＳＢ及び下位ビットＬＳＢが復旧される。ここで、データ復旧方法に対する詳細なことは、図２１で説明されたことと同一である（Ｓ３２２）。以後、復旧された上位ビットＭＳＢ及び下位ビットＬＳＢデータのエラーが訂正される（Ｓ３２３）。ここで、エラー訂正動作は、不揮発性メモリ装置１００の内部で遂行されるか、或いは外部のメモリ制御器で遂行されることができる。

データ復旧動作が完了された後に、復旧された上位ビットＭＳＢ及び下位ビットＬＳＢデータを利用して新しい物理ページにコピーバックプログラム動作が遂行される（Ｓ３３０）。したがって、プログラム動作が完了される。

本発明によるマルチビットプログラム方法は、プログラムフェイルに応答してビットラインフォーシングの可否を指示するフォーシングビット及びメモリセルの読出し動作結果を利用してローディングされたデータＭＳＢ或いはＬＳＢを復旧することができる。

図２２では全体プログラムフェイルはプログラムループ回数にしたがって決定された。しかし、本発明のプログラムフェイル決定が必ずここに制限される必要はない。本発明のプログラムフェイル決定は、フェイル−ビットの個数に決定されることもあり得る。一方、フェイルビットの個数にしたがってプログラムフェイルを決定することに対する詳細なことは、本出願の出願人である三星電子から出願し、この出願の参考文献として結合された結合された特許文献５で説明されている。

図２３は本発明による不揮発性メモリ装置のマルチ−ビットプログラム方法に対する第２実施形態を示すフローチャートである。図１、図１３乃至図２３を参照すれば、マルチ−ビットプログラム方法は次のように進行される。

プログラムされるターゲットデータＴＤがデータラッチ（例えば、図１３のＭＬ、ＬＬへローディングされ、ビットラインフォーシングの可否を指示するフォーシングビットＢＦＢがフォーシングビットラッチ（例えば、図１３のＦＬ）に設定される（Ｓ４１０）。対応するメモリセルへローディングされたデータがプログラムされる（Ｓ４２０）。

以後、メモリセルに対するオン−セル検証動作が遂行される。ここで、オン−セル検証動作は、プログラム禁止されるメモリセルが正しくプログラム動作が遂行されなかったことを検証する。例えば、オン−セル検証動作は、消去状態Ｅがプログラム障害によってプログラムされなかったことを検証することができる（Ｓ４３０）。以後、メモリセルに対するオフ−セル検証動作が遂行される。ここで、オフ−セル検証動作は、プログラムされるメモリセルがターゲットデータに対応するターゲット状態に到達したかを検証する（Ｓ４４０）。

一方、オン−セル検証動作とオフ−セル検証動作と関連された詳細なことは、本出願の出願人である三星電子から出願し、この出願の参考文献として結合された結合された特許文献６及び７で説明されている。

オン−セル検証動作とオフ−セル検証動作結果を利用して、プログラム動作のパス／フェイルが決定される。例えば、オン−セル検証動作とオフ−セル検証動作結果としてフェイルビットの個数が、エラー訂正コードで訂正できるフェイルビットの個数以上であれば、プログラムフェイルとして処理され得る（Ｓ４５０）。

仮に、プログラムフェイルであれば、ターゲットデータを復旧するためのデータ復旧動作が遂行される。ここで、データ復旧動作は、図１８乃至図２０に図示されたデータ復旧動作或いは図２１に図示されたデータ復旧動作を利用することができる（Ｓ４６０）。

データ復旧動作が完了された後に、復旧されたターゲットデータを利用して新しい物理ページにコピーバックプログラム動作が遂行される（Ｓ４７０）。したがって、プログラム動作が完了される。

本発明によるマルチ−ビットプログラム方法は、オン−セル検証動作とオフ−セル検証動作の結果値に基づいてプログラムフェイルの可否を決定し、プログラムフェイルの時、データ復旧動作を遂行する。

図２２及び図２３でプログラムフェイルに応答してデータ復旧動作が遂行された。しかし、本発明がここに制限される必要はない。本発明は、外部から入力されたデータ復旧命令に基づいてデータ復旧動作を開始することもできる。

図２４は本発明による不揮発性メモリ装置のマルチ−ビットプログラム方法に対する第３実施形態を示すフローチャートである。図１、図１３乃至図１７、図２４を参照すれば、マルチ−ビットプログラム方法は次の通りである。

プログラム動作でターゲット状態を指示するターゲットデータＴＤがページバッファへローディングされる（Ｓ５１０）。さらに、ビットラインフォーシングラッチＦＬに消去状態Ｅのアッパーテールフェイルビットを復旧するための復旧基準ビットＲＲＢが格納される（Ｓ５２０）。ここで、復旧基準ビットＲＲＢはビットラインフォーシングの可否を指示するビットラインフォーシングビットＢＦＢであり得る。

以後、対応するメモリセルにターゲットデータＴＤがプログラムされる（Ｓ５３０）。プログラムフェイルの可否に関係なく、外部のメモリ制御器からデータ復旧命令に応答してデータ復旧動作で遂行される。復旧命令が入力されれば、少なくとも１つの読出し動作と復旧基準ビットを利用してローディングされたターゲットデータＴＤが復旧される（Ｓ５４０）。
データ復旧動作が完了された後に、復旧されたターゲットデータを利用して新しい物理ページにコピーバックプログラム動作が遂行される（Ｓ５５０）。したがって、プログラム動作が完了される。
本発明によるマルチ−ビットプログラム方法は、データ復旧命令に応答して復旧基準ビットＲＲＢと少なくとも１つの読出し動作を通じて利用してターゲットデータを復旧することができる。
図２５は本発明の実施形態にメモリシステムのデータ復旧動作に対する第１実施形態を示すフローチャートである。図２５を参照すれば、データ復旧動作は次の通りである。ここで、メモリシステムは、少なくとも１つの不揮発性メモリ装置及びそれを制御するメモリ制御器を含む。メモリ制御器はプログラム動作が遂行された少なくとも１つの不揮発性メモリ装置からプログラムされたデータを読み出す（Ｓ６１０）。メモリ制御器は読み出されたデータに対するエラー訂正動作を遂行する（Ｓ６２０）。この時、メモリ制御器はエラー訂正が可能であるか否かを判別する（Ｓ６３０）。もし、エラーが訂正できなければ、プログラムされたデータを復旧するためのデータ復旧動作を遂行するＳ６５０段階へ進入する。ここで、Ｓ６５０段階のデータ復旧動作は、図１乃至図２４で説明されたことを利用することができる。反面に、エラーが訂正できれば、メモリ制御器はエラーの個数が所定の値より大きいか否かを判別する（Ｓ６４０）。もし、エラーの個数が所定の値より大きければ、プログラムされたデータの信頼性を確保するためにＳ６５０段階へ進入する。反面に、エラーの個数が所定の値より多くなければ、データ復旧動作が完了される。
本発明によるデータ復旧動作は、プログラムされたデータを読出し、読み出されたデータのエラーに基づいてデータ復旧動作の可否を決定する。
図２６は本発明の実施形態によるメモリシステムのデータ復旧動作に対する第２実施形態を示すフローチャートである。図２６を参照すれば、データ復旧動作は次の通りである。

メモリ制御器は少なくとも１つの不揮発性メモリ装置ＮＶＭのプログラム動作の状態を指示するプログラム状態情報（ＰＧＭ ｓｔａｔｕｓ）を読み出す（Ｓ７１０）。メモリ制御器は読み出されたプログラム状態情報に基づいてデータ復旧動作が必要であるか否かを判別する（Ｓ７２０）。例えば、プログラム状態が全体プログラムフェイルを指示する時、データ復旧動作が必要であると判別される。データ復旧動作が必要であると判別されれば、メモリ制御器は不揮発性メモリ装置ＮＶＭへデータ復旧命令を出力する（Ｓ７３０）。不揮発性メモリ装置ＮＶＭはデータ復旧命令によって、データ復旧動作を遂行する（Ｓ７４０）。ここで、データ復旧動作は図１乃至図２４で説明されたことを利用することができる。

本発明によるデータ復旧動作は、不揮発性メモリ装置のプログラム状態情報に基づいてデータ復旧動作の可否を決定する。

図２７は本発明の実施形態によるメモリシステムのデータ復旧動作に対する第３実施形態を示すフローチャートである。図２７を参照すれば、データ復旧動作は次の通りである。不揮発性メモリ装置はプログラム動作でデータラッチ（ＤＬ１〜ＤＬｋ、図２参照）のデータを利用してローワーテールデータ復旧動作を遂行する。ローワーテールは、図３に示したようにセルプログラム動作がフェイルされた部分である。したがって、データラッチＤＬ１〜ＤＬｋはセルプログラム動作がフェイルである時、ターゲット状態のデータを維持している（Ｓ８１０）。

また、不揮発性メモリ装置は復旧基準ビットＲＲＢ或いはデータ復旧動作のための少なくとも１つの読出し動作を利用してアッパーテールデータ動作を遂行する。アッパーテールは、図５に示したようにセルプログラム動作がパスされた部分である。不揮発性メモリ装置は、図５及び図６に説明されたように、復旧基準ビットＲＲＢ及び読出し動作を利用してターゲット状態を指示するターゲットデータＴＤを復旧することができる。

本発明によるデータ復旧動作は、ローワーテール／アッパーテールデータ復旧動作を遂行する。

図２８は本発明の実施形態によるメモリシステムのデータ復旧動作に対する第４実施形態を示すフローチャートである。図２８を参照すれば、データ復旧動作は次の通りである。

不揮発性メモリ装置はメモリ制御器からデータ復旧命令とアドレスを受信する（Ｓ９１０）。ここで、アドレスは復旧されたデータをプログラムさせる新しいページを指示する。不揮発性メモリ装置は入力されたデータ復旧命令及びアドレスに基づいてデータ復旧動作を遂行する（Ｓ９２０）。ここで、データ復旧動作は、図１乃至図２４で説明されたことと同一である。

本発明によるデータ復旧動作はデータ復旧命令によってターゲットデータを復旧し、復旧されたデータを入力されたアドレスが指示する新しいページにプログラムさせる。

本発明はフェイルビットが相対的に多く発生することと公知された特定状態に関連された状態情報（例えば、ＲＲＢ）をプログラム動作で設定／格納して置くことによって、データ復旧動作で状態情報を利用して特定状態に対応するターゲットデータを復旧することができる。

本発明は垂直型ＮＡＮＤフラッシュメモリ装置にも適用可能である。

図２９は本発明によるメモリブロックを例示的に示す図面である。図２９を参照すれば、基板上にワードラインカットの間には少なくとも１つの接地ストリングラインＧＳＬ、複数のワードラインＷＬ、少なくとも１つのストリング選択ラインＳＳＬが積層される。ここで、少なくとも１つのストリング選択ラインＳＳＬはストリング選択ラインカットに分離される。複数のピラーが少なくとも１つの接地ストリングライン基板ＧＳＬ、複数のワードラインＷＬ、少なくとも１つのストリング選択ラインＳＳＬを貫通する。ここで、少なくとも１つの接地ストリングラインＧＳＬ、複数のワードラインＷＬ、少なくとも１つのストリング選択ラインＳＳＬは基板形態に具現される。また、複数のピラーの上部面にはビットラインＢＬが連結される。図２５でメモリブロックはワードライン併合構造であるが、本発明がここに制限される必要はない。

本発明は多様な装置に応用可能である。

図３０は本発明によるメモリシステムを例示的に示すブロック図である。図３０を参照すれば、メモリシステム１０００は少なくとも１つの不揮発性メモリ装置１１００及びメモリ制御器１２００を含む。不揮発性メモリ装置１１００は図１乃至図２８で説明されたデータ復旧動作を遂行するように具現される。

不揮発性メモリ装置１１００は外部から高電圧Ｖｐｐがオプション的に提供され得る。メモリ制御器１２００は複数のチャンネルを通じて不揮発性メモリ装置１１００に連結される。メモリ制御器１２００は少なくとも１つの中央処理装置１２１０、バッファメモリ１２２０、エラー訂正回路１２３０、ＲＯＭ１２４０、ホストインターフェイス１２５０、及びメモリインターフェイス１２６０を含む。図示せずが、メモリ制御器１２００はデータをランダム化させるか、或いはデランダム化させるランダム化回路をさらに包含できる。本発明のメモリシステム１０００はＰＰＮ（Ｐｅｒｆｅｃｔ Ｐａｇｅ Ｎｅｗ）に適用可能である。不揮発性メモリ装置１１１０は、外部の高電圧を選択的に受信することができる。

メモリ制御器１２００は不揮発性メモリ装置１１００のプログラム動作がフェイルされるか、或いはプログラム動作の信頼性が要求される時、データ復旧命令を発生し、発生されたデータ復旧命令を不揮発性メモリ装置１１００へ伝送することができる。
メモリ制御器１２００はエラー訂正コード（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ：ＥＣＣ）にしたがって、データのエラーを訂正するエラー訂正回路１２３０を含む。エラー訂正回路１２３０は書込み動作でプログラムされるデータのエラー訂正コード値を計算し、読出し動作で読み出されたデータをエラー訂正コード値に基づいてエラー訂正し、データ復旧動作で不揮発性メモリ装置１１００から復旧されたデータのエラーを訂正できる。メモリ制御器１２００はデータ復旧動作で復旧されたデータを他の物理的なページにプログラムさせるように不揮発性メモリ装置１１００へプログラム命令を伝送することができる。

本発明のメモリシステム１０００はデータ復旧動作でターゲットデータを復旧できることによって、データの信頼性を向上させることができる。また、本発明のメモリシステム１０００はデータ復旧動作のためにターゲットデータを別に格納する必要がないので、従来のそれと比較してチップサイズを減らし得る。

図３１は本発明によるメモリカードを例示的に示すブロック図である。図３１は参照すれば、メモリカード２０００は少なくとも１つのフラッシュメモリ装置２１００、バッファメモリ装置２２００及びそれらを制御するメモリ制御器２３００を含む。

フラッシュメモリ装置２１００は外部高電圧Ｖｐｐをオプション的に受信することができる。フラッシュメモリ装置２１００は図１乃至図２８に説明されたデータ復旧動作を遂行するように具現される。バッファメモリ装置２２００はメモリカード２０００の動作の際に生成されるデータを臨時的に格納するための装置である。バッファメモリ装置２２００はＤＲＡＭ或いはＳＲＡＭ等で具現され得る。メモリ制御器２３００は複数のチャンネルを通じてフラッシュメモリ装置２１００に連結される。メモリ制御器２３００はホスト及びフラッシュメモリ装置２１００の間に連結される。ホストからの要請に応答して、メモリ制御器２３００はフラッシュメモリ装置２１００をアクセスする。

メモリ制御器２３００は少なくとも１つのマイクロプロセッサー２３１０、ホストインターフェイス２３２０、フラッシュインターフェイス２３３０を含む。少なくとも１つのマイクロプロセッサー２３１０はファームウェア（ｆｉｒｍｗａｒｅ）を動作するように具現される。ホストインターフェイス２３２０はホストとメモリカード２０００との間にデータ交換を遂行するためのカードプロトコル（例えば、ＳＤ／ＭＭＣ）を通じてホストとインターフェイシングする。

本発明のメモリカード２０００はマルチメディアカード（Ｍｕｌｔｉｍｅｄｉａ Ｃａｒｄ：ＭＭＣ）、保安デジタル（Ｓｅｃｕｒｉｔｙ Ｄｉｇｉｔａｌ：ＳＤ）、ｍｉｎｉＳＤ、メモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）、スマートメディア（Ｓｍａｒｔ Ｍｅｄｉａ（登録商標））、トランスフラッシュ（ＴｒａｎｓＦｌａｓｈ）カード等に適用可能である。

図３２は本発明によるｍｏｖｉＮＡＮＤを例示的に示すブロック図である。図３２を参照すれば、ｍｏｖｉＮＡＮＤ３０００は少なくとも１つのＮＡＮＤフラッシュメモリ装置３１００及び制御器３２００を包含することができる。ｍｏｖｉＮＡＮＤ３０００はＭＭＣ４．４（言い換えれば、ｅＭＭＣ）規格を支援する。

ＮＡＮＤフラッシュメモリ装置３１００はＳＤＲ（Ｓｉｎｇ Ｄａｔａ Ｒａｔｅ）ＮＡＮＤ或いはＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＮＡＮＤであり得る。実施形態において、ＮＡＮＤフラッシュメモリ装置３１００は単品のＮＡＮＤフラッシュメモリ装置を含むことができる。ここで、単品のＮＡＮＤフラッシュメモリ装置は１つのパッケージ（例えば、ＦＢＧＡ：Ｆｉｎｅ−ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に積層されて具現され得る。単品のＮＡＮＤフラッシュメモリ装置の各々は、図１乃至図２４で説明されたデータ復旧動作を遂行するように具現される。

メモリ制御器３２００は複数のチャンネルを通じてフラッシュメモリ装置３１００に連結される。制御器３２００は少なくとも１つの制御器コア３２１０、ホストインターフェイス３２５０、及びＮＡＮＤインターフェイス３２６０を含む。少なくとも１つの制御器コア３２１０はｍｏｖｉＮＡＮＤ３０００の全般的な動作を制御する。ホストインターフェイス３２５０は制御器３２１０とホストのインターフェイシングを遂行する。ＮＡＮＤインターフェイス３２６０はＮＡＮＤフラッシュメモリ装置３１００と制御器３２００のインターフェイシングを遂行する。実施形態において、ホストインターフェイス３２５０は並列インターフェイス（例えば、ＭＭＣインターフェイス）であり得る。他の実施形態において、ｍｏｖｉＮＡＮＤ３０００のホストインターフェイス３２５０は直列インターフェイス（例えば、ＵＨＳ−ＩＩ、ＵＦＳインターフェイス）であり得る。

ｍｏｖｉＮＡＮＤ３０００はホストから電源電圧Ｖｃｃ、Ｖｃｃｑを受信する。ここで、第１電源電圧（Ｖｃｃ：３．３Ｖ）はＮＡＮＤフラッシュメモリ装置３１００及びＮＡＮＤインターフェイス３２３０へ提供され、第２電源電圧（Ｖｃｃｑ：１．８Ｖ／３．３Ｖ）は制御器３２００へ提供される。実施形態において、ｍｏｖｉＮＡＮＤ３０００は外部高電圧Ｖｐｐがオプション的に提供され得る。

本発明によるｍｏｖｉＮＡＮＤ３０００は大容量のデータを格納するのに有利のみなく、向上された読出し動作特性を有する。本発明の実施形態によるｍｏｖｉＮＡＮＤ３０００は小型及び低電力が要求されるモバイル製品（例えば、ギャラクシＳ、ギャラクシノート、アイフォン等）に応用可能である。

図３３は本発明によるＳＳＤを例示的に示すブロック図である。図３３を参照すれば、ＳＳＤ４０００は複数のフラッシュメモリ装置４１００及びＳＳＤ制御器４２００を含む。フラッシュメモリ装置４１００はオプション的に外部高電圧Ｖｐｐを提供されるように具現され得る。フラッシュメモリ装置４１００の各々は図１乃至図２８に説明されたデータ復旧動作を遂行するように具現される。ＳＳＤ制御器４２００は複数のチャンネルＣＨ１〜ＣＨ４を通じてフラッシュメモリ装置４１００に連結される。ＳＳＤ制御器４２００は少なくとも１つの中央処理装置４２１０、バッファメモリ４２２０、ホストインターフェイス４２５０及びフラッシュインターフェイス４２６０を含む。

本発明によるＳＳＤ４０００はデータの信頼性を向上させるプログラム動作を遂行する。一方、ＳＳＤ４０００に対するさらに詳細なことは本出願の出願人である三星電子から出願し参考文献として結合された特許文献８乃至１２で説明されている。

図３４は本発明による通信装置を例示的に示すブロック図である。図３４を参照すれば、モバイル装置８０００は通信ユニット８１００、制御器８２００、メモリユニット８３００、ディスプレイユニット８４００、タッチスクリーンユニット８５００、及びオーディオユニット８６００を含む。メモリユニット８３００は少なくとも１つのＤＲＡＭ８３１０、少なくとも１つのＯｎｅＮＡＮＤ８３２０、及び少なくとも１つのｍｏｖｉＮＡＮＤ８３３０を含む。８３２０及びＭｏｖｉＮＡＮＤ８３３０の中で少なくとも１つは図２７に図示されたメモリシステム１０００と同一な構成及び動作を有するように具現される。一方、モバイル装置に対するさらに詳細なことは、本出願の出願人である三星電子から出願し、この出願の参考文献として結合された特許文献１３乃至１６で説明されている。

図３５は本発明によるスマートＴＶシステムを例示的に示すブロック図である。図３５を参照すれば、スマートＴＶシステム９０００はスマートＴＶ９１００、レヴュー９２００、セットトップボックス９３００、無線共有器９４００、キーパッド９５００、及びスマートフォン９６００を含む。スマートＴＶ９１００と無線共有器９４００との間に無線通信が遂行される。スマートＴＶ９１００は開放形プラットホームであるＧｏｏｇｌｅ陣営のレヴュー（Ｒｅｖｕｅ、９２００）を具備することによって、インターネットに接続が可能である。スマートＴＶ９１００はセットトップボックス９３００を通じてケーブル放送及び衛星放送を視聴することができる。

スマートＴＶはキーパッド９５００の制御或いはスマートフォン９６００の制御にしたがって運用され得る。本発明のスマートＴＶ９１００は図３０に図示されたメモリシステム１０００を包含することができる。

本発明の実施形態によるメモリシステム或いは格納装置は多様な形態のパッケージを利用して実装され得る。実施形態において、本発明の実施形態によるメモリシステム或いは格納装置はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装され得る。

一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない限度内で様々に変形できる。したがって本発明の範囲は上述した実施形態に限定されて定まれてはならないし、後述する特許請求の範囲のみでなくこの発明の特許請求の範囲と均等に定まれる。

ＰＢ１〜ＰＢｎ・・・ページバッファ
ＤＬ０〜ＤＬｋ・・・データラッチ
ＡＬ・・・追加ラッチ
ＭＬ・・・上位ビットラッチ
ＬＬ・・・下位ビットラッチ
ＦＬ・・・フォーシングビットラッチ
ＳＬ・・・感知ラッチ
ＭＣ・・・メモリセル
ＴＤ・・・ターゲットデータ
ＲＲＢ・・・復旧基準ビット
ＢＦＢ・・・ビットラインフォーシングビット
ＭＳＢ・・・上位ビット
ＬＳＢ・・・下位ビット
ＲＤ、ＲＤ１、ＲＤ２、ＲＤ３・・・読出しレベル
ＰＶＲ１、ＰＶＲ２、ＰＶＲ３・・・プリ検証レベル
ＶＲ１、ＶＲ２、ＶＲ３・・・検証レベル
ＢＬＰＶ・・・ビットラインプログラム電圧
ＢＬＦＶ・・・ビットラインフォーシング電圧
ＢＬＩＶ・・・ビットラインプログラム禁止電圧
１００・・・不揮発性メモリ装置
１１０・・・メモリセルアレイ
１２０・・・アドレスデコーダー
１３０・・・入出力回路
１４０・・・制御ロジック

Claims (22)

1. 不揮発性メモリ装置の駆動方法において、
   前記不揮発性メモリ装置で第１複数のマルチ−ビット不揮発性メモリセルの一部をプログラムするためのプログラム動作の間に発生されたエラーを検出する段階を含み、
   前記エラーを検出する段階は前記第１複数のマルチ−ビット不揮発性メモリセル及び前記プログラム動作の間に検証されたフォース−ビット（ｆｏｒｃｅ−ｂｉｔ）データベクトル（ｖｅｃｔｏｒ）を読み出す段階によって遂行され、
   前記フォース−ビットデータベクトルは前記第１複数のマルチ−ビット不揮発性メモリセルの中でいずれかがエラー可能（ｅｒｒｏｎｅｏｕｓ）データを含むか否かを指示するためのことである駆動方法。
2. 前記エラーを検出する段階は、前記第１複数のマルチ−ビット不揮発性メモリセルが実質的に高い閾値電圧を有する消去されたセルであるか否かを識別するために、前記第１複数のマルチ−ビット不揮発性メモリセルに連関されたページバッファからデータを読み出す段階をさらに含む請求項１に記載の駆動方法。
3. 前記プログラム動作は等価データ値を有する初期フォース−ビットデータベクトルを検証する段階を含む請求項１に記載の駆動方法。
4. 前記プログラム動作は等価第１データ値を有する初期フォース−ビットデータベクトルを検証する段階を含み、
   前記検証する段階は前記初期フォース−ビットベクトルを維持する段階或いは前記初期フォース−ビットベクトルを複数の第２データ値を有する変形されたフォース−ビットデータベクトルに変形する段階を含み、
   前記第２データ値は前記プログラム動作の間に少なくとも部分プログラミングを経験した前記第１複数のマルチ−ビット不揮発性メモリセルの各々を識別する請求項１に記載の駆動方法。
5. 前記プログラム動作は、
   前記検証する段階は前記初期フォース−ビットベクトルを維持する段階或いは前記初期フォース−ビットベクトルを複数の第２データ値を有する変形されたフォース−ビットデータベクトルに変形する段階と、
   前記プログラム動作の間に前記第１複数のマルチ−ビット不揮発性メモリセルの少なくとも１つの成功的なプログラミングに応答して前記ページバッファにデータをアップデートする段階と、を含み、
   前記第２データ値は前記プログラム動作の間に少なくとも部分プログラミングを経験した前記第１複数のマルチ−ビット不揮発性メモリセルの各々を識別する請求項２に記載の駆動方法。
6. 不揮発性メモリ装置の駆動方法において、
   前記不揮発性メモリ装置でマルチ−ビット不揮発性メモリセルの選択されたページをプログラムするためのプログラム動作の間に発生されたエラーを検出する段階を含み、
   前記エラーを検出する段階は、
   前記選択されたページで前記マルチ−ビット不揮発性メモリセルの中でいずれかが実質的に高い閾値電圧を有するか、消去されたメモリセルであるかを識別するために、（ｉ）前記選択されたページから読み出されたデータ、（ｉｉ）前記プログラム動作の間に変形されたフォース−ビットデータベクトル、及び（ｉｉｉ）前記選択されたページに連関されたページバッファでデータを評価段階を含む駆動方法。
7. 前記プログラム動作は等価第１データ値を有する初期フォース−ビットデータベクトルを複数の第２データ値を有する変形されたフォース−ビットデータベクトルに変形する段階を含み、
   前記複数の第２データ値は前記選択されたページで前記マルチ−ビット不揮発性メモリセルの各々を識別し、
   前記選択されたページは前記プログラム動作の間に少なくとも部分プログラミングを経験する請求項６に記載の駆動方法。
8. 前記プログラム動作は前記プログラム動作の間に前記選択されたページで前記マルチ−ビット不揮発性メモリセルの少なくとも１つの成功的なプログラミングに応答して前記ページバッファで前記データの少なくとも幾つかのデフォルト値に再設定する段階をさらに含む請求項７に記載の駆動方法。
9. 不揮発性メモリ装置の駆動方法において、
   プログラム動作の間に第１マルチ−ビット不揮発性メモリセルが第１プログラム状態に有効にプログラムされたか否かを検証する段階に応答して、前記不揮発性メモリ装置で前記第１マルチ−ビット不揮発性メモリセルの第１プログラム状態に連関された第１マルチ−ビットデータ値を前記第１マルチ−ビット不揮発性メモリセルの消去された状態に連関された第２マルチ−ビットデータ値に変更する段階と、
   前記第１マルチ−ビット不揮発性メモリセルに連関された前記第２マルチ−ビットデータ値が精密にプログラムされたセルを反映することを確認するために、前記プログラム動作の間に変形されたフォース−ビットデータを読み出す段階と、を含む駆動方法。
10. 前記プログラム動作はページバッファで前記第１マルチ−ビットデータ値を前記第２マルチ−ビットデータ値に再設定する段階を含む請求項９に記載の駆動方法。
11. 前記読み出す段階は、
    複数のマルチ−ビット不揮発性メモリセルで消去されたセルが収容できない高い閾値電圧を有するか否かを識別するために、前記ページバッファ、前記プログラム動作の間に変形された前記フォース−ビットデータ、及び前記不揮発性メモリ装置で前記複数のマルチ−ビット不揮発性メモリセルを読み出す段階を含む請求項１０に記載の駆動方法。
12. 前記プログラム動作の間に変形されたフォース−ビットデータを前記読み出す段階は等価の論理値のマルチ−ビットフォース−ビットベクトルをフォース−ビットレジスターへローディングすることによって、進行される請求項９に記載の駆動方法。
13. 前記不揮発性メモリ装置で複数のマルチ−ビット不揮発性メモリセルがＩＳＰＰプログラミング技術を利用して増加型プログラミングを経験したか否かを識別するために、前記プログラム動作の間に前記フォース−ビットレジスターで前記マルチ−ビットフォース−ビットベクトルの少なくとも一部を変形する段階をさらに含む請求項１２に記載の駆動方法。
14. 不揮発性メモリ装置の駆動方法において、
    マルチ−ビット不揮発性メモリセルの中でいずれかが収容できない高い閾値電圧を有する消去されたセルであるか否かを識別するために、ページバッファからポスト−プログラムデータ及び前記マルチ−ビット不揮発性メモリセルのローのプログラミングの間に使用されたフォース−ビットデータを読み出す段階と共に前記マルチ−ビット不揮発性メモリセルを読み出す段階によって前記不揮発性メモリ装置で前記マルチ−ビット不揮発性メモリセルのローにエラー検出動作を遂行する段階を包含する駆動方法。
15. 前記エラー検出動作を遂行する段階は、
    前記ページバッファへデータの複数のページをローディングする段階と、
    前記ページバッファから前記複数のページと共に前記マルチ−ビット不揮発性メモリセルの前記ローをプログラムする段階と、によって進行される請求項１４に記載の駆動方法。
16. 前記マルチ−ビット不揮発性メモリセルの前記ローをプログラムする段階は、前記ローでマルチ−ビット不揮発性メモリセルの対応するプログラム状態として前記ページバッファで前記データの少なくとも一部を再設定する段階を含む請求項１５に記載の駆動方法。
17. 前記マルチ−ビット不揮発性メモリセルの前記ローをプログラムする段階は、前記ロー内で対応するマルチ−ビット不揮発性メモリセルへプログラム動作の情報を指示するためにプリ−ロードされたフォース−ビットベクトルのビットを変更する段階を含む請求項１６に記載の駆動方法。
18. 前記マルチ−ビット不揮発性メモリセルの前記ローをプログラムする段階は、前記ロー内で対応するＩＳＰＰプログラム動作の遂行を指示するためにプリ−ロードされたフォース−ビットベクトルのビットを変更する段階を含む請求項１６に記載の駆動方法。
19. メモリシステムにおいて、
    少なくとも１つの不揮発性メモリ装置と、
    前記少なくとも１つの不揮発性メモリ装置に電気的に連結されたメモリ制御器と、を含み、
    前記メモリ制御器は中央処理回路及びＥＣＣ回路を含み、
    前記ＥＣＣ回路はプログラム動作の間に前記少なくとも１つの不揮発性メモリ装置にプログラムされたデータに対してデータ復元動作を遂行し、
    前記データ復元動作は前記少なくとも１つの不揮発性メモリ装置で第１複数のマルチ−ビット不揮発性メモリセルそして前記プログラム動作の間に変形されたフォース−ビットデータベクトルを読み出すことを通じて遂行され、
    前記フォース−ビットデータベクトルは前記第１複数のマルチ−ビット不揮発性メモリセルのいずれかがエラー可能であるデータを含むか否かを識別するためのことであるメモリシステム。
20. 前記データ復元動作は、前記第１複数のマルチ−ビット不揮発性メモリセルが実質的に高い閾値電圧を有する消去されたセルであるか否かを識別するために、前記第１複数のマルチ−ビット不揮発性メモリセルに連関されたページバッファからデータを読み出すことを含む請求項１９に記載のメモリシステム。
21. 前記プログラム動作は等価第１データ値を有する初期フォース−ビットデータベクトルを複数の第２データ値を有する変形されたフォース−ビットデータベクトルに変形することを含み、
    前記複数の第２データ値は、前記プログラム動作の間に少なくとも部分プログラミングを経験した前記第１複数のマルチ−ビット不揮発性メモリセルの各々を識別することである請求項１９に記載のメモリシステム。
22. 前記プログラム動作は、
    等価第１データ値を有する初期フォース−ビットデータベクトルを複数の第２データ値を有する変形されたフォース−ビットデータベクトルに変形することと、
    前記プログラム動作の間に前記第１複数のマルチ−ビット不揮発性メモリセルの少なくとも１つの成功的なプログラミングに応答して前記ページバッファでデータをアップデートすることと、を含み、
    前記複数の第２データ値は、前記プログラム動作の間に少なくとも部分プログラミングを経験した前記第１複数のマルチ−ビット不揮発性メモリセルの各々を識別することである請求項２０に記載のメモリシステム。
    
    

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