JP2013238644A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位の劣化を抑制する液晶表示装置を提供する。
【解決手段】画素電極ＰＥと、第１方向Ｘの一方側に配置されたソース配線Ｓと画素電極ＰＥとの接続を切替えるスイッチング素子ＳＷと、を備えた第１基板ＡＲと、第２方向Ｙに延びた共通電極ＣＥを備えた第２基板ＣＴと、第１基板ＡＲと第２基板ＣＴとの間に保持された液晶分子を含む液晶層ＬＱと、を備え、画素電極ＰＥは、第１方向Ｘに並んで配置されるとともに、ソース配線Ｓと略平行に延びた主画素電極ＰＡを備えた第１画素電極ＰＥと第２画素電極ＰＥとを備え、共通電極ＣＥは、第１方向Ｘにおいて第１画素電極ＰＥの他方側に配置されるとともに第２画素電極ＰＥの一方側に配置され、第１画素電極ＰＥの主画素電極ＰＡは、第１方向Ｘの一方側に配置されたソース配線Ｓに沿って配置され、第２画素電極ＰＥの主画素電極ＰＡは、第１方向Ｘの他方側のソース配線Ｓに沿って配置された液晶表示装置。
【選択図】図２

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開平９−１６００４１号公報 特開２００９−１９２８２２号公報

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

実施形態によれば、ゲート配線と、前記ゲート配線と交差するソース配線と、前記ゲート配線間および前記ソース配線間に配置され、前記ゲート配線が延びる方向に並んで配置されるとともに、前記ソース配線と略平行に延びた主画素電極を備えた画素電極と、前記画素電極に対して前記ゲート配線が延びる方向の一方側に配置された前記ソース配線と前記画素電極との電気的接続を切替えるスイッチング素子と、を備えた第１基板と、前記ソース配線と略平行に延びた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、前記画素電極は、前記主画素電極が前記ゲート配線の延びる方向の一方側に配置された前記ソース配線に沿って配置された第１画素電極と、前記ゲート配線の延びる方向の他方側の前記ソース配線に沿って配置された第２画素電極と、を備え、前記共通電極は、前記ゲート配線が延びる方向において前記第１画素電極の他方側に配置されるとともに前記第２画素電極の一方側に配置された液晶表示装置が提供される。

図１は、実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示した液晶表示パネルを対向基板側から見たときに、第１方向に並んだ２つの画素の構造例を概略的に示す平面図である。 図３は、図２に示した液晶表示パネルをＩＩＩ−ＩＩＩ線で切断したときの断面構造を概略的に示す断面図である。 図４は、中間調の画面の中央に白色の窓を表示するときにソース配線の電位波形の一例を示す図である。 図５は、中間調の画面の中央に白色の窓を表示した一例を示す図である。 図６は、アクティブエリアにおける第１画素と第２画素との配置の一例を示す図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。ゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って並んで配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤ（駆動回路）の少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、補助容量ＣＳなどを備えている。補助容量ＣＳは、例えば補助容量線Ｃとスイッチング素子ＳＷの半導体層との間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときに、第１方向Ｘに並んだ２つの画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

図示した画素ＰＸのそれぞれは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿って延出している。ソース配線Ｓ１乃至ソース配線Ｓ３は、第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間、及び、ソース配線Ｓ２とソース配線Ｓ３との間にそれぞれ配置されている。また、画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置されている。

図示した例では、画素ＰＸは第１画素電極ＰＥ１が配置された第１画素ＰＸ１と、第２画素電極ＰＥ２が配置された第２画素ＰＸ２とを有している。第１画素ＰＸ１と第２画素ＰＸ２とは第１方向Ｘに並んで配置されている。

第１画素ＰＸ１において、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該第１画素ＰＸ１とその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該第１画素ＰＸ１とその右側に隣接する第１画素ＰＸ２との境界に跨って配置されている。

第２画素ＰＸ２において、ソース配線Ｓ２は左側端部に配置され、ソース配線Ｓ３は右側端部に配置されている。厳密には、ソース配線Ｓ２は当該第２画素ＰＸ２とその左側に隣接する第１画素ＰＸ１との境界に跨って配置され、ソース配線Ｓ３は当該第２画素ＰＸ２とその右側に隣接する画素との境界に跨って配置されている。

また、ゲート配線Ｇ１は当該第１画素ＰＸ１および第２画素ＰＸ２の上側端部に沿って配置され、ゲート配線Ｇ２は当該第１画素ＰＸ１および第２画素ＰＸ２の下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該第１画素ＰＸ１および第２画素ＰＸ２とその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該第１画素ＰＸ１および第２画素ＰＸ２とその下側に隣接する画素との境界に跨って配置されている。

補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間において、ゲート配線Ｇ２近傍に第１方向Ｘに延びるとともに、ソース配線Ｓ１及びソース配線Ｓ３に沿って分岐してゲート配線Ｇ１側に延びている。

なお、本実施形態では補助容量線Ｃは画素ＰＸの境界を遮光する遮光層としても用いられている。アレイ基板１０に遮光層を設けることにより、対向基板ＣＴとアレイ基板１０とを貼り合わせる際のズレにより開口率が低下することを回避することができる。また、補助容量線Ｃに共通電極ＣＥと同じ電圧を印加することにより、上層に配置されたソース配線Ｓからの漏れ電界の液晶の配向に対する影響を抑制することができる。

スイッチング素子ＳＷは、第１方向Ｘにおいて画素電極ＰＥの一方側のソース配線Ｓと当該画素電極ＰＥとの電気的接続を切替える。スイッチング素子ＳＷは、ゲート電極ＥＧと、ソース電極ＥＳと、ドレイン電極ＥＤと、半導体層ＰＳとを備えている。ゲート電極ＥＧは、対応するゲート配線Ｇと電気的に接続されている（あるいは一体に形成されている）。ソース電極ＥＳは対応するソース配線Ｓと電気的に接続されている（あるいは一体に形成されている）。ドレイン電極ＥＤは、対応する画素電極ＰＥと電気的に接続されている（あるいは一体に形成されている）。半導体層ＰＳは、一端がソース配線Ｓと電気的に接続し、他端が画素電極ＰＥと電気的に接続し、一端と他端との間でゲート電極ＥＧとゲート絶縁膜（図示せず）を介して対向している。図示した例では、半導体層ＰＳとゲート電極ＥＧとはゲート絶縁膜を介して２箇所で対向している。

第１画素ＰＸ１のスイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ２及びソース配線Ｓ１に電気的に接続されている。スイッチング素子ＳＷは、ゲート配線Ｇ２とソース配線Ｓ１との交点近傍に設けられている。

スイッチング素子ＳＷのソース電極ＥＳはソース配線Ｓ１と電気的に接続され（あるいは一体に形成され）、ゲート配線Ｇ２を越えて隣接する画素側でコンタクトホールＣＨ３において半導体層ＰＳと電気的に接続している。

スイッチング素子ＳＷのゲート電極ＥＧは、ゲート配線Ｇ２と電気的に接続され（あるいは一体に形成され）、第２方向Ｙに延びた半導体層ＰＳと２箇所で対向している。すなわち、スイッチング素子ＳＷはダブルゲート型のスイッチング素子である。

第１画素ＰＸ１のスイッチング素子ＳＷにおいて、半導体層ＰＳは、画素電極ＰＥと接続した端部がソース配線Ｓ１に沿って延長され、分岐した補助容量線Ｃ１の下層に沿って延びている。半導体層ＰＳはゲート配線Ｇ１近傍まで補助容量線Ｃ１と重なって配置されている。

半導体層ＰＳは、ゲート配線Ｇ２近傍に形成されたコンタクトホールＣＨ１においてコンタクト電極ＥＣと電気的に接続されている。コンタクト電極ＥＣは、ゲート配線Ｇ２近傍に形成されたコンタクトホールＣＨ２において画素電極ＰＥと電気的に接続されている。

第２画素ＰＸ２のスイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ２及びソース配線Ｓ２に電気的に接続されている。スイッチング素子ＳＷは、ゲート配線Ｇ２とソース配線Ｓ２との交点に設けられている。

スイッチング素子ＳＷのソース電極ＥＳは、ソース配線Ｓ２と電気的に接続され（あるいは一体に形成され）、ゲート配線Ｇ２を越えて隣接する画素側でコンタクトホールＣＨ３において半導体層ＰＳと電気的に接続している。

スイッチング素子ＳＷのゲート電極ＥＧは、ゲート配線Ｇ２と電気的に接続され（あるいは一体に形成され）、第２方向Ｙに延びた半導体層ＰＳと２箇所で対向している。すなわち、スイッチング素子ＳＷはダブルゲート型のスイッチング素子である。

第２画素ＰＸ２のスイッチング素子ＳＷにおいて、半導体層ＰＳは、画素電極ＰＥと接続した端部がソース配線Ｓ３に沿って延長され、分岐した補助容量線Ｃ１の下層に沿って延びている。半導体層ＰＳはゲート配線Ｇ１近傍まで補助容量線Ｃ１と重なって配置されている。

半導体層ＰＳは、ゲート配線Ｇ２近傍に形成されたコンタクトホールＣＨ１においてコンタクト電極ＥＣと電気的に接続されている。コンタクト電極ＥＣは、ゲート配線Ｇ２近傍に形成されたコンタクトホールＣＨ２において画素電極ＰＥと電気的に接続されている。

このようなスイッチング素子ＳＷは、ソース配線Ｓおよび主画素電極ＰＡと重なる領域に設けられ、表示に寄与する開口部の面積の低減を抑制している。

画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ及びコンタクト部ＰＣを備えている。
主画素電極ＰＡは、コンタクト部ＰＣから画素ＰＸの上側端部付近まで第２方向Ｙに沿って直線的に延出している。主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

コンタクト部ＰＣは、コンタクトホールＣＨ１、ＣＨ２においてコンタクト電極ＥＣおよびスイッチング素子ＳＷの半導体層ＰＳと電気的に接続されている。コンタクト部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。

本実施形態では、第１画素電極ＰＥ１の主画素電極ＰＡは、第１画素ＰＸ１のスイッチング素子ＳＷが接続されたソース配線Ｓ１近傍に第２方向Ｙに沿って配置されている。第２画素電極ＰＥ２の主画素電極ＰＡは、第２画素ＰＸ２のスイッチング素子ＳＷが接続されないソース配線Ｓ３近傍に第２方向Ｙに沿って配置されている。

すなわち、第１画素電極ＰＥ１の主画素電極ＰＡは第１方向Ｘの一方側のソース配線Ｓ１に沿って配置され、第２画素電極ＰＥ２の主画素電極ＰＡは第１方向Ｘの他方側のソース配線Ｓ３に沿って配置されている。

換言すると、ソース配線Ｓ１の第１方向Ｘにおける両脇には、左側の画素の主画素電極ＰＡと右側の第１画素ＰＸ１の主画素電極ＰＡとが第２方向Ｙに延びて配置されている。ソース配線Ｓ２の第１方向Ｘにおける両脇には主画素電極ＰＡが配置されない。ソース配線Ｓ３の第１方向Ｘにおける両脇には、左側の第２画素ＰＸ２の主画素電極ＰＡと右側の画素の主画素電極ＰＡとが第２方向に延びて配置されている。

シールド層ＳＬＤは、ゲート配線Ｇ１、Ｇ２と対向するように配置されているとともに、ソース配線Ｓ２と対向するように配置されている。すなわち、シールド層ＳＬＤは、主画素電極ＰＡが両脇に配置されていないソース配線Ｓ２と、ゲート配線Ｇ１、Ｇ２とに対向している。シールド層ＳＬＤは、例えば共通電極ＣＥと同電位である。

共通電極ＣＥは、主共通電極ＣＡを備えている。主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡ間において主画素電極ＰＡと所定の距離をおいて配置され、主画素電極ＰＡと略平行な第２方向Ｙに延びている。あるいは、主共通電極ＣＡは、Ｘ−Ｙ平面内において、両脇に主画素電極ＰＡが配置されないソース配線Ｓと対向するとともに主画素電極ＰＡと略平行に延出している。主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、主共通電極ＣＡは、第１画素ＰＸ１と第２画素２との境界に跨って配置されている。主共通電極ＣＡはソース配線Ｓ２と対向している。主共通電極ＣＡは、アクティブエリア内あるいはアクティブエリア外において他の主共通電極と互いに電気的に接続されている。

第１画素ＰＸ１において、主共通電極ＣＡは右側端部に配置されている。厳密には、主共通電極ＣＡは当該第１画素ＰＸ１とその右側に隣接する第２画素ＰＸ２との境界に跨って配置されている。

第１画素ＰＸ１の画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、主画素電極ＰＡは第１画素ＰＸ１の左側端部に配置され、主共通電極ＣＡは第１画素ＰＸ１の右側端部に配置されている。主画素電極ＰＡと主共通電極ＣＡとは互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡは画素電極ＰＥとは重ならない。

第２画素ＰＸ２において、主共通電極ＣＡは左側端部に配置されている。厳密には、主共通電極ＣＡは当該第２画素ＰＸ２とその左側に隣接する第１画素ＰＸ１との境界に跨って配置されている。

第２画素ＰＸ２の画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、主画素電極ＰＡは第２画素ＰＸ２の右側端部に配置され、主共通電極ＣＡは第２画素ＰＸ２の左側端部に配置されている。主画素電極ＰＡと主共通電極ＣＡとは互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡは画素電極ＰＥとは重ならない。

すなわち、隣接する第１画素ＰＸ１の主画素電極ＰＡと第２画素電極ＰＸ２の主画素電極ＰＡとの間には、１本の主共通電極ＣＡが位置している。換言すると、第１画素ＰＸ１の主画素電極ＰＡと第２画素ＰＸ２の主画素電極ＰＡとは、主共通電極ＣＡと対向する位置を挟んだ両側に配置されている。このため、第１画素ＰＸ１の主画素電極ＰＡ、主共通電極ＣＡ、及び、第２画素ＰＸ２の主画素電極ＰＡは、第１方向Ｘに沿って左から右へこの順に配置されている。

これらの主画素電極ＰＡと主共通電極ＣＡとの第１方向Ｘに沿った間隔は略一定である。すなわち、主共通電極ＣＡと第１画素ＰＸ１の主画素電極ＰＡとの第１方向Ｘに沿った間隔は、主共通電極ＣＡと第２画素ＰＸ２の主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。

本実施形態では、ソース配線Ｓ１、Ｓ３と対向する位置にシールド層ＣＳＬが配置されている。シールド層ＣＳＬは、第１方向Ｘにおける両脇に主画素電極ＰＡが配置されたソース配線Ｓと対向する位置に配置されている。シールド層ＣＳＬは共通電極ＣＥと同層に配置され、共通電極ＣＥと同じ材料で同時に形成される。

図３は、図２に示した液晶表示パネルＬＰＮをＩＩＩ−ＩＩＩ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。スイッチング素子ＳＷの半導体層ＰＳは、第１絶縁基板１０の上に形成され、ゲート絶縁膜１１に覆われている。補助容量線Ｃは、ゲート絶縁膜１１上に形成され、第１層間絶縁膜１２に覆われている。ソース配線Ｓは、第１層間絶縁膜１２の上に形成され、第２層間絶縁膜１３によって覆われている。ゲート絶縁膜１１を介して半導体層ＰＳと補助容量線Ｃとが対向する部分で補助容量ＣＳが形成される。

なお、図示しないゲート配線は、例えば、補助容量線Ｃと同層のゲート絶縁膜１１と第１層間絶縁膜１２との間に配置されている。コンタクト電極ＥＣは、例えばソース配線Ｓと同層の第１層間絶縁膜１２と第２層間絶縁膜１３との間に配置されている。

画素電極ＰＥおよびシールド層ＳＬＤは、第２層間絶縁膜１３の上に形成されている。画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。シールド層ＳＬＤはソース配線Ｓと対向して配置されている。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆い、第２層間絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、シールド層ＣＳＬ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタＣＦＲは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタＣＦＢは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタＣＦＧは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。

共通電極ＣＥ及びシールド層ＣＳＬは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。共通電極ＣＥと画素電極ＰＥとの第３方向Ｚに沿った間隔は略一定である。第３方向Ｚとは、第１方向Ｘ及び第２方向Ｙに直交する方向、あるいは、液晶表示パネルＬＰＮの法線方向である。

なお、主画素電極ＰＡに挟まれたソース配線Ｓと対向するようにシールド層ＣＳＬを配置することにより、第１方向Ｘに隣接する画素ＰＸ同士が互いに電界の影響を受けることを抑制することができ、表示品位を改善することができる。また、シールド層ＣＳＬは、設計に応じて省略してもよい。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図２に示したように、第２方向Ｙと略平行であって、同じ向きである。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。また、液晶層の厚みであるセルギャップは、主画素電極ＰＡと主共通電極ＣＡとの間隔よりも小さい。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第２方向Ｘと平行、あるいは、第１方向Ｘと平行である。

図２において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

また、図２において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について、図面を参照しながら説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）では、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。

ここで、第１配向膜ＡＬ１を第１配向処理方向ＰＤ１に配向処理した結果、第１配向膜ＡＬ１の近傍における液晶分子ＬＭは第１配向処理方向ＰＤ１に初期配向され、第２配向膜ＡＬ２を第２配向処理方向ＰＤ２に配向処理した結果、第２配向膜ＡＬ２の近傍における液晶分子ＬＭは第２配向処理方向ＰＤ２に初期配向される。そして、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２は互いに平行で且つ同じ向きである場合には、上述のように液晶分子ＬＭはスプレイ配向になり、上記したように液晶層ＬＱの中間部を境界として、アレイ基板ＡＲ上の第１配向膜ＡＬ１の近傍での液晶分子ＬＭの配向と対向基板ＣＴ上の第２配向膜ＡＬ２の近傍での液晶分子ＬＭの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。

なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。

図２に示した例では、第２画素電極ＰＥ２と主共通電極ＣＡとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。第１画素電極ＰＥ１と主共通電極ＣＡとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

ＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

ＯＦＦ状態では、液晶分子ＬＭは、第２方向Ｙに略平行な方向に初期配向している。画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ状態では、液晶分子ＬＭのダイレクタ（あるいは液晶分子ＬＭの長軸方向）が、Ｘ−Ｙ平面内で、第１偏光板ＰＬ１の第１偏光軸ＡＸ１及び第２偏光板ＰＬ２の第２偏光軸ＡＸ２に対して概ね４５°ずれた状態となったときに、液晶の光学的な変調率が最も高くなる（つまり、開口部ＡＰでの透過率が最大となる）。

ＯＮ状態となったとき、主共通電極ＣＡと第２画素ＰＸ２の画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で４５°−２２５°の方位と略平行となり、主共通電極ＣＡと第１画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で１３５°−３１５°の方位と略平行となり、ピーク透過率が得られる。このとき、一画素あたりの透過率分布に着目すると、画素電極ＰＥ上及び共通電極ＣＥ上においては透過率が略ゼロとなる一方で、画素電極ＰＥと共通電極ＣＥとの間の電極間隙では、略全域に亘って高い透過率が得られる。

上記液晶表示パネルＬＰＮの動作において、ソース配線Ｓ、ゲート配線Ｇに供給される電位の影響により液晶の配向が乱れる場合がある。特に、画素電極ＰＥがソース配線Ｓと略平行に配置される場合、ソース配線Ｓからの漏れ電界により、画素電極ＰＥの電位と共通電極ＣＥの電位とにより決定される所望の液晶配向状態から、液晶の配向が乱れてクロストークなどの表示品位低下を招くことがある。

例えば液晶を駆動する画素極性反転方式として、１行１列ごとに画素の極性を反転させる１Ｈ１Ｖ反転駆動方式（ドット反転駆動方式）や、列単位で画素の極性を反転させるカラム反転駆動方式などがある。

１Ｈ１Ｖ反転駆動の場合、１行ごとにソース配線Ｓの極性が反転するため、ソース配線Ｓからの漏れ電界が発生したとしても液晶の応答が追随せず、漏れ電界の影響は比較的小さくなる。一方、カラム反転駆動の場合、１フレーム期間でソース配線Ｓの極性が同じになるため極性反転が少なく低消費電力に有効であるが、例えばフレーム周波数６０Ｈｚの場合、１フレームが１６．７ｍｓであり、ソース配線Ｓからの漏れ電界により液晶が十分応答する。そのため、カラム反転駆動方式を採用した液晶表示パネルでは、縦クロストークが顕在化する可能性があった。

クロストークを改善するためにソース配線Ｓ上に共通電極ＣＥと同電位のシールド層を配置することも可能である。しかしながら、シールド層上は透過率に寄与しない領域となるため、所定の透過率を維持する場合には十分な大きさのシールド層を配置することが困難となる。そこで、本実施形態では、透過率の低下を回避するとともにクロストークの改善を実現する液晶表示装置を提供する。

例えば図２に示す第１画素ＰＸ１と第２画素ＰＸ２との画素電位が保持される期間において、第１画素ＰＸ１の主画素電極ＰＡに印加される電圧の極性が正極性であり、第２画素ＰＸ２の主画素電極ＰＡに印加される電圧の極性が負極性であり、ソース配線Ｓ２に印加される電圧が負極性であるとする。

このとき、第１画素ＰＸ１では主画素電極ＰＡとソース配線Ｓ２との電位差が比較的大きくなるため、第１画素ＰＸ１の主画素電極ＰＡと主共通電極ＣＡとの間に生じる電界は、ソース配線Ｓ２からの漏れ電界の影響を受けて液晶の配向が乱れることがある。

一方、第２画素ＰＸ２では主画素電極ＰＡとソース配線Ｓ２との電位差が比較的小さくなるため、第２画素ＰＸ２の主画素電極ＰＡと主共通電極ＣＡとの間に生じる電界へのソース配線Ｓ２からの漏れ電界の影響が抑制されて、液晶の配向が乱れることが回避される。

図４は、中間調の画面の中央に白色の窓ＷＷを表示するときにソース配線の電位波形の一例を示す図である。ここでは、カラム反転駆動方式を採用した液晶表示パネルＰＮＬにおいて、第１方向Ｘに並んで配置された２本のソース配線Ｓの電位波形の一例を示している。
図５は、中間調の画面の中央に白色の窓ＷＷを表示した一例を示す図である。
ソース配線Ｓｋ、Ｓｋ＋１（ｋは正の整数）が白色の窓ＷＷを含む列に配置される場合、Ｎ番目のフレーム期間において、最初の期間ｔ１においてソース配線Ｓｋには共通電極電位Ｖｃｏｍ（例えば０Ｖ）に対して正極性の中間調表示に対応する電圧（例えば２Ｖ）が印加され、ソース配線Ｓｋ＋１には共通電極電位Ｖｃｏｍに対して負極性の中間調表示に対応する電圧（例えば−２Ｖ）が印加される。この期間ｔ１において、白色の窓ＷＷの上部（画素Ｐ１）に中間調の信号が書き込まれる。

続く期間ｔ２において、ソース配線Ｓｋには共通電極電位Ｖｃｏｍに対して正極性の白表示に対応する電圧（例えば４Ｖ）が印加され、ソース配線Ｓｋ＋１には共通電極電位Ｖｃｏｍに対して負極性の白表示に対応する電圧（例えば−４Ｖ）が印加される。この期間ｔ２において、白色の窓ＷＷ部分に白表示に対応する信号が書き込まれる。

続く期間ｔ３において、ソース配線Ｓｋには共通電極電位Ｖｃｏｍに対して正極性の中間調表示に対応する電圧（例えば２Ｖ）が印加され、ソース配線Ｓｋ＋１には共通電極電位Ｖｃｏｍに対して負極性の中間調表示に対応する電圧（例えば−２Ｖ）が印加される。この期間ｔ３において、白色の窓ＷＷの下部（画素Ｐ２）に中間調の信号が書き込まれる。

次にＮ＋１番目のフレーム期間では、ソース配線Ｓｋに印加される電圧とソース配線Ｓｋ＋１に印加される電圧との極性が逆になる。すなわち、Ｎ＋１番目のフレーム期間の最初の期間ｔ４において、ソース配線Ｓｋには共通電極電位Ｖｃｏｍに対して負極性の中間調表示に対応する電圧（例えば−２Ｖ）が印加され、ソース配線Ｓｋ＋１には共通電極電位Ｖｃｏｍに対して正極性の中間調表示に対応する電圧（例えば２Ｖ）が印加される。この期間ｔ４において、白色の窓ＷＷの上部（画素Ｐ１）に中間調の信号が書き込まれる。

続く期間ｔ５において、ソース配線Ｓｋには共通電極電位Ｖｃｏｍに対して負極性の白色表示に対応した電圧（例えば−４Ｖ）が印加され、ソース配線Ｓｋ＋１には共通電極電位Ｖｃｏｍに対して正極性の白表示に対応する電圧（例えば４Ｖ）が印加される。この期間ｔ５において、白色の窓ＷＷ部分に白表示に対応する信号が書き込まれる。

続く期間ｔ６において、ソース配線Ｓｋには共通電極電位Ｖｃｏｍに対して負極性の中間調表示に対応する電圧（例えば−２Ｖ）が印加され、ソース配線Ｓｋ＋１には共通電極電位Ｖｃｏｍに対して負極性の中間調表示に対応する電圧（例えば−２Ｖ）が印加される。この期間ｔ６において、白色の窓ＷＷの下部（画素Ｐ２）に中間調の信号が書き込まれる。

このとき、ソース配線Ｓｋとソース配線Ｓｋ＋１との間に配置された第１画素ＰＸ１では、主画素電極ＰＡはソース配線Ｓｋ側に配置され、ソース配線Ｓｋ＋１と対向する位置に配置された主共通電極ＣＡと主画素電極ＰＡとの間の電界により液晶の配向が制御される。

この第１画素ＰＸ１が白色の窓ＷＷの上部に位置する場合、画素電極ＰＥに供給される中間調の信号は、ソース配線Ｓｋと同じ極性であり、ソース配線Ｓｋ＋１と逆の極性である。したがって、主画素電極ＰＡとソース配線Ｓｋ＋１との電位差が比較的大きくなり、主画素電極ＰＡと主共通電極ＣＡとの間の電界はソース配線Ｓｋ＋１からの漏れ電界による影響を受ける。その結果、白色の窓ＷＷの上部に位置する第１画素ＰＸ１は所望の中間調よりも明るい表示となる。

一方、この第１画素ＰＸ１が白色の窓ＷＷの下部に位置する場合、ソース配線Ｓｋとソース配線Ｓｋ＋１との極性が次のフレーム期間で反転するため、画素電極ＰＥに供給される中間調の信号は、ソース配線Ｓｋ＋１と同じ極性であり、ソース配線Ｓｋと逆の極性となる期間が比較的長くなる。したがって、主画素電極ＰＡとソース配線Ｓｋ＋１との電位差が比較的小さくなり、主画素電極ＰＡと主共通電極ＣＡとの間の電界に対するソース配線Ｓｋ＋１からの漏れ電界による影響が抑制される。その結果、白色の窓ＷＷの下部に位置する第１画素ＰＸ１は所望の中間調表示となる。

また、ソース配線Ｓｋとソース配線Ｓｋ＋１との間に配置された第２画素ＰＸ２では、主画素電極ＰＡはソース配線Ｓｋ＋１側に配置され、ソース配線Ｓｋと対向する位置に配置された主共通電極ＣＡと主画素電極ＰＡとの間に生じる電界により液晶の配向が制御される。

この第２画素ＰＸ２が白色の窓ＷＷの上部に位置する場合、画素電極ＰＥに供給される中間調の信号は、ソース配線Ｓｋと同じ極性であり、ソース配線Ｓｋ＋１と逆の極性である。したがって、主画素電極ＰＡとソース配線Ｓｋとの電位差が比較的小さくなり、主画素電極ＰＡと主共通電極ＣＡとの間の電界に対するソース配線Ｓｋからの漏れ電界による影響が抑制される。その結果、白色の窓ＷＷの下部に位置する第２画素ＰＸ２は所望の中間調表示となる。

一方、この第１画素ＰＸ１が白色の窓ＷＷの下部に位置する場合、ソース配線Ｓｋとソース配線Ｓｋ＋１との極性が次のフレーム期間で反転するため、画素電極ＰＥに供給される中間調の信号は、ソース配線Ｓｋ＋１と同じ極性であり、ソース配線Ｓｋと逆の極性となる期間が比較的長くなる。したがって、主画素電極ＰＡとソース配線Ｓｋとの電位差が比較的大きくなり、主画素電極ＰＡと主共通電極ＣＡとの間の電界はソース配線Ｓｋからの漏れ電界による影響を受ける。その結果、白色の窓ＷＷの下部に位置する第２画素ＰＸ１は所望の中間調よりも明るい表示となる。

なお、第２方向Ｙにおける中央部分に白色の窓ＷＷがない列のソース配線Ｓには、各フレーム期間において一定レベルの中間調表示に対応する電圧が印加され、フレーム毎に極性が反転することになる。この列に位置する画素ＰＸでは、白色の窓ＷＷがある列に比べて主画素電極ＰＡとソース配線Ｓとの電位差が大きくならず、液晶の配向乱れも顕著ではない。

すなわち、各画素ＰＸにおいて、開口部ＡＰの第１方向Ｘにおける両端に位置する主画素電極ＰＡとソース配線Ｓとの電位差が小さくなるように主画素電極ＰＡの位置を決定することにより、液晶の配向が乱れることを回避して、クロストークの発生を抑制することができる。また、ソース配線Ｓからの漏れ電界の影響が小さくなるため、シールド層ＳＬＤを大きくする必要もなく、開口率の低下も回避することができる。

なお、シールド層ＳＬＤが配置されていないソース配線Ｓの上層には、主画素電極ＰＡが配置されるため、主画素電極ＰＡによりソース配線Ｓからの漏れ電界を遮ることができる。

図６は、アクティブエリアＡＣＴにおける第１画素ＰＸ１と第２画素ＰＸ２との配置の一例を示す図である。なお、図６には説明に必要なアレイ基板１０の構成のみを概略的に記載し、他の構成は省略している。

上述したように、主画素電極ＰＡとソース配線Ｓとの電位差の大小は、画素ＰＸの走査方向に対するアクティブエリアＡＣＴにおける位置や表示画像により変わる。そこで、本実施形態では、アクティブエリアＡＣＴにおいて、第１方向Ｘに沿って第１画素ＰＸ１と第２画素ＰＸ２とを交互に並べて配置し、第２方向Ｙに沿って第１画素ＰＸ１と第２画素ＰＸ２とを交互に並べて配置している。

このように第１画素ＰＸ１と第２画素ＰＸ２とを配置することにより、例えば図５に示す白色の窓ＷＷの上部および下部に位置する場合であっても、明るく表示される画素（「明」と記載した画素）は第１画素ＰＸ１と第２画素ＰＸ２とのいずれか一方であり、他方は所望の表示となる画素（「―」と記載した画素）である。さらに、液晶の配向が乱れる画素と所望の表示となる画素とが第１方向Ｘおよび第２方向Ｙに沿って交互に配置されるため、輝線や暗線が視認されることがなく表示品位の劣化が抑制される。

すなわち、このような本実施形態によれば、透過率の低下を抑制するとともにクロストークの発生を回避することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。

また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと主共通電極ＣＡとの間の電極間距離を拡大することで対応することが可能となる。

また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。

また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥとの共通電極ＣＥとの水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての第１画素ＰＸ１で共通であり全ての第２画素ＰＸ２で共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。特に、主共通電極ＣＡがそれぞれソース配線Ｓの直上に配置されている場合には、主共通電極ＣＡがソース配線Ｓよりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。

また、主共通電極ＣＡをそれぞれソース配線Ｓの直上に配置することによって、画素電極ＰＥと主共通電極ＣＡとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。

なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、図２に示したように、第２方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、第２方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ１が４５°〜９０°、望ましくは７０°以上とすることが好ましい。

なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。

以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、ＡＣＴ…アクティブエリア、ＰＸ…画素、Ｇ…ゲート配線、Ｃ…補助容量線、Ｓ…ソース配線、Ｘ…第１方向、Ｙ…第２方向、ＧＤ…ゲートドライバ、ＳＤ…ソースドライバ、ＳＷ…スイッチング素子、ＰＥ…画素電極、ＰＥ１…第１画素電極、ＰＥ２…第２画素電極、ＣＥ…共通電極、ＣＳ…補助容量、ＰＳ…半導体層、ＰＡ…主画素電極、ＰＣ…コンタクト部、ＳＬＤ…シールド層、ＣＡ…主共通電極、ＣＳＬ…シールド層（第２シールド層）、ＬＭ…液晶分子、ＰＮＬ…液晶表示パネル、４…バックライト、１１…ゲート絶縁膜、１２、１３…層間絶縁膜。

Claims (7)

1. ゲート配線と、前記ゲート配線と交差するソース配線と、前記ゲート配線間および前記ソース配線間に配置され、前記ゲート配線が延びる方向に並んで配置されるとともに、前記ソース配線と略平行に延びた主画素電極を備えた画素電極と、を備えた第１基板と、
   前記ソース配線と略平行に延びた共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
   前記画素電極は、前記主画素電極が前記ゲート配線の延びる方向の一方側に配置された前記ソース配線に沿って配置された第１画素電極と、前記ゲート配線の延びる方向の他方側の前記ソース配線に沿って配置された第２画素電極と、を備え、
   前記共通電極は、前記ゲート配線が延びる方向において前記第１画素電極の他方側に配置されるとともに前記第２画素電極の一方側に配置された液晶表示装置。
2. 前記第１画素電極と前記第２画素電極とは、前記ゲート配線が延びる方向に交互に並んで配置されるとともに、前記ソース配線が延びる方向に交互に並んで配置される請求項１記載の液晶表示装置。
3. 前記第１基板は、前記画素電極に対して前記ゲート配線が延びる方向の一方側に配置された前記ソース配線と前記画素電極との電気的接続を切替えるスイッチング素子と、前記ゲート配線と略平行に延びるとともに前記主画素電極および前記ソース配線に沿って分岐した補助容量線と、をさらに備え、
   前記スイッチング素子は、分岐した前記補助容量線と絶縁層を介して重なるように延びた半導体層を備える請求項１又は請求項２記載の液晶表示装置。
4. 前記共通電極は、前記ソース配線と対向するように配置されている請求項１乃至請求項３のいずれか１項記載の液晶表示装置。
5. 前記第１基板は、前記第１画素電極の他方側であって前記第２画素電極の一方側に配置された前記ソース配線の部分の上層に配置されたシールド層を更に備える請求項１乃至請求項４のいずれか１項記載の液晶表示装置。
6. 前記第２基板は、前記第１画素電極の一方側であって前記第２画素電極の他方側に配置された前記ソース配線の部分と対向する第２シールド層を更に備える請求項１乃至請求項５のいずれか１項記載の液晶表示装置。
7. 前記ゲート配線および前記ソース配線を駆動する駆動回路を更に備え、
   前記駆動回路は、１フレーム期間において前記ゲート配線が延びる方向に隣接した前記ソース配線に異なる極性の電圧を印加するとともに、フレーム期間単位で前記ソース配線に印加する電圧の極性を反転する請求項１乃至請求項６のいずれか１項記載の液晶表示装置。

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