JP2013232256A - 半導体記憶装置およびその制御方法 - Google Patents
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Abstract
【解決手段】それぞれがビット線BL<0>,BLX<0>〜BL<m>,BLX<m>とワード線WLの間に設けられた複数のメモリセルMCを含む、複数のカラム0〜mを有する半導体記憶装置であって、第1電源電圧VDDよりも高い第2電源電圧VDD+αに昇圧する昇圧回路PBST,Capと、データ書き込みかデータ読み出しかに応じて、前記第1電源電圧または前記第2電源電圧をメモリセル用電MVDD<m>として印加するメモリセル用電源電圧制御回路PK0,PK1と、を有する。
【選択図】図5
Description
(付記1)
それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置であって、
第1電源電圧よりも高い第2電源電圧に昇圧する昇圧回路と、
データ書き込みかデータ読み出しかに応じて、前記第1電源電圧または前記第2電源電圧をメモリセル用電源電圧として印加するメモリセル用電源電圧制御回路と、
を有することを特徴とする半導体記憶装置。
前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記データ書き込みを行うメモリセルを含む選択カラムに対して前記第1電源電圧を前記メモリセル用電源電圧として印加し、
前記選択カラム以外の非選択カラムに対しては、前記第2電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする付記1に記載の半導体記憶装置。
前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記選択カラムのビット線のレベルに従って、前記選択カラムのメモリセルに対して前記第1電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする付記2に記載の半導体記憶装置。
前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記選択カラムにおいて、前記ワード線のレベルが変化する前に、前記ビット線のレベルを確定させて当該ビット線のレベルを保持する、
ことを特徴とする付記3に記載の半導体記憶装置。
前記メモリセル用電源電圧制御回路は、データ読み出しを行う場合、
全てのカラムのメモリセルに対して前記第2電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする付記1乃至付記4のいずれか1項に記載の半導体記憶装置。
前記半導体記憶装置は、スタティックランダムアクセスメモリである、
ことを特徴とする付記1乃至付記5のいずれか1項に記載の半導体記憶装置。
前記各カラムは、
相補のビット線対を有する、
ことを特徴とする付記6に記載の半導体記憶装置。
前記メモリセルは、
前記相補のビット線対と前記ワード線の間に接続され、トランスファゲートとして機能する第1および第2トランジスタと、負荷として機能する第3および第4トランジスタと、ドライブトランジスタとして機能する第5および第6トランジスタの6つのトランジスタを有する、
ことを特徴とする付記7に記載の半導体記憶装置。
それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置の制御方法であって、
データ読み出し時には、全てのカラムにおけるメモリセルに対して、第1電源電圧を昇圧した第2電源電圧をメモリセル用電源電圧として印加し、
データ書き込み時には、書き込みを行う選択カラムに対して、前記第1電源電圧をメモリセル用電源電圧として印加し、且つ、前記選択カラム以外の非選択カラムに対して、前記第2電源電圧をメモリセル用電源電圧として印加する、
ことを特徴とする半導体記憶装置の制御方法。
BST ブースト信号
MC メモリセル
MVDD<0>〜MVDD<m> メモリセル用電源電圧
NDR,NTR0,NTR1,NDV0,NDV1 nチャネル型MOS(nMOS)トランジスタ
PDR,PBST,PLO0,PLO1,PK0,PK1 pチャネル型MOS(pMOS)トランジスタ
PRE プリチャージ信号
VDD 高電位電源線(高電位電源レベル)
VDDW ワードドライバ用の高電位電源電圧
VDDW’ メモリセルの電源電圧
VSS 低電位電源線(低電位電源レベル)
WDR ワードドライバ
WL ワード線
Claims (5)
- それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置であって、
第1電源電圧よりも高い第2電源電圧に昇圧する昇圧回路と、
データ書き込みかデータ読み出しかに応じて、前記第1電源電圧または前記第2電源電圧をメモリセル用電源電圧として印加するメモリセル用電源電圧制御回路と、
を有することを特徴とする半導体記憶装置。 - 前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記データ書き込みを行うメモリセルを含む選択カラムに対して前記第1電源電圧を前記メモリセル用電源電圧として印加し、
前記選択カラム以外の非選択カラムに対しては、前記第2電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記選択カラムのビット線のレベルに従って、前記選択カラムのメモリセルに対して前記第1電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする請求項2に記載の半導体記憶装置。 - 前記メモリセル用電源電圧制御回路は、データ読み出しを行う場合、
全てのカラムのメモリセルに対して前記第2電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体記憶装置。 - それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置の制御方法であって、
データ読み出し時には、全てのカラムにおけるメモリセルに対して、第1電源電圧を昇圧した第2電源電圧をメモリセル用電源電圧として印加し、
データ書き込み時には、書き込みを行う選択カラムに対して、前記第1電源電圧をメモリセル用電源電圧として印加し、且つ、前記選択カラム以外の非選択カラムに対して、前記第2電源電圧をメモリセル用電源電圧として印加する、
ことを特徴とする半導体記憶装置の制御方法。
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