JP2013214680A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】銅欠陥の発生を低減する。
【解決手段】半導体基板上に形成された溝を有する絶縁膜上に銅膜を被着する工程と、窒素を含む雰囲気中で半導体基板を熱処理する第１の熱処理工程と、絶縁膜上の銅膜を除去して溝内に銅膜を残す工程と、水素を含む雰囲気中で半導体基板を第１の熱処理工程の温度よりも高い温度である２００℃以上３００℃以下の範囲の温度で熱処理する第２の熱処理工程と、を備えることを特徴とする半導体装置の製造方法。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関する。
半導体配線材料には従来から使用されてきたＡｌ配線に代わり、低抵抗かつ高マイグレーション耐性のあるＣｕ配線が使われるようになってきている。
特許文献１（特開平９−３０６９１５号公報）には、スパッタ法で銅を堆積し、Ｈ2雰囲気下で４００℃、１５分間で銅を埋め込み、銅のＣＭＰ処理後に還元雰囲気下で４３０℃、１５分間のアニールを行い、銅表面の欠陥を低減することが開示されている。
特許文献２（米国特許第６３９１７７７号明細書）には、銅メッキ後，空気中で２００〜２５０℃、１〜２分間のアニールを行い、銅のＣＭＰ処理後、Ｎ2またはＨ2／Ｎ2雰囲気下で３５０〜４５０℃、２５〜３５分間のアニールを行う、２段階のアニールによりヒロック（銅配線の表面に突起状の構造が発生すること）を防止することが開示されている。
特開平９−３０６９１５号公報 米国特許第６３９１７７７号明細書
しかしながら、特許文献１の方法では、Ｈ2の雰囲気下、４００℃、１５分間のアニールはＣｕを埋め込むための処理であり、銅のＣＭＰ処理後に銅埋め込み時の温度よりも高温の還元雰囲気下で４３０℃、１５分間のアニールを行うことにより、銅表面の欠陥を低減していた。このため、このアニールだけでは、銅表面の欠陥を十分に低減することは不可能であった。
特許文献２の方法で行う１回目のアニールは空気雰囲気下で行うため、銅が酸化することとなっていた。また、この方法では、２回目のアニールを３５０〜４５０℃の高温で行うため、銅配線中にボイドの発生が多くなっていた。
以上のように、従来のアニール処理では、十分に銅配線の欠陥を低減することができなかった。
一実施形態は、
半導体基板上に形成された、溝を有する絶縁膜上に銅膜を被着する工程と、
窒素を含む雰囲気中で前記半導体基板を熱処理する第１の熱処理工程と、
前記絶縁膜上の銅膜を除去して前記溝内に銅膜を残す工程と、
水素を含む雰囲気中で、前記半導体基板を前記第１の熱処理工程の温度よりも高い温度である２００℃以上３００℃以下の範囲の温度で熱処理する第２の熱処理工程と、
を備えることを特徴とする半導体装置の製造方法に関する。
銅欠陥の発生を低減することができる。
実施例１の半導体装置の製造方法を表す図である。 実施例１の半導体装置の製造方法を表す図である。 実施例１の半導体装置の製造方法を表す図である。
本発明の半導体装置の製造方法の一例では、半導体基板上に形成された、溝を有する絶縁膜上に銅配線を被着する。次に、窒素を含む雰囲気で半導体基板を熱処理する（第１の熱処理工程）。この後、絶縁膜上の銅配線を除去して溝内に銅配線を残した後、水素を含む雰囲気で、半導体基板に対して第１の熱処理工程の温度よりも高い温度である２００℃以上３００℃以下の範囲で熱処理を行う（第２の熱処理工程）。
上記製造方法では、特定の条件下で２段階に分けて、半導体基板に対して熱処理を行う。第1の熱処理工程では、窒素を含む雰囲気中で比較的、低い温度（例えば、２００℃未満）で半導体基板に対して熱処理を行うため、銅配線の酸化によるヒロックやボイド等の銅欠陥の発生を低減することができる。また、第２の熱処理工程では、水素を含む還元性の雰囲気中で、比較的高い温度（２００℃以上３００℃以下）で半導体基板に対して熱処理を行うため、銅欠陥の発生を抑制することができる。
第１の熱処理工程の温度は特に限定されないが、１５０℃以上２００℃未満であることが好ましい。これらの温度とすることによって、銅配線の酸化による劣化を効果的に抑制することができる。
第１の熱処理工程における雰囲気は、さらに水素を含むことが好ましい。還元性物質である水素を雰囲気中に含むことで、銅配線の酸化による劣化を効果的に抑制することができる。
第１の熱処理工程の時間は特に限定されないが、１分以上３０分以下の間、熱処理を行うことが好ましい。また、第２の熱処理工程の時間は特に限定されないが、５分以上９０分以下の間、熱処理を行うことが好ましい。第１及び第２の熱処理工程の時間がこれらの範囲内にあることによって、銅配線の配線特性を維持しつつ、ボイドやヒロックの発生を低減することができる。
第２の熱処理工程における雰囲気は、さらに窒素を含むことが好ましい。第２の熱処理工程時に、雰囲気中に水素と、化学的に安定な窒素を含むことによって、銅配線の酸化を更に効果的に抑制することができる。
また、第１及び第２の熱処理工程は、枚葉式の加熱装置又は加熱炉の何れを使用して行っても良い。
以下、添付図面を参照しながら、本発明の実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
（実施例１）
図１Ａに示すように、シリコン半導体基板（以下、「基板」と記載する）１の表面に、厚さが３００ｎｍの層間絶縁膜２及び厚さが２００ｎｍの第１の配線３を順次、形成した。
図１Ｂに示すように、基板１上に、厚さが３２０ｎｍのＣＶＤ酸化膜を成膜した後、ＣＶＤ法により厚さが５５ｎｍのＳｉＣＮ膜、厚さが２５ｎｍのＳｉＮ膜を順次、成膜した。これにより、これらの膜からなる層間絶縁膜４を形成した。リソグラフィー技術とドライエッチング技術により、層間絶縁膜４内に、第２の配線用の溝７ａと、ビアホール用の溝７ｂからなる溝７を形成した。溝７の底部には、第１の配線３が露出した。
図２Ａに示すように、溝７を含む層間絶縁膜４上の全面に、厚さが５ｎｍの窒化チタン（ＴｉＮ）膜、厚さが１５ｎｍのタンタル（Ｔａ）膜を順次、堆積させることにより、これらの膜からなるバリア膜５を形成した。
図２Ｂに示すように、スパッタ法を用いて、溝７を含む層間絶縁膜４上の全面に、シード膜として５０ｎｍの銅膜６を形成した。
図３Ａに示すように、メッキ法により、溝７内が埋め込まれるように、７５０ｎｍの銅メッキ膜８を形成した。次に、窒素（Ｎ2）雰囲気中で、銅メッキ膜８を設けた基板１に対して１分間、１６５℃の熱処理を行った（第１の熱処理工程）。
図３Ｂに示すように、銅メッキ膜８に対してＣＭＰ処理を行い、層間絶縁膜４上の銅メッキ膜８を除去して平坦化させた。次に、水素（Ｈ2）：窒素（Ｎ2）＝２０ｖｏｌ％：８０ｖｏｌ％の雰囲気中で、銅メッキ膜８を設けた基板１に対して３０分間、３００℃の熱処理を行った（第２の熱処理工程）。これにより、銅ビアプラグ８ｂと銅配線８ａを形成した。
上記のようにして形成した銅メッキ膜の電子顕微鏡写真を撮影した。この電子顕微鏡写真の所定の面積内に発生したヒロックとボイドの数をカウントしたところ、６３２個であった。
（比較例１）
図３Ｂの第２の熱処理工程における温度を４００℃に設定した以外は、実施例１と同様にして、銅ビアプラグと銅配線を形成した。実施例１と同様にして、銅メッキ膜の電子顕微鏡写真の所定の面積内に発生したヒロックとボイドの数をカウントしたところ、２５４９０個であった。
実施例１及び比較例１の結果より、本発明のように、特定の条件下で２段階の熱処理工程を行うことにより、銅欠陥（ヒロックとボイド）の発生を大幅に低減できることを確認できた。
１ 半導体基板
２、４ 層間絶縁膜
３ 第１の配線
５ バリア膜
６ シード膜
７ 溝
７ａ 配線用の溝
７ｂ ビアホール
８ 銅メッキ膜
８ａ 銅配線
８ｂ 銅ビアプラグ

Claims (10)

  1. 半導体基板上に形成された、溝を有する絶縁膜上に銅膜を被着する工程と、
    窒素を含む雰囲気中で前記半導体基板を熱処理する第１の熱処理工程と、
    前記絶縁膜上の銅膜を除去して前記溝内に銅膜を残す工程と、
    水素を含む雰囲気中で、前記半導体基板を前記第１の熱処理工程の温度よりも高い温度である２００℃以上３００℃以下の範囲の温度で熱処理する第２の熱処理工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記第１の熱処理工程の温度は、１５０℃以上２００℃未満であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の熱処理工程における雰囲気は、さらに水素を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１の熱処理工程の熱処理を、１分以上３０分以下の間、行うことを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
  5. 前記第２の熱処理工程の熱処理を、５分以上９０分以下の間、行うことを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
  6. 前記第２の熱処理工程における雰囲気は、さらに窒素を含むことを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
  7. 前記銅膜を被着する工程の前に更に、
    前記溝を有する絶縁膜上にバリア膜を形成する工程を有することを特徴とする請求項１〜６の何れか1項に記載の半導体装置の製造方法。
  8. 前記銅膜を被着する工程は、
    前記溝を有する絶縁膜上にシード膜を形成する工程と、
    前記シード膜上に銅メッキ膜を形成する工程と、
    を有することを特徴とする請求項１〜７の何れか1項に記載の半導体装置の製造方法。
  9. 前記溝は、配線用の溝とビアホール用の溝であることを特徴とする請求項１〜８の何れか1項に記載の半導体装置の製造方法。
  10. 前記絶縁膜上の銅膜を除去して前記溝内に銅膜を残す工程は、ＣＭＰ処理により、前記絶縁膜上の銅膜を除去する工程であることを特徴とする請求項１〜９の何れか1項に記載の半導体装置の製造方法。
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