JP2013191764A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】耐電圧不良及び高抵抗不良が生じにくい半導体装置の製造方法及び半導体装置を提供する。
【解決手段】半導体装置の製造方法は、半導体基板４０１上に下部電極４０２を形成する工程と、下部電極４０２上にＳｉＯＮ膜４０３を形成する工程と、ＳｉＯＮ膜４０３の表面上に、このＳｉＯＮ膜４０３よりも誘電率が高いＳｉＮ膜４０４を形成する工程と、ＳｉＮ膜４０４上に導電膜を形成する工程と、導電膜及びＳｉＮ膜４０４をパターニングして上部電極４０５を形成するとともに、ＳｉＯＮ膜４０３を露出させる工程と、上部電極４０５及び露出したＳｉＯＮ膜４０３を覆うように、ＳｉＯＮ膜４０７を形成する工程と、エッチングにより、ＳｉＯＮ膜４０７及びＳｉＯＮ膜４０３の一部を除去して、開口部４１２を形成し、開口部にプラグ４１３を形成する工程とを有する。
【選択図】図５

Description

本発明は、半導体装置の製造方法及び半導体装置に関するものである。

半導体集積回路におけるキャパシタ素子として、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタが知られている（例えば、特許文献１参照）。

図１（ａ）〜（ｇ）は、キャパシタ絶縁膜としてシリコン酸窒化膜（ＳｉＯＮ膜）の単層膜を用いたＭＩＭキャパシタの形成プロセスを概略的に示す断面図である。ＭＩＭキャパシタの形成に際しては、図１（ａ）に示されるように、半導体基板１０１上に、下部電極１０２であるＴｉ／ＴｉＮ／Ａｌ／ＴｉＮ膜（下から順にＴｉ膜１０２ａ、ＴｉＮ膜１０２ｂ、Ａｌ膜１０２ｃ、及びＴｉＮ膜１０２ｄを重ねた積層膜）を、スパッタ法を用いて形成する。次に、図１（ｂ）に示されるように、下部電極１０２上に、絶縁膜（ＭＩＭキャパシタにおいては、キャパシタ絶縁膜）１０３であるＳｉＯＮ膜を、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。絶縁膜１０３の膜厚は、ＭＩＭキャパシタの容量に応じて設定する。次に、図１（ｃ）に示されるように、絶縁膜１０３上に、上部電極１０４であるＴｉＮ膜を、スパッタ法を用いて形成する。次に、図１（ｄ）に示されるように、リソグラフィー及びドライエッチングを用いて、上部電極１０４のパターニングを行う。このパターニングにおいては、上部電極１０４の内の、ＭＩＭキャパシタを形成したい箇所（ＭＩＭキャパシタ形成領域）１０５以外の部分を除去するが、ＳｉＯＮ膜である絶縁膜１０３を残留させるので、下部電極１０２の一部を構成するＴｉＮ膜１０２ｂはエッチングされない。次に、図１（ｅ）に示されるように、下部電極１０２を加工する際のリソグラフィー工程における反射防止膜を構成するＳｉＯＮ膜１０６を成膜する。ＳｉＯＮ膜１０６は、絶縁膜１０３として成膜したＳｉＯＮ膜と同一の膜種とする。この結果、ＳｉＯＮ膜１０６とＳｉＯＮ膜１０３からなる積層構造が、リソグラフィー工程における反射防止膜となる。次に、図１（ｆ）に示されるように、下部電極１０２を、リソグラフィー及びドライエッチングを用いてパターニングする。次に、図１（ｇ）に示されるように、層間絶縁膜１１０、シリコン酸化膜１１１、ビア（ｖｉａ）１１２、ビア１１２内を埋めるプラグ１１３、及びプラグ１１３に電気的に接続された上層配線１１４を形成する。

図１（ａ）〜（ｇ）に示されるように、ＭＩＭキャパシタの絶縁膜１０３として、ＳｉＯＮ膜を用いた場合には、ＳｉＯＮの比誘電率が比較的小さいので、容量を大きくするために、絶縁膜１０３の膜厚を薄くする必要がある。しかし、絶縁膜１０３の膜厚を薄くすると、耐電圧不良の問題が生じ易くなる。

図２（ａ）〜（ｇ）は、キャパシタ絶縁膜としてシリコン窒化膜（ＳｉＮ膜）の単層を用いたＭＩＭキャパシタの形成プロセスを概略的に示す断面図であり、図３（ａ）及び（ｂ）は、従来の問題点を示す図である。ＭＩＭキャパシタの形成に際しては、図２（ａ）に示されるように、半導体基板２０１上に、下部電極２０２であるＴｉ／ＴｉＮ／Ａｌ／ＴｉＮ膜（下から順にＴｉ膜２０２ａ、ＴｉＮ膜２０２ｂ、Ａｌ膜２０２ｃ、及びＴｉＮ膜２０２ｄを重ねた積層膜）を、スパッタ法を用いて形成する。次に、図２（ｂ）に示されるように、下部電極２０２上に、絶縁膜（ＭＩＭキャパシタにおいては、キャパシタ絶縁膜）２０３であるＳｉＮ膜を、ＣＶＤ法を用いて形成する。絶縁膜２０３の膜厚は、ＭＩＭキャパシタの容量に応じて設定する。次に、図２（ｃ）に示されるように、絶縁膜２０３上に、上部電極２０４であるＴｉＮ膜を、スパッタ法を用いて形成する。次に、図２（ｄ）に示されるように、リソグラフィー及びドライエッチングを用いて、上部電極２０４のパターニングを行う。このパターニングにおいては、上部電極２０４の内の、ＭＩＭキャパシタ形成領域２０５以外の部分を除去する。このドライエッチングでは、ＳｉＮ膜である絶縁膜２０３も除去される。このドライエッチングは、ＭＩＭキャパシタ形成領域２０５以外のＳｉＮ膜は全て除去し、下部電極２０２を露出させる。これは、ビアを開口する際に、ＳｉＮ膜がエッチング阻害層となって、ビア導通不良となることを防ぐためである。次に、図２（ｅ）に示されるように、下部電極２０２を加工する際のリソグラフィー工程における反射防止膜を構成するＳｉＯＮ膜２０６を成膜する。次に、図２（ｆ）に示されるように、下部電極２０２を、リソグラフィー及びドライエッチングを用いてパターニングする。次に、図２（ｇ）に示されるように、層間絶縁膜２１０、シリコン酸化膜２１１、ビア２１２、ビア２１２内を埋めるプラグ２１３、及びプラグ２１３に電気的に接続された上層配線２１４を形成する。

キャパシタ絶縁膜２０３としてＳｉＮ膜を用いた場合には、ＭＩＭキャパシタ形成領域２０５以外のＳｉＮ膜の除去（図２（ｃ）及び（ｄ））に際して、下部電極２０２の一部を構成するＴｉＮ膜２０２ｂが除去されて、図３（ａ）に示されるように、下部電極２０２の一部を構成するＡｌ膜２０２ｃの表面３０１が露出したり、ＭＩＭキャパシタ形成領域２０５の直ぐ横の下部電極２０２に窪み（抉れ）３０２が形成されたりすることがある。この窪み３０２は、ＭＩＭキャパシタの耐電圧不良の原因となる。

また、層間絶縁膜２１０形成後のビア開口時に、下部電極２０２の一部を構成するＴｉＮ膜２０２ｄ（図２（ｄ））が消失していると、図３（ｂ）に示されるような、ビア２１２ａがＡｌ膜２０２ｃに達する（突き抜け３０３が発生する）ことがある。この突き抜けにより、ビア内のプラグ２１３と下部電極２０２のＡｌ膜２０２ｃとが直接接触すると、高抵抗反応層が形成されて、接触抵抗が増加するので、ＭＩＭキャパシタの高抵抗不良の原因となる。

特開２００４−２６６０１０号公報

上記したように、キャパシタ絶縁膜をＳｉＯＮ膜の単層としたＭＩＭキャパシタでは、耐電圧不良が生じやすいという問題があり、キャパシタ絶縁膜をＳｉＮ膜の単層としたＭＩＭキャパシタでは、耐圧不良及び高抵抗不良が生じやすいという問題がある。

そこで、本発明の目的は、耐電圧不良及び開口内の導電部の高抵抗不良が生じにくい半導体装置の製造方法及び半導体装置を提供することである。

本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、窒素を主成分のひとつとして含有する下部電極を形成する工程と、前記下部電極上に、ＳｉＯＮを堆積させてＳｉＯＮ膜を形成する工程と、前記ＳｉＯＮ膜の表面上に、前記ＳｉＯＮ膜よりも誘電率が高い第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、窒素を主成分のひとつとして含有する導電膜を形成する工程と、第１のエッチングにより、前記導電膜及び前記第１の絶縁膜をパターニングして、該パターニング後の前記導電膜から上部電極を形成するとともに、前記ＳｉＯＮ膜を露出させる工程と、前記上部電極及び露出した前記ＳｉＯＮ膜を覆うように、酸素を主成分のひとつとして含有する物質を堆積させて第２の絶縁膜を形成する工程と、酸素を主成分のひとつとして含有する物質の除去を行うことができる第２のエッチングにより、前記第２の絶縁膜及び前記ＳｉＯＮ膜の一部を除去して、前記下部電極を露出させる第１の開口部を形成する工程と、前記第１の開口部に、前記下部電極と電気的に接続される導電部を形成する工程とを有する。

本発明の他の態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、窒素を主成分のひとつとして含有する下部電極と、前記下部電極上に形成されたＳｉＯＮ膜と、前記ＳｉＯＮ膜の表面上の一部に備えられ、前記ＳｉＯＮ膜よりも誘電率が高い第１の絶縁膜と、前記第１の絶縁膜上に形成され、窒素を主成分のひとつとして含有する導電膜から成る上部電極と、前記上部電極及び前記ＳｉＯＮ膜を覆い、酸素を主成分のひとつとして含有する第２の絶縁膜と、前記第２の絶縁膜及び前記ＳｉＯＮ膜の一部に形成され、前記下部電極を露出させる第１の開口部と、前記第１の開口部に形成され、前記下部電極と電気的に接続される導電部とを有することを特徴とする。

本発明によれば、半導体装置に耐電圧不良及び高抵抗不良が生じにくいという効果を得ることができる。

（ａ）〜（ｇ）は、キャパシタ絶縁膜としてＳｉＯＮ膜の単層を用いた従来のＭＩＭキャパシタの形成プロセスを概略的に示す断面図である。 （ａ）〜（ｇ）は、キャパシタ絶縁膜としてＳｉＮ膜の単層を用いた従来のＭＩＭキャパシタの形成プロセスを概略的に示す断面図である。 （ａ）及び（ｂ）は、図２のプロセスの問題点を示す断面図である。 （ａ）〜（ｈ）は、本発明の第１の実施形態に係る半導体装置の製造方法における主要なプロセスを概略的に示す断面図（その１）である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法における主要なプロセスを概略的に示す断面図（その２）である。 （ａ）〜（ｈ）は、本発明の第２の実施形態に係る半導体装置の製造方法における主要なプロセスを概略的に示す断面図（その１）である。 （ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法における主要なプロセスを概略的に示す断面図（その２）である。

《１》第１の実施形態
図４（ａ）〜（ｈ）は、本発明の第１の実施形態に係る半導体装置の製造方法における主要なプロセスを概略的に示す断面図（その１）であり、図５（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法における主要なプロセスを概略的に示す断面図（その２）である。

ＭＩＭキャパシタの形成に際しては、図４（ａ）に示されるように、半導体素子及び／又は多層配線層などが形成された半導体基板としてのシリコン基板４０１上に、窒素を主成分のひとつとして含有する下部電極４０２を形成する。下部電極４０２は、ＡｌとＴｉ化合物の積層膜、例えば、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ膜であり、例えば、スパッタ法を用いて形成される。Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ膜は、チタン（Ｔｉ）膜４０２ａ、窒化チタン（ＴｉＮ）膜４０２ｂ、アルミニウム（Ａｌ）膜４０２ｃ、及び窒化チタン（ＴｉＮ）膜４０２ｄを、下から順に重ねた積層膜である。

次に、図４（ｂ）に示されるように、下部電極４０２上に、絶縁膜であるＳｉＯＮ膜４０３を形成し、次に、図４（ｃ）に示されるように、ＳｉＯＮ膜４０３の表面上に、ＳｉＯＮ膜４０３よりも誘電率が高い絶縁膜４０４を形成する。絶縁膜４０４は、窒素を主成分のひとつとして含有する絶縁膜、例えば、ＳｉＮ膜である。ＳｉＯＮ膜４０３は、例えば、ＣＶＤ法により堆積する。絶縁膜４０４は、例えば、ＣＶＤ法により堆積する。絶縁膜４０４を、ＳｉＮで形成したときには、キャパシタ絶縁膜は、ＳｉＯＮ／ＳｉＮ膜からなる積層膜となる。ＳｉＯＮ膜４０３の膜厚及び絶縁膜４０４の膜厚は、ＭＩＭキャパシタの容量、要求される耐電圧性能、希望する製造歩留り等に応じて決定する。

表１に、ＳｉＯＮの比誘電率が５．４であり、ＳｉＮの比誘電率が８であり、ＭＩＭキャパシタの容量を１［ｆＦ／μｍ^２］とする場合の、ＳｉＯＮ膜４０３の膜厚［ｎｍ］、絶縁膜としてのＳｉＮ膜４０４の膜厚［ｎｍ］、並びに、ＳｉＯＮ膜４０３とＳｉＮ膜４０４との積層膜から成るキャパシタ絶縁膜のトータル膜厚［ｎｍ］（すなわち、ＳｉＯＮ膜４０３の膜厚とＳｉＮ膜４０４の膜厚との合計）の例を、実施例１〜４として示す。表１には、ＳｉＯＮ膜（単層）のキャパシタ絶縁膜でＭＩＭキャパシタの容量１［ｆＦ／μｍ^２］を実現するための膜厚［ｎｍ］（比較例１）とＳｉＮ膜（単層）のキャパシタ絶縁膜でＭＩＭキャパシタの容量１［ｆＦ／μｍ^２］を実現するための膜厚［ｎｍ］（比較例２）をも示す。

また、表２に、ＳｉＯＮの比誘電率が５．４であり、ＳｉＮの比誘電率が８であり、ＭＩＭキャパシタの容量を１．５［ｆＦ／μｍ^２］とする場合の、ＳｉＯＮ膜４０３の膜厚［ｎｍ］、絶縁膜としてのＳｉＮ膜４０４の膜厚［ｎｍ］、並びに、ＳｉＯＮ膜４０３とＳｉＮ膜４０４との積層膜から成るキャパシタ絶縁膜のトータル膜厚［ｎｍ］（すなわち、ＳｉＯＮ膜４０３の膜厚とＳｉＮ膜４０４の膜厚との合計）の例を、実施例５〜８として示す。表２には、ＳｉＯＮ膜（単層）のキャパシタ絶縁膜でＭＩＭキャパシタの容量１．５［ｆＦ／μｍ^２］を実現するための膜厚［ｎｍ］（比較例３）とＳｉＮ膜（単層）のキャパシタ絶縁膜でＭＩＭキャパシタの容量１．５［ｆＦ／μｍ^２］を実現するための膜厚［ｎｍ］（比較例４）をも示す。

また、表３に、ＳｉＯＮの比誘電率が５．４であり、ＳｉＮの比誘電率が８であり、ＭＩＭキャパシタの容量を２［ｆＦ／μｍ^２］とする場合の、ＳｉＯＮ膜４０３の膜厚［ｎｍ］、絶縁膜としてのＳｉＮ膜４０４の膜厚［ｎｍ］、並びに、ＳｉＯＮ膜４０３とＳｉＮ膜４０４との積層膜から成るキャパシタ絶縁膜のトータル膜厚［ｎｍ］（すなわち、ＳｉＯＮ膜４０３の膜厚とＳｉＮ膜４０４の膜厚との合計）の例を、実施例９〜１１として示す。表３には、ＳｉＯＮ膜（単層）のキャパシタ絶縁膜でＭＩＭキャパシタの容量２［ｆＦ／μｍ^２］を実現するための膜厚［ｎｍ］（比較例５）とＳｉＮ膜（単層）のキャパシタ絶縁膜でＭＩＭキャパシタの容量２［ｆＦ／μｍ^２］を実現するための膜厚［ｎｍ］（比較例６）をも示す。

ＳｉＮ膜４０４の膜厚を、ＳｉＯＮ膜４０３の膜厚よりも厚く形成する場合（例えば、実施例１，２，５，６，９）には、ＳｉＮ膜の膜厚を１９［ｎｍ］以上とすることができるので、ＳｉＮ膜４０４の形成プロセスにおける膜厚制御が容易になる。ただし、ＳｉＯＮ膜４０３の膜厚が薄くなるので、図４（ｅ）のエッチングにおいて、ＭＩＭキャパシタ形成領域４０６以外のＳｉＯＮ膜４０３を残留させるプロセスの制御が難しくなり、製造歩留りの低下するおそれがある。

逆に、ＳｉＮ膜４０４の膜厚を、ＳｉＯＮ膜４０３の膜厚よりも薄く形成する場合（例えば、実施例３，４，７，８，１０，１１）には、ＳｉＮ膜の膜厚が薄くなる（例えば、実施例１１では、４［ｎｍ］）となるので、ＳｉＮ膜４０４の形成プロセスにおける膜厚制御が困難になる。ただし、ＳｉＯＮ膜４０３の膜厚が厚くなるので、図４（ｅ）のエッチングにおいて、ＭＩＭキャパシタ形成領域４０６以外のＳｉＯＮ膜４０３を残留させるプロセスの制御が容易になり、製造歩留りの向上を図ることができる。

次に、図４（ｄ）に示されるように、ＳｉＮ膜４０４上に、窒素を主成分のひとつとして含有する導電膜である上部電極４０５を形成する。上部電極４０５は、例えば、ＴｉＮ膜であり、例えば、スパッタ法を用いて形成する。

次に、図４（ｅ）に示されるように、リソグラフィー及びドライエッチング（第１のエッチングであり、絶縁膜４０４がＳｉＮの場合には、窒素を主成分のひとつとして含有する膜の除去を行うことができるエッチング液を用いる処理）によって、上部電極４０５のパターニングを行う。このパターニングにおいては、上部電極４０５の内の、ＭＩＭキャパシタを形成したい箇所（ＭＩＭキャパシタ形成領域４０６）以外の部分を除去するとともに、ＳｉＮ膜４０４のＭＩＭキャパシタ形成領域４０６以外の部分を除去して、ＳｉＮ膜４０４を、パターニング後の上部電極４０５に応じたパターンにする。このとき、ＳｉＮ膜４０４の下のＳｉＯＮ膜４０３は、残留させる。このため、下部電極４０２の一部を構成するＴｉ膜４０２ａ及びＴｉＮ膜４０２ｂはエッチングされない。

次に、図４（ｆ）に示されるように、下部電極４０２を加工する際のリソグラフィー工程において反射防止膜の一部を構成するＳｉＯＮ膜４０７を成膜する。ＳｉＯＮ膜４０７は、絶縁膜４０３として成膜したＳｉＯＮ膜と同一の膜種とする。この結果、ＳｉＯＮ膜４０７とＳｉＯＮ膜４０３の積層構造が、下部電極４０２を加工する際のリソグラフィー工程における反射防止膜となる。

次に、図４（ｇ）に示されるように、下部電極４０２を、リソグラフィー及びドライエッチングを用いてパターニングする。

次に、図４（ｈ）に示されるように、層間絶縁膜としてのシリコン酸化膜４１０及び４１１を形成する。

次に、図５（ａ）に示されるように、例えば、リソグラフィー及びドライエッチングを用いて、シリコン酸化膜４１０及び４１１に、ビア４１２を形成する。図示の例では、ビア４１２は、上部電極４０５に達する開口、及び、下部電極４０２のＴｉＮ膜４０２ｂに達する開口を含み、ビア４１２は、下部電極４０２のＡｌ膜４０２ｃに達しないようにする。

次に、図５（ｂ）に示されるように、ビア４１２内に、導電部としてのプラグ４１３を埋め込む。プラグ４１３は、例えば、タングステン（Ｗ）で形成される。

次に、図５（ｃ）に示されるように、プラグ４１３に電気的に接続される上層配線４１４を形成する。上層配線４１４の構造は、下部電極４０２の構造と同じ構造とすることができる。図５（ｃ）の構造は、第１の実施形態に係る半導体装置の構造でもある。

第１の実施形態に係る半導体装置の製造方法及び半導体装置によれば、表１〜３に示されるように、キャパシタ絶縁膜のトータル膜厚（すなわち、ＭＩＭキャパシタ形成領域４０６における、ＳｉＯＮ膜４０３の膜厚とＳｉＮ膜４０４の膜厚の合計）は、キャパシタ絶縁膜をＳｉＯＮ膜の単層とした場合（比較例１，３，５）よりも厚く設定できるため、ＭＩＭキャパシタを高容量とするために、キャパシタ絶縁膜のトータル膜厚を薄くした場合であっても、耐電圧不良の問題は発生し難い。

また、第１の実施形態に係る半導体装置の製造方法及び半導体装置によれば、上部電極４０５のパターニング時に、ＳｉＯＮ膜４０３が残留し、下部電極４０２の一部を構成するＴｉＮ膜４０２ｄがエッチングされないので、キャパシタ絶縁膜をＳｉＮ膜の単層とした場合（比較例２，４，６）のように、ビア４１２の開口時において、ビア４１２の先端が、下部電極４０２の一部を構成するＡｌ膜４０２ｃ内にまで達する状況（すなわち、ビアの突き抜け）によるビア高抵抗不良（図３（ｂ））や、ＭＩＭキャパシタの直ぐ横の下部電極４０２に発生する凹部（抉れ）による耐電圧不良（図３（ａ）及び（ｂ））の問題は発生し難い。

《２》第２の実施形態
図６（ａ）〜（ｈ）は、本発明の第２の実施形態に係る半導体装置の製造方法における主要なプロセスを概略的に示す断面図（その１）であり、図７（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法における主要なプロセスを概略的に示す断面図（その２）である。図６（ａ）〜（ｈ）において、図４（ａ）〜（ｈ）における構造と同一又は対応する構造には、同じ符号を付す。また、図７（ａ）〜（ｃ）において、図５（ａ）〜（ｃ）における構造と同一又は対応する構造には、同じ符号を付す。

第２の実施形態に係る半導体装置の製造方法は、キャパシタ絶縁膜を構成するＳｉＯＮ膜５０３及びその上に備えられるＳｉＮ膜５０４を形成するプロセスが、第１の実施形態に係る半導体装置の製造方法と相違する。

ＭＩＭキャパシタの形成に際しては、図６（ａ）に示されるように、シリコン基板４０１上に下部電極４０２を形成する。次に、図６（ｂ）に示されるように、下部電極４０２上に、絶縁膜であるＳｉＯＮ膜５０３を形成する。ＳｉＯＮ膜５０３は、例えば、ＣＶＤ法により形成する。引き続き、ＳｉＯＮ膜５０３の表面を真空チャンバー内のＮＨ_３プラズマ処理により窒化することにより、ＳｉＯＮ膜５０３の表面にＳｉＮ膜５０４を形成する。このときの表面窒化処理は、ＣＶＤチャンバー内で、ＳｉＯＮ膜５０３の成膜処理と連続で処理ができる。例えば、ＣＶＤチャンバー内のガス流量を、モノシラン（ＳｉＨ_４）２００［ｓｃｃｍ］（ＳＣＣＭ：ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ ｍｉｎｕｔｅ、標準状態（０℃，１ａｔｍ））、亜酸化窒素（Ｎ_２Ｏ）３５０［ｓｃｃｍ］とし、ＲＦプラズマ装置のＲＦ電力を３００［Ｗ］とし、ＣＶＤチャンバー内圧力を３［Ｔｏｒｒ］として、ＳｉＯＮ膜５０３を成膜し、引き続き、同一ＣＶＤチャンバー内の連続シーケンスで、ＣＶＤチャンバー内のガス流量をアンモニア（ＮＨ_３）１０００［ｓｃｃｍ］とし、ＲＦプラズマ装置のＲＦ電力を３００［Ｗ］としてＳｉＯＮ膜５０３の表面を窒化する。このような処置により、キャパシタ絶縁膜として、ＳｉＯＮ膜５０３上にＳｉＮ膜５０４を備えたＳｉＯＮ／ＳｉＮ膜（積層膜）を形成する。窒化処理後のＳｉＯＮ膜５０３の膜厚とＳｉＮ膜５０４の膜厚は、第１の実施形態と同様に、ＭＩＭキャパシタの容量、要求される耐電圧性能、希望する製造歩留り等に応じて決定する。

ＳｉＮ膜５０４の膜厚を、ＳｉＯＮ膜５０３の膜厚よりも厚く形成する場合（例えば、実施例１，２，５，６，９）には、ＳｉＮ膜５０４の膜厚を１９［ｎｍ］以上とすることができる。ただし、この場合には、ＳｉＯＮ膜５０３の膜厚が薄くなるので、図６（ｅ）のエッチングにおいて、ＭＩＭ形成領域５０６以外のＳｉＯＮ膜５０３を残留させるプロセスの制御が難しくなり、製造歩留りが低下するおそれがある。

逆に、ＳｉＮ膜５０４の膜厚を、ＳｉＯＮ膜５０３の膜厚よりも薄く形成する場合（例えば、実施例３，４，７，８，１０，１１）には、ＳｉＮ膜の膜厚が薄くなるが、窒化処理によってＳｉＮ膜５０４を形成するので、ＳｉＮ膜５０４の形成プロセスにおける膜厚制御は容易である。また、この場合には、ＳｉＯＮ膜５０３の膜厚が厚くなるので、図６（ｅ）のエッチングにおいて、ＭＩＭキャパシタ形成領域４０６以外のＳｉＯＮ膜５０３を残留させるプロセスの制御が容易になり、製造歩留りの向上を図ることができる。

次に、図６（ｄ）に示されるように、ＳｉＮ膜５０４上に、窒素を主成分のひとつとして含有する導電膜である上部電極４０５を形成する。上部電極４０５は、例えば、ＴｉＮ膜であり、例えば、スパッタ法を用いて形成する。

次に、図６（ｅ）に示されるように、上部電極４０５のパターニングを行う。このパターニングにおいては、上部電極４０５の内の、ＭＩＭキャパシタ形成領域４０６以外の部分を除去するとともに、ＳｉＮ膜５０４のＭＩＭキャパシタ形成領域４０６以外の部分を除去して、ＳｉＮ膜５０４を、パターニング後の上部電極４０５に応じたパターンにする。このとき、ＳｉＮ膜５０４の下のＳｉＯＮ膜５０３は、ＭＩＭキャパシタ形成領域４０６以外においても残留させる。このため、下部電極４０２の一部を構成するＴｉＮ膜４０２ｄはエッチングされない。

次に、図６（ｆ）に示されるように、ＳｉＯＮ膜４０７を成膜し、図６（ｇ）に示されるように、下部電極４０２を、パターニングし、図６（ｈ）に示されるように、層間絶縁膜４１０、シリコン酸化膜４１１を形成する。

次に、図７（ａ）に示されるように、例えば、リソグラフィー及びドライエッチングを用いて、層間絶縁膜４１０及びシリコン酸化膜４１１に、ビア４１２を形成し、図７（ｂ）に示されるように、ビア４１２内に、導電部としてのプラグ４１３を埋め込み、図７（ｃ）に示されるように、プラグ４１３に電気的に接続される上層配線４１４を形成する。図７（ｃ）の構造は、第２の実施形態に係る半導体装置の構造である。

第２の実施形態に係る半導体装置の製造方法及び半導体装置によれば、キャパシタ絶縁膜のトータル膜厚（すなわち、ＭＩＭキャパシタ形成領域４０６における、ＳｉＯＮ膜５０３の膜厚とＳｉＮ膜５０４の膜厚の合計）は、キャパシタ絶縁膜をＳｉＯＮ膜の単層とした場合よりも厚く設定できるため、ＭＩＭキャパシタを高容量とするために、キャパシタ絶縁膜のトータル膜厚を薄くした場合であっても、耐電圧不良の問題は発生し難い。

また、第２の実施形態に係る半導体装置の製造方法及び半導体装置によれば、上部電極４０５のパターニング時に、ＳｉＯＮ膜５０３が残留し、下部電極４０２の一部を構成するＴｉＮ膜４０２ｄがエッチングされないので、キャパシタ絶縁膜をＳｉＮ膜の単層とした場合のように、ビア高抵抗不良（図３（ｂ））や、耐電圧不良（図３（ａ）及び（ｂ））の問題は発生し難い。

さらに、第２の実施形態に係る半導体装置の製造方法及び半導体装置によれば、キャパシタ絶縁膜におけるＳｉＮ膜５０４を、第１の実施形態におけるＳｉＮ膜４０４より、安定して薄膜（５［ｎｍ］以下程度）に形成できる。これは、第１の実施形態に係る製造方法によってＳｉＯＮ膜上に、ＳｉＮを堆積させてＳｉＮ膜を形成するＣＶＤプロセスでは、処理時間が非常に短い（１［ｓｅｃ］以下）ために、膜厚制御が困難であるが、第２の実施形態に係る製造方法のように、表面窒化処理によりＳｉＮ膜を形成すれば、ＳｉＮ膜の膜厚制御が容易且つ正確になるからである。キャパシタ絶縁膜の一部を構成するＳｉＮ膜５０４を薄膜に形成することにより、上部電極４０５加工時のＳｉＮ膜５０４除去において加工が容易となる。これにより下部電極４０２のＴｉＮ膜の消失リスクが少なくなり、歩留まりが向上する。

《３》変形例
第１の実施形態では、絶縁膜４０４がＳｉＮ膜である場合を説明したが、ＳｉＮ膜に代えて、他の高誘電材料の膜、例えば、酸化タンタル（ＴａＯ）膜を用いてもよい。

４０１ シリコン基板（半導体基板）、 ４０２ 下部電極、 ４０２ａ Ｔｉ膜、 ４０２ｂ ＴｉＮ膜、 ４０２ｃ Ａｌ膜、 ４０２ｄ ＴｉＮ膜、 ４０３，５０３ ＳｉＯＮ膜、 ４０４，５０４ ＳｉＮ膜（第１の絶縁膜）、 ４０５ 上部電極、 ４０６ ＭＩＭキャパシタ形成領域、 ４０７ ＳｉＯＮ膜（第２の絶縁膜）、 ４１０，４１１ 層間絶縁膜（シリコン酸化膜）、 ４１２ ビア、 ４１３ プラグ、 ４１４ 上層配線。

Claims (16)

1. 半導体基板上に、窒素を主成分のひとつとして含有する下部電極を形成する工程と、
   前記下部電極上に、ＳｉＯＮを堆積させてＳｉＯＮ膜を形成する工程と、
   前記ＳｉＯＮ膜の表面上に、前記ＳｉＯＮ膜よりも誘電率が高い第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に、窒素を主成分のひとつとして含有する導電膜を形成する工程と、
   第１のエッチングにより、前記導電膜及び前記第１の絶縁膜をパターニングして、該パターニング後の前記導電膜から上部電極を形成するとともに、前記ＳｉＯＮ膜を露出させる工程と、
   前記上部電極及び露出した前記ＳｉＯＮ膜を覆うように、酸素を主成分のひとつとして含有する物質を堆積させて第２の絶縁膜を形成する工程と、
   酸素を主成分のひとつとして含有する物質の除去を行うことができる第２のエッチングにより、前記第２の絶縁膜及び前記ＳｉＯＮ膜の一部を除去して、前記下部電極を露出させる第１の開口部を形成する工程と、
   前記第１の開口部に、前記下部電極と電気的に接続される導電部を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
2. 前記第１の絶縁膜を形成する工程は、前記ＳｉＯＮ膜の表面上に、窒素を主成分のひとつとして含有する絶縁膜を形成する工程を含み、
   前記第１のエッチングは、窒素を主成分のひとつとして含有する物質の除去を行うことができるエッチング液による処理を含む
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ＳｉＯＮ膜を形成する工程は、第１のＣＶＤプロセスによりＳｉＯＮを堆積させる工程を含み、
   前記窒素を主成分のひとつとして含有する絶縁膜を形成する工程は、第２のＣＶＤプロセスによりＳｉＮを堆積させる工程を含み、
   前記第２の絶縁膜を形成する工程は、第３のＣＶＤプロセスによりＳｉＯＮを堆積させる工程を含む
   ことを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第１の絶縁膜を形成する工程は、前記ＳｉＯＮ膜の表面に窒化処理を施すことによってＳｉＮ膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記ＳｉＯＮ膜を形成する工程は、第１のＣＶＤプロセスによりＳｉＯＮを堆積させる工程を含み、
   前記ＳｉＮ膜を形成する工程は、ＮＨ_３プラズマ処理により前記ＳｉＯＮ膜の表面を窒化する工程を含み、
   前記第２の絶縁膜を形成する工程は、第２のＣＶＤプロセスによりＳｉＯＮを堆積させる工程を含む
   ことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第１の絶縁膜を形成する工程において、前記第１の絶縁膜の膜厚を、前記ＳｉＯＮ膜の膜厚よりも厚く形成することを特徴とする請求項１から５までのいずれか１項に記載の半導体装置の製造方法。
7. 前記第１の絶縁膜を形成する工程において、前記第１の絶縁膜の膜厚を、前記ＳｉＯＮ膜の膜厚よりも薄く形成することを特徴とする請求項１から５までのいずれか１項に記載の半導体装置の製造方法。
8. 前記下部電極は、ＴｉＮ膜を含むことを特徴とする請求項１から７までのいずれか１項に記載の半導体装置の製造方法。
9. 前記上部電極は、ＴｉＮ膜を含むことを特徴とする請求項１から８までのいずれか１項に記載の半導体装置の製造方法。
10. 半導体基板と、
    前記半導体基板上に形成され、窒素を主成分のひとつとして含有する下部電極と、
    前記下部電極上に形成されたＳｉＯＮ膜と、
    前記ＳｉＯＮ膜の表面上の一部に備えられ、前記ＳｉＯＮ膜よりも誘電率が高い第１の絶縁膜と、
    前記第１の絶縁膜上に形成され、窒素を主成分のひとつとして含有する導電膜から成る上部電極と、
    前記上部電極及び前記ＳｉＯＮ膜を覆い、酸素を主成分のひとつとして含有する第２の絶縁膜と、
    前記第２の絶縁膜及び前記ＳｉＯＮ膜の一部に形成され、前記下部電極を露出させる第１の開口部と、
    前記第１の開口部に形成され、前記下部電極と電気的に接続される導電部と
    を有することを特徴とする半導体装置。
11. 前記第１の絶縁膜は、前記ＳｉＯＮ膜の表面上に形成されたＳｉＮ膜であることを特徴とする請求項１０に記載の半導体装置。
12. 前記第１の絶縁膜は、前記ＳｉＯＮ膜の表面を窒化することによって形成されたＳｉＮ膜であることを特徴とする請求項１０に記載の半導体装置。
13. 前記第１の絶縁膜の膜厚は、前記ＳｉＯＮ膜の膜厚よりも厚いことを特徴とする請求項１０から１２までのいずれか１項に記載の半導体装置。
14. 前記第１の絶縁膜の膜厚は、前記ＳｉＯＮ膜の膜厚よりも薄いことを特徴とする請求項１０から１２までのいずれか１項に記載の半導体装置。
15. 前記下部電極は、ＴｉＮ膜を含むことを特徴とする請求項１０から１４までのいずれか１項に記載の半導体装置。
16. 前記上部電極は、ＴｉＮ膜を含むことを特徴とする請求項１０から１５までのいずれか１項に記載の半導体装置。

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