JP2013187361A - 半導体装置及び電子機器 - Google Patents

Abstract

【課題】熱抵抗を低下させることが可能な半導体装置を提供する。
【解決手段】第１の半導体素子１１と、第１の半導体素子１１上に配置された第２の半導体素子１１と、第１の半導体素子１１及び第２の半導体素子１１の少なくともいずれか一方に熱的に接続して配置されたヒートパイプ４０とを備える半導体装置を構成する。
【選択図】図１

Description

本技術は、半導体装置及び電子機器、特に、半導体素子に接続されたヒートパイプを備える半導体装置及び電子機器に係わる。

電子機器の小型化、特に携帯電話、デジタルカメラ、デジタルカムコーダなどの携帯用電子機器の小型化、薄型化のための革新的技術としてＳｉＰ（System in a Package）が広く使用されている。ｎ個のチップを積層して一つのパッケージに搭載することにより、容易に実装面積をｎ分の１に縮小することができる。複数個のチップを横置き（Side by Side）で一つのパッケージに搭載することでも、大幅に実装面積を縮小化できる。

一方、システムＬＳＩ（ＳｏＣ（System on a Chip））においては、素子の微細化により、小型化、高機能化、高性能化を実現してきた。しかし、製品の複雑さが増大しているのに反して、市場はより短い製品ライフサイクルを要求してきている。ＳｏＣソリューションは、サイズ、重量、電力の要求には対応できるが、機能単位でのコストと市場投入期間の増加という点では益々課題が増大している。非常に高度なＳｏＣを新規に開発する場合に比べて、従来のＳｏＣの組合せでシステムを実現出来るＳｉＰは、開発コストも安価で、開発期間も短縮化できるメリットがある。

ＳｉＰを実現するための課題の一つにＫＧＤ（Known Good Die）がある。ＳｉＰに搭載するチップが性能や信頼性を保証されているかどうかは重要な問題である。複数のチップを搭載したＳｉＰにおいては、中の一つのチップが不良になってもＳｉＰは不良になり、他のチップも廃棄することになって非常に高価なものになる。ＫＧＤを保証するために、チップレベルやウェーハレベルのバーンイン技術も検討されているが、一部で適用されているだけである。そのため、ＫＧＤの替わりに、信頼性を保証されたパッケージを積層するＰｏＰ（Package on Package）技術が開発されている。ＰｏＰも広い意味でのＳｉＰと考えてよい。

ＳｉＰは、ＭＥＭＳやオプト部品のような異なる機能を持つ複数のチップ（パッケージ）を組み合わせて積層することで、システムやサブシステムを構成する複数の機能を提供できるが、このように複数のチップ（パッケージ）を積層する場合、放熱設計が課題である。積層チップ（パッケージ）数に依存して発熱量は増加するため、実装するシステムの放熱設計が非常に重要になる。

電子機器の放熱経路は伝導、対流、放射という基本要素で構成されている。現実にはこれらの要素が絡み合って多数の熱源が相互に影響を及ぼしあう複雑な状態となるが、電子機器の放熱経路を大雑把に表現すると、熱源（チップ）で発生した熱はまず、部品内部の熱伝導によって放熱部（パッケージ）に伝えられる。パッケージに達した熱の多くは周囲の空気へ対流によって伝達されるが、一部はリードを経由しプリント配線板に、また一部は放射により筐体へ伝えられる。プリント配線板に伝えられた熱は、徐々に内部空気に拡散しながら筐体へと伝導される。また、内部空気へ伝えられた熱のほとんどは換気口を通って外部へ放出されるが、一部は筐体へ伝達される。種々の経路を経て筐体に達した熱は、筐体表面へと抜けて、外部空気へ放散される。これがおおまかな電子機器の放熱経路である。電子機器の熱対策とは、これら放熱経路を構成する熱抵抗を最小化することに他ならない。

ＳｉＰのように、複数の発熱素子（チップ・パッケージ）を積層する構造の場合、間に挟まれた発熱素子からみた熱抵抗が非常に高くなるという課題がある。
近年、電子部品（発熱素子）の熱抵抗を効果的に減少するために、その代表的な冷却システムの１つとして、ヒートパイプを用いた半導体装置が提案されている（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照）。

ヒートパイプの内部は、密封された空洞部を備え、その空洞部に収容された作動流体の相変態と移動により熱の移動が行われる。ヒートパイプの作動の詳細は次の通りである。
ヒートパイプの吸熱側において、ヒートパイプを構成する容器の材質中を熱伝導して伝わってきた被冷却部品が発する熱を潜熱として吸収して、作動流体が蒸発し、その蒸気がヒートパイプの放熱側に移動する。放熱側においては、作動流体の蒸気は凝縮して潜熱を放出するとともに、再び液相状態に戻る。このように液相状態に戻った作動流体は再び吸熱側に移動（還流）する。このような作動流体の相変態や移動によって熱の移動が行われる。

特開平１１−２３３６９８号公報 特開２０００−１３８４８５号公報 特開２００５−２５９７９４号公報 特開２００９−２０６３６９号公報

上述のように、半導体装置ではヒートパイプを用いた効率的な熱抵抗の低下が求められている。

本技術においては、熱抵抗を低下させることが可能な半導体装置及び電子機器を提供するものである。

本技術の半導体装置は、第１の半導体素子と、第１の半導体素子上に配置された第２の半導体素子と、第１の半導体素子及び第２の半導体素子の少なくともいずれか一方に熱的に接続して配置されたヒートパイプとを備える。
また、本技術の電子機器は、マザーボードとマザーボード上に搭載された上記半導体装置と、マザーボード上に搭載され、半導体装置と熱的に接続された冷却部とを備える。

上述の半導体装置によれば、積層された半導体素子に接してヒートパイプが配置されているため、半導体素子で発生する熱が効率よくヒートパイプに移動する。このため、半導体装置の熱抵抗が低下し、放熱性の高い半導体装置を構成することができる。
さらに、この半導体装置を備えることにより、熱抵抗が低く、放熱性の高い電子機器を構成することができる。

本技術によれば、熱抵抗を低下させることが可能な半導体装置及び電子機器を提供することができる。

第１実施形態の半導体装置の構成を示す図である。 ヒートパイプの構成を示す図である。 第１実施形態の変形例の半導体装置の構成を示す図である。 第２実施形態の半導体装置の構成を示す図である。 第２実施形態の変形例の半導体装置の構成を示す図である。 第３実施形態の半導体装置の構成を示す図である。 Ａは電子機器の構成を示す平面図である。Ｂは電子機器の構成を示す断面図である。

以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の第１実施形態（ＰｏＰ）
２．半導体装置の第２実施形態（基板内蔵ヒートパイプ）
３．半導体装置の第３実施の形態（チップスタック）
４．電子機器（マザーボード搭載）

〈１．半導体装置の第１実施形態〉
半導体装置の第１実施形態について説明する。
図１に、第１実施形態の半導体装置の構成を示す。第１実施形態の半導体装置は、半導体素子が搭載された複数の半導体パッケージが、ＰｏＰ（Package on Package）として積層されている。そして、積層された半導体パッケージの間にヒートパイプが配置された構成である。

図１に示す半導体装置について詳細に説明する。この半導体装置は、第１半導体パッケージ１０、第２半導体パッケージ２０、及び、第３半導体パッケージ３０が、それぞれ電気的に接続されて積層されている。また、第１半導体パッケージ１０と第２半導体パッケージ２０との間に、平面型のヒートパイプ４０が配置されている。このため、図１に示す半導体装置は、第２半導体パッケージ２０上に平面型のヒートパイプ４０が配置され、平面型のヒートパイプ４０上に第１半導体パッケージ１０が配置されている。

第１半導体パッケージ１０は、基板１２と、この基板１２上に搭載された半導体素子１１と、半導体素子１１を被覆する封止材１６とを備える。
基板１２上には、半導体素子１１とワイヤ１５により接続される電極１４が設けられている。そして、電極１４以外の面に絶縁層１３が形成されている。半導体素子１１は、この絶縁層１３上に配置されている。そして、半導体素子１１、電極１４及びワイヤ１５を被覆して基板１２上の全面が、封止材１６により封止されている。

また、基板１２の半導体素子１１の搭載面の裏面には、積層される第２半導体パッケージ２０と接続するための電極１７が設けられている。そして、この電極１７上に設けられた層間接続バンプ１８により、第１半導体パッケージ１０と第２半導体パッケージ２０とが電気的に接続されている。
さらに、基板１２の半導体素子１１の搭載面の裏面には、電極１７上を除き、絶縁層１９が形成されている。そして、この絶縁層１９により第１半導体パッケージ１０がヒートパイプ４０と接続されている。

第２半導体パッケージ２０は、基板２２と、基板２２上に搭載された半導体素子２１と、半導体素子２１を被覆する封止材２６とを備える。
基板２２の半導体素子２１の搭載面には、半導体素子２１とワイヤ２５で接続される電極２４と、積層される第１半導体パッケージ１０と接続するための電極２７が設けられている。そして、電極２４及び電極２７の形成位置を除き、基板２２上に絶縁層２３が形成されている。半導体素子２１は、この絶縁層２３上に配置されている。封止材２６は、半導体素子２１、電極２４及びワイヤ２５を覆って設けられている。そして、封止材２６に接して、ヒートパイプ４０が第２半導体パッケージ２０に接続されている。

電極２７は層間接続バンプ１８に接続され、第１半導体パッケージ１０の電極１７と、第２半導体パッケージ２０の電極２７とが電気的に接続されている。
また、基板２２の半導体素子２１の搭載面の裏面には、積層される第３半導体パッケージ３０と接続するための電極２８が設けられている。そして、電極２８の形成位置を除き、基板２２上に絶縁層２３が形成されている。電極２８上に設けられた層間接続バンプ２９により、第２半導体パッケージ２０と第３半導体パッケージ３０とが電気的に接続されている。

第３半導体パッケージ３０は、基板３２と、基板３２上に搭載された半導体素子３１と、半導体素子３１を被覆する封止材３６と、基板３２の半導体素子３１搭載面の裏面に形成された外部接続用の電極３８とを備える。
基板３２の半導体素子３１の搭載面には、半導体素子３１とワイヤ３５で接続される電極３４と、積層される第２半導体パッケージ２０と接続するための電極３７が設けられている。そして、電極３４及び電極３７の形成位置を除き、基板３２上に絶縁層３３が形成されている。半導体素子３１は、この絶縁層３３上に配置されている。封止材３６は、半導体素子３１、電極３４及びワイヤ３５を覆って設けられている。

電極３７は層間接続バンプ２９に接続され、第２半導体パッケージ２０の電極２８と、第３半導体パッケージ３０の電極３７とが電気的に接続されている。
また、基板３２の半導体素子３１の搭載面の裏面には、半導体装置の外部接続用の電極３８が設けられている。そして、電極３８を除き、基板３２上に絶縁層３３が形成されている。電極３８上に外部接続バンプ３９が設けられ、半導体装置が外部機器に電気的に接続される。

図１に示す半導体装置では、積層された第１半導体パッケージ１０と第２半導体パッケージ２０との層間に、平面型のヒートパイプ４０が配置されている。
図１の半導体装置に適用されるヒートパイプ４０の平面形状を図２に示す。
図２に示すように、ヒートパイプ４０は平面型であり、厚さは１ｍｍ以下が好ましい。ヒートパイプ４０の半導体パッケージの搭載面を領域４２で示す。また、第２半導体パッケージとの接触面を領域４３で示す。
半導体装置は、ヒートパイプ４０の吸熱部上に配置される。そして、ヒートパイプ４０の放熱部は、図示しないヒートシンク等の冷却部に接続される。

ヒートパイプ４０には、第１半導体パッケージ１０と第２半導体パッケージ２０とを電気的に接続する層間接続バンプ１８が配置されるための、孔部４１が設けられている。ヒートパイプ４０の孔部４１は、半導体装置が搭載される領域４２内に形成される。

ヒートパイプ４０は、例えば、底板上に網状ウィックを配置し、さらに、上板を網状ウィックが挟まれるように配置した後、周囲を溶接又は熱シール等で溶着してヒートパイプ容器を作製する。そして、薄板により形成されたヒートパイプ容器の孔部４１となる位置に、パンチング等で穴をあけ、穴の周囲を溶着する。さらに、容器内に作動流体を収容することにより、孔部４１を有する平面型のヒートパイプ４０を形成することができる。

第２半導体パッケージ２０は、封止材２６を介してヒートパイプ４０と接続されている。ヒートパイプ４０は、吸熱部が第２半導体パッケージ２０の封止材２６の全面に接触する位置に配置されている。このため、発熱量が大きい半導体素子２１は、封止材２６を介してヒートパイプ４０に接続される。封止材２６は、半導体素子２１の全面を覆って設けられているため、封止材２６の上面全域に接続されたヒートパイプ４０は、発熱部である半導体素子２１の全面に配置される。このように、半導体素子２１で発生した熱が封止材２６に拡散し、ヒートパイプ４０に移動する。つまり、第２半導体パッケージ２０では、半導体素子２１が、封止材２６を介してヒートパイプ４０に熱的に接続された構成である。

ヒートパイプ４０が平面型であり、第２半導体パッケージ２０の半導体素子２１の全面を覆うように配置されることにより、吸熱部の接触面が大きくなり、半導体素子からの熱を効果的に移動させることができる。

また、第１半導体パッケージ１０は、半導体素子１１が基板１２、絶縁層１３，１９を介して、ヒートパイプ４０と熱的に接続されている。半導体素子１１で発生した熱は、絶縁層１３，１９や基板１２を介して、ヒートパイプ４０に移動する。ヒートパイプ４０は、電極１７の形成部を除き、絶縁層１９のほぼ全面に接続されている。このように、平面型のヒートパイプ４０を、第１半導体パッケージ１０のほぼ全面に接続することにより、接触面積が大きくなり、効率よく熱移動が行われる。
また、第３半導体パッケージ３０においても、搭載された半導体素子３１で発生した熱が、第２半導体パッケージ２０を介してヒートパイプ４０に移動する。

半導体装置の最上層に配置された第１半導体パッケージ１０の場合には、上面が開放されているため、上面から放熱されやすい。同様に、最下層の第３半導体パッケージ３０の場合には、下面が開放されているため、下面から放熱されやすい。これに対し、中間層に積層されている第２半導体パッケージ２０は、上下面ともに発熱量の大きい半導体素子１１，３１を搭載した第１，３半導体パッケージ１０，３０が配置され、狭い側面のみが開放されている。このように、積層構造の半導体装置では、中間層に配置された半導体素子は、放熱経路が他の半導体パッケージを介するため、熱抵抗が大きくなる。
このため、熱抵抗が大きい半導体パッケージに接触するようにヒートパイプ４０を配置することにより、この半導体パッケージの熱抵抗を下げることができる。従って、複数の半導体パッケージが積層された半導体装置において、半導体パッケージ間にヒートパイプを配置することにより、半導体装置全体の熱抵抗を下げることができ、効果的な放熱が可能となる。

また、積層された半導体パッケージ間の導通を取るために、ヒートパイプ４０の孔部４１内に上下のパッケージを電気的に接続するための導体が配置される。このように、ヒートパイプ４０に孔部４１が設けられることにより、半導体パッケージ間の接続に影響を与えずに、平面型のヒートパイプ４０を配置することができる。そして、平面型のヒートパイプを用いて、発熱量の大きい半導体素子の全面に熱的な接続を設けることにより、熱移動を効果的に行うことができる。

なお、半導体装置に搭載される半導体素子としては、例えばＣＰＵ、メモリ、ＣＭＯＳイメージセンサ、アナログ回路、ロジック回路、ＭＥＭＳ等のセンサ、及び、受動素子等に適用される集積回路（Integrated Circuit、IC）を用いることができる。

また、図には示していないが、第２半導体パッケージと、第３半導体パッケージとの間にもヒートパイプを配置することも可能である。このように、複数のヒートパイプが配置されていてもよい。さらに、孔部を有する平面型のヒートパイプに替わり、半導体パッケージ間にパイプ状のヒートパイプを配置して半導体装置を構成することもできる。この場合にも、中間層に配置された半導体素子の熱抵抗を低下させることができるため、半導体装置の効果的な放熱が可能となる。

［変形例１］
次に、上述の第１実施形態の半導体装置の変形例について説明する。図３に、変形例の半導体装置の構成を示す。変形例の半導体装置は、ヒートパイプの構成と配置のみが第１実施形態と異なり、他の構成は第１実施形態と同様である。このため、ヒートパイプ以外の構成の説明は省略する。

図３に示すように、変形例の半導体装置では、ヒートパイプ４５が、第１半導体パッケージ１０上に配置されている。このため、ヒートパイプ４５は、第１半導体パッケージ１０の封止材１６を介して、半導体素子１１と熱的に接続されている。
ヒートパイプ４５は、平面型であり、第１半導体パッケージ１０の全面を吸熱部が覆うように接続されている。このため、第１半導体パッケージ１０の全面から、ヒートパイプ４５への吸熱が可能となり、効果的な放熱が可能となる。
また、変形例の構成の場合には、パッケージ間にヒートパイプ４５を配置していないため、ヒートパイプ４５に導通用の孔部を設ける必要はない。さらに、変形例の半導体装置は、第１実施形態の半導体装置のように、半導体パッケージ間にヒートパイプを配置した構成と組み合わせて使用してもよい。

〈２．半導体装置の第２実施形態（基板内蔵ヒートパイプ）〉
次に、半導体装置の第２実施形態について説明する。第２実施形態の半導体装置は、半導体素子が、シリコン貫通電極（ＴＳＶ：Through silicon via）により３次元実装されたチップスタックを構成する。そして、ヒートパイプが内蔵された基板上に、チップスタックが搭載される。

図４に、第２実施形態の半導体装置の構成を示す。この半導体装置は、基板５０と、基板５０上に搭載された４つの半導体素子６０からなるチップスタックとを備える。
基板５０は、絶縁層と配線とが積層された多層基板である。基板５０内は、配線５５と絶縁層５７とが積層されて複数の配線層が形成されている。そして、半導体素子６０の搭載面には、配線５５とビア５６で接続された電極５４と、電極５４を開口するソルダーレジスト層５３が形成されている。されに、半導体素子６０の搭載面の裏面には、外部接続電極５８とソルダーレジスト層５９とが形成されている。

そして、基板５０の表面のソルダーレジスト層５３と、最表面側に形成された配線５５との間の絶縁層５７中に、ヒートパイプ５１が配置されている。ヒートパイプ５１は、図２に示す第１実施形態と同じ平面型であり、ビア５６が配置される導体接続用の孔部５２が設けられている。また、図２に示す半導体パッケージの搭載領域と同様に、半導体素子６０の搭載面の全面が、平面型のヒートパイプ５１の吸熱部に配置される。

半導体素子６０は、複数のＴＳＶ６１を備える。そして、ＴＳＶ６１と、ＴＳＶ６１同士が接続するために半導体素子６０の表面に形成された電極６２とが接続することにより、複数の半導体素子６０によるチップスタックが構成されている。また、ＴＳＶ６１により、積層された半導体素子６０の相互の回路接続が行われている。
さらに、チップスタックの最下層の半導体素子６０のＴＳＶ６１がバンプ６３に接続されている。そして、バンプ６３を介して、半導体素子６０と基板５０の電極５４とが接続されている。

上述の構成によれば、半導体素子６０の搭載面の全域に接して平面型のヒートパイプ５１の吸熱部が配置される。このため、半導体素子６０とヒートパイプ５１との熱的な接続が広範囲で行われ、半導体素子６０からの熱を効果的に移動させることができる。従って、放熱性に優れた半導体装置を構成することができる。
また、基板５０内にヒートパイプ５１を内蔵することにより、基板５０上にチップスタックを搭載するのみで、放熱性に優れた半導体装置を構成することができる。

さらに、ヒートパイプ５１に孔部５２が設けられることにより、ヒートパイプ５１を挟む配線層間の導体接続が可能となる。このため、基板５０内に配線層が積層された構成において、配線層間での導体接続が形成されている基板に対しても、ヒートパイプ５１を適用することが可能となる。従って、ヒートパイプ５１に孔部５２が設けられることにより、半導体素子６０を搭載する基板の設計自由度に影響を与えずに、ヒートパイプ５１を配置する構成が可能となる。特に、ヒートパイプ５１による半導体装置の放熱性の向上には、半導体素子６０が搭載される面の最表面側にヒートパイプ５１を配置することが好ましい。ヒートパイプ５１が孔部を有することにより、基板５０内の配線構造にかかわらずヒートパイプ５１を任意の位置に配置することができる。

［変形例２］
次に、上述の第２実施形態の半導体装置の変形例について説明する。図５に変形例の半導体装置の構成を示す。変形例の半導体装置は、ヒートパイプを内蔵した基板の両面にチップスタックが搭載された構成である。

図５に示すように、変形例の半導体装置は、パッケージ基板６４上に、半導体装置が搭載されている。半導体装置は、ヒートパイプ７１を内蔵した基板７０の両面に、半導体素子６５が積層されたチップスタック６８，６９が搭載されている構成である。

基板７０は、絶縁層７７の両面に電極７４，７６や図示しない配線等が形成された両面基板である。そして、電極７４等を覆ってソルダーレジスト層７３が形成され、電極７６を覆ってソルダーレジスト層７５が形成されている。また、両面に形成された電極７４と電極７６とは、ビア７８により基板７０内で接続されている。

基板７０の第１面（上面）側には、複数の半導体素子６５がＴＳＶ６６により３次元実装されたチップスタック６８が搭載される。同様に、基板７０の第２面（下面）側には、複数の半導体素子６５からなるチップスタック６９が搭載される。また、ＴＳＶ６６と、半導体素子６５の表面に形成された電極６７とが接続することにより、チップスタック６８，６９を構成する半導体素子６５の相互の回路接続が行われている。
さらに、チップスタック６８，６９は、基板７０側に配置された半導体素子６５のＴＳＶ６６がバンプ７９に接続されている。そして、バンプ７９を介して、チップスタック６８，６９と基板７０の電極７４，７６とが接続されている。

そして、基板７０の絶縁層７７内にヒートパイプ７１が配置されている。ヒートパイプ７１は、図２に示す第１実施形態と同じく平面型であり、ビア７８が配置される導体接続用の孔部７２が設けられている。また、図２に示す半導体パッケージの搭載領域と同様に、チップスタック６８，６９の搭載面の全面が、平面型のヒートパイプ７１の吸熱部に配置される。

上述の変形例の半導体装置の構成によれば、チップスタック６８，６９の間にヒートパイプ７１を内蔵する基板７０が配置されている。このため、積層された半導体素子６５の層間にヒートパイプ７１が配置された構成となる。積層された半導体素子６５は、上述の第１実施形態で説明したように、最外層に配置された半導体素子６５よりも、中間層に形成された半導体素子６５の方が、熱抵抗が大きい。このように、熱抵抗が大きい中間層の半導体素子６５に接触するようにヒートパイプ７１を内蔵する基板７０を配置することにより、半導体装置全体の熱抵抗を下げることができる。従って、複数の半導体素子６５が積層された半導体装置において、ヒートパイプ７１を内蔵する基板７０を配置することにより、効果的な放熱が可能となる。

なお、第２実施形態の半導体装置と、変形例の半導体装置とを組み合わせることもできる。例えば、変形例で半導体装置が搭載されているパッケージ基板に、第２実施形態のヒートパイプ内蔵基板を適用することも可能である。
また、変形例の構成において、多層基板を用いてヒートパイプを複数配置することもできる。この場合には、基板内のチップスタックの搭載面に近い位置にヒートパイプを配置する。
さらに、第２実施形態のヒートパイプ内蔵基板を、第１実施形態のように半導体パッケージが積層された構成の半導体装置にも適用できる。例えば、図１に示す構成において、平面型のヒートパイプに替えて、ヒートパイプ内蔵基板を配置してもよい。また、ヒートパイプ内蔵基板上に、半導体パッケージを積層して半導体装置を構成してもよい。

〈３．半導体装置の第３実施の形態（チップスタック）〉
次に、半導体装置の第３実施形態について説明する。第３実施形態は、半導体素子が積層されたチップスタックに、平面型のヒートパイプを適用した構成である。

図６に、第３実施形態の半導体装置の構成を示す。半導体装置は、パッケージ基板８６上に、半導体素子８０が積層されたチップスタック８５が搭載された構成である。そして、積層された半導体素子８０の間に平面型のヒートパイプが配置された構成である。

半導体素子８０は、複数のＴＳＶ８１を備える。そして、ＴＳＶ８１と、ＴＳＶ８１同士が接続するために半導体素子８０の表面に形成された電極８２とが接続することにより、複数の半導体素子８０によるチップスタック８５が構成されている。また、ＴＳＶ８１により、積層された半導体素子８０の相互の回路接続が行われている。
さらに、チップスタック８５の最下層の半導体素子８０のＴＳＶ８１がパッケージ基板８６の図示しない回路等に接続され、半導体素子８０とパッケージ基板８６とが接続されている。

ヒートパイプ８３は、チップスタック８５の２層目の半導体素子８０と３層目の半導体素子８０との間に配置されている。ヒートパイプ８３は、図２に示す第１実施形態と同じ平面型であり、ＴＳＶ８１間を接続する電極８２が配置される導体接続用の孔部８４が設けられている。また、図２に示す半導体パッケージの搭載領域と同様に、チップスタック８５の搭載面の全面が、平面型のヒートパイプ８３の吸熱部に配置される。

上述の構成によれば、半導体素子８０の搭載面の全域に接して平面型のヒートパイプ５１の吸熱部が配置される。このため、半導体素子８０と吸熱部とが、広い面積で直接接続される。従って、半導体素子８０からの熱を効果的に移動させることができる。
また、ヒートパイプ８３に孔部８４が設けられていることにより、孔部８４内に半導体素子８０同士を接続する電極８２を配置でき、ヒートパイプ８３を挟む半導体素子８０同士の導体接続が可能となる。このため、チップスタックにおいて熱抵抗が大きい中間層に積層された半導体素子８０と接する位置にヒートパイプを配置することができる。このため、半導体装置全体の熱抵抗を低下させ、半導体装置の効率的な放熱が可能となる。

なお、配置するヒートパイプの数、ヒートパイプを配置する位置は任意である。例えば、複数の半導体素子の層間にヒートパイプを配置してもよい。さらに、チップスタック上に孔部が形成されていない平面型のヒートパイプを配置することもできる。さらに、平面型のヒートパイプに替わり、チップスタックの層間やチップスタック上にパイプ状のヒートパイプを配置して半導体装置を構成することもできる。

また、上述の第２実施形態及び第３実施形態の説明では、ＴＳＶによる半導体素子のチップスタックを搭載する半導体装置について説明したが、ＴＳＶ以外の手法により接続されたチップスタックや、半導体素子を単独で基板に搭載させることも可能である。さらに、上述の実施形態において、積層させる半導体パッケージや半導体素子の数は、任意の構成とすることができる。

〈４．電子機器（マザーボード搭載）〉
次に、上述の半導体装置を備える電子機器の実施形態について説明する。
上述の半導体装置は、例えば、ＣＰＵ、メモリ、ＣＭＯＳイメージセンサ、アナログ回路、ロジック回路、ＭＥＭＳ等のセンサを有する半導体装置を備える電子機器に適用することができる。図７に、上述のヒートパイプを備える半導体装置を電子機器に適用した場合の概略構成を示す。

図７Ａは、電子機器の要部の構成を示す平面図であり、図７Ｂは図７Ａに示す構成の断面図である。この電子機器は、マザーボード９０に搭載された半導体装置９１と、冷却部９３とを備える。半導体装置９１は、上述の各実施形態及び変形例に示す半導体装置を適用することができる。このため、半導体装置９１は、半導体素子がヒートパイプ９２の吸熱部９２Ａと熱的に接続されている。

半導体装置９１のヒートパイプ９２の放熱部９２Ｂは、冷却部９３に接続されている。冷却部９３は、ヒートパイプ９２の放熱部９２Ｂと接続するヒートシンク９４と、このヒートシンク９４上に配置された冷却ファン９５とからなる。このように、半導体装置９１と冷却部９３とが、ヒートパイプ９２により熱的に接続された構成となる。

上述の電子機器によれば、半導体装置９１で発生する熱がヒートパイプ９５の吸熱部９２Ａで吸収される。そして、吸収された熱が、ヒートパイプ９２の吸熱部９２Ａから放熱部９２Ｂに移動し、ヒートパイプ９２の放熱部９２Ｂに接続された冷却部９３により、効率的に放熱される。このため、熱抵抗が低く、放熱性に優れた電子機器を提供することができる。

本技術において電子機器の構成は、上述の図７に示す構成に限定されず、本技術に係わる半導体装置を備える構成であれば、図７に示す以外の構成とすることも可能である。

なお、本開示は以下のような構成も取ることができる。
（１）第１の半導体素子と、前記第１の半導体素子上に配置された第２の半導体素子と、前記第１の半導体素子及び前記第２の半導体素子の少なくともいずれか一方に熱的に接続して配置されたヒートパイプと、を備える半導体装置。
（２）前記第１の半導体素子と前記第２の半導体素子との間に前記ヒートパイプが配置されている（１）に記載の半導体装置。
（３）前記ヒートパイプが、孔部が形成された平面型のヒートパイプである（１）又は（２）に記載の半導体装置。
（４）前記孔部内に、前記第１の半導体素子と前記第２の半導体素子とを接続する導体が形成されている（３）に記載の半導体装置。
（５）前記第１の半導体素子及び前記第２の半導体素子の全面と接触する位置に前記ヒートパイプの吸熱部が配置されている（３）又は（４）に記載の半導体装置。
（６）前記ヒートパイプが内蔵された多層基板上に、前記第１の半導体素子及び前記第２の半導体素子が搭載されている（１）から（５）のいずれかに記載の半導体装置。
（７）前記多層基板の両面に前記第１の半導体素子及び前記第２の半導体素子が搭載されている（６）に記載の半導体装置。
（８）前記第１の半導体素子及び前記第２の半導体素子が貫通電極を備え、前記貫通電極により３次元実装されたチップスタック内に前記ヒートパイプが配置されている（２）から（５）のいずれかに半導体装置。
（９）半導体素子と、前記半導体素子上に配置された平面型のヒートパイプと、を備える半導体装置。
（１０）マザーボードと、前記マザーボード上に搭載された上記（１）から（９）のいずれかに記載の半導体装置と、前記マザーボード上に搭載され、前記半導体装置と熱的に接続された冷却部と、を備え、前記ヒートパイプの放熱部が、前記冷却部に接続されている電子機器。

１０，２０，３０ 第１半導体パッケージ、１１，２１，３１，６０，６５，８０ 半導体素子、１２，２２，３２，５０，７０ 基板、１３，１９，２３，３３，５７，７７ 絶縁層、１４，１７，２４，２７，２８，３４，３７，３８，５４，６２，７４，７６，８２ 電極、１５，２５，３５ ワイヤ、１６，２６，３６ 封止材、１８，２９ 層間接続バンプ、３９ 外部接続バンプ、４０，４５，５１，７１，８３，９２ ヒートパイプ、４１，５２，７２，８４ 孔部、４２，４３ 領域、５３，５９，７３，７５ ソルダーレジスト層、５５ 配線、５６，７８ ビア、５８ 外部接続電極、６１，６６，８１ ＴＳＶ、６３，７９ バンプ、６４，８６ パッケージ基板、６８，６９，８５ チップスタック、９０ マザーボード、９１ 半導体装置、９２Ａ 吸熱部、９２Ｂ 放熱部、９３ 冷却部、９４ ヒートシンク、９５ 冷却ファン

Claims (10)

1. 第１の半導体素子と、
   前記第１の半導体素子上に配置された第２の半導体素子と、
   前記第１の半導体素子及び前記第２の半導体素子の少なくともいずれか一方に熱的に接続して配置されたヒートパイプと、を備える
   半導体装置。
2. 前記第１の半導体素子と前記第２の半導体素子との間に前記ヒートパイプが配置されている請求項１に記載の半導体装置。
3. 前記ヒートパイプが、孔部が形成された平面型のヒートパイプである請求項１に記載の半導体装置。
4. 前記孔部内に、前記第１の半導体素子と前記第２の半導体素子とを接続する導体が形成されている請求項３に記載の半導体装置。
5. 前記第１の半導体素子及び前記第２の半導体素子の全面と接触する位置に前記ヒートパイプの吸熱部が配置されている請求項３に記載の半導体装置。
6. 前記ヒートパイプが内蔵された多層基板上に、前記第１の半導体素子及び前記第２の半導体素子が搭載されている請求項１に記載の半導体装置。
7. 前記多層基板の両面に前記第１の半導体素子及び前記第２の半導体素子が搭載されている請求項６に記載の半導体装置。
8. 前記第１の半導体素子及び前記第２の半導体素子が貫通電極を備え、前記貫通電極により３次元実装されたチップスタック内に前記ヒートパイプが配置されている請求項２に記載の半導体装置。
9. 半導体素子と、
   前記半導体素子上に配置された平面型のヒートパイプと、を備える
   半導体装置。
10. マザーボードと、
    前記マザーボード上に搭載された半導体装置と、
    前記マザーボード上に搭載され、前記半導体装置と熱的に接続された冷却部と、を備え、
    前記半導体装置が、積層された複数の半導体素子と、吸熱部が前記半導体素子に熱的に接触して配置されたヒートパイプとからなり、
    前記ヒートパイプの放熱部が、前記冷却部に接続されている
    電子機器。

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