JP2013183277A - 電源接続回路 - Google Patents

Abstract

【課題】出力端子がグラウンドと短絡したときの電流制限部の消費電力を小さくできる電源接続回路を提供する。
【解決手段】本発明の電源接続回路は、入力端子より入力される入力電圧を出力電圧として出力端子より出力する第１のＭＯＳトランジスタと、前記出力端子がグラウンドと短絡して前記出力電圧が基準電圧よりも低くなったときに、短絡したことを示す検出信号を出力する短絡検出部と、前記入力電圧を昇圧して、その昇圧した電圧を第１および第２のＭＯＳトランジスタのゲートに出力する昇圧回路と、ゲートが前記第１のＭＯＳトランジスタのゲートに接続され、前記入力端子とグラウンドとの間に基準電流を流す第２のＭＯＳトランジスタを含み、前記検出信号に応じて前記第２のＭＯＳトランジスタに基準電流を流して、前記基準電流に応じた電圧を前記第１のＭＯＳトランジスタのゲートに設定する電流制限部と、を備えたことを特徴とする。
【選択図】図２

Description

本発明は、電源接続回路に関し、より詳細には、出力端子がグラウンドと短絡したときの電流制限部の消費電力を小さくする電源接続回路に関する。

電力供給源と電力供給源により電力が供給されて動作する外部機器とを接続する回路として電源接続回路がある。この電源接続回路は、出力端子がグラウンドと短絡した場合、過電流が流れないように出力電流を減少もしくは遮断して電流制限をする必要がある。

図１は、特許文献１に記載の従来の電源接続回路である。

図１に示すように電源接続回路１０１は、スイッチＭ１、昇圧回路１０２、電流制限部１０３および短絡検出部１０４を備えた構成となっている。

スイッチＭ１は、ＮチャネルＭＯＳトランジスタにより構成される。スイッチＭ１は、ドレインが入力電圧Ｖｉｎを入力する入力端子１０５および昇圧回路１０２に接続され、ソースが出力電源Ｖｏｕｔを出力する出力端子１０６に接続され、ゲートが昇圧回路１０２および電流制限部１０３に接続される。短絡検出部１０４は、コンパレータ１０７および基準電圧Ｖｒｅｆを生成する基準電圧源１０８により構成され、コンパレータ１０７は、非反転入力端子が基準電圧源１０８の陽極側に接続され、反転入力端子が出力端子１０６に接続され、出力端子が電流制限部１０３に接続される。負荷Ｌ１は、一端が出力端子Ｖｏｕｔは、負荷Ｌ１を介してグラウンドに接地されている。

電流制御部１０３は、スイッチＭ２、ダイオード１０９を備える。スイッチＭ２は、ＮチャネルＭＯＳトランジスタにより構成される。スイッチＭ２は、ソースが出力端子Ｖｏｕｔに接続され、ドレインがダイオード１０９のカソードに接続され、ゲートが短絡検出部１０４のコンパレータ１０７の出力側に接続される。ダイオード１０９は、スイッチＭ１のゲートとスイッチＭ２のドレインとの間に直列に接続される。

図１に記載の電源接続回路１０１は、出力端子Ｖｏｕｔがグラウンドと短絡した場合、スイッチＭ１に過電流が流れないように電流制限をするものである。

通常動作時は、昇圧回路１０２が入力電圧Ｖｉｎを昇圧して、昇圧した電圧をスイッチＭ１のゲートに出力してスイッチＭ１をオンさせる。

スイッチＭ１がオンすると、入力端子１０５と出力端子１０６が導通して入力電圧Ｖｉｎが出力電圧Ｖｏｕｔとして伝達される。通常動作時には、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも高く、そのため短絡検出部１０４のコンパレータ１０７はＬＯＷを出力している。したがって、電流制限部１０３のスイッチＭ２がオフとなっている。

しかし、出力端子１０６が短絡して出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも低くなると、コンパレータ１０７はＨＩを出力して、電流制限部１０３のスイッチＭ２がオンする。また、昇圧回路１０２の昇圧動作を制限する。スイッチＭ２がオンすると、ダイオード１０９を介して昇圧回路１０２から電流を引いて、スイッチＭ１のゲート電圧を下げる。スイッチＭ１のゲート電圧を下げてスイッチＭ１のゲートソース間電圧を下げることで、スイッチＭ１に流れる電流を制限する。

特開２００９−２１２７０４号公報

しかしながら、従来の電流制限回路１０１は、以下の問題があった。

出力端子１０６がグラウンドと短絡したとき、昇圧回路１０２の電圧がダイオード１０９に与えられ、ダイオード１０９の両端に高い電圧がかかる。ここで、ダイオードの電流特性は指数関数特性であり、電流制限部１０３に流れる電流が大きくなるため、出力端子１０６がグラウンドと短絡した時の電流制限部１０３の消費電力が大きくなる。特に、電流制限部１０３の消費電力が大きいと、入力端子１０５に接続された電源の電力を余分に消費することになる。

本発明は、上記した点に鑑みて行われたものであり、出力端子がグラウンドと短絡したときの電流制限部の消費電力を小さくできる電源接続回路を提供することを目的とする。

本発明の電源接続回路は、入力端子より入力される入力電圧を出力電圧として出力端子より出力する第１のＭＯＳトランジスタと、前記出力端子がグラウンドと短絡して前記出力電圧が基準電圧よりも低くなったときに、短絡したことを示す検出信号を出力する短絡検出部と、前記入力電圧を昇圧して、その昇圧した電圧を前記第１のＭＯＳトランジスタのおよび第２のＭＯＳトランジスタのゲートに出力する昇圧回路と、ゲートが前記第１のＭＯＳトランジスタのゲートに接続され、前記入力端子とグラウンドとの間に基準電流を流す第２のＭＯＳトランジスタを含み、前記検出信号に応じて前記第２のＭＯＳトランジスタに基準電流を流して、前記基準電流に応じた電圧を前記第１のＭＯＳトランジスタのゲートに設定する電流制限部と、を備えたことを特徴とする。

また、本発明の電源接続回路において、前記電流制限部は、一端が前記グラウンドに、他端が前記第２のＭＯＳトランジスタに接続され、前記基準電流を生成する電流源と、前記第１のＭＯＳトランジスタのゲート電圧をプルダウンして、前記第１のＭＯＳトランジスタとともに負帰還回路を構成し、前記電流源の他端と前記出力端子とを仮想短絡するバッファとを備えたことを特徴とする。

本発明の電源接続回路において、前記電流制限部は、一端が前記入力端子に、他端が前記第２のＭＯＳトランジスタに接続され、前記基準電流を生成する電流源と、前記電流源の他端に接続され、前記基準電流に応じた電圧を前記第１のＭＯＳトランジスタのゲートに出力するバッファとを備えたことを特徴とする。

本発明の電源接続回路において、前記バッファは、前記電流源と前記第２のＭＯＳトランジスタとの共通接続部の電圧をゲートより入力してレベルシフトを行い、そのレベルシフトした電圧をソースより出力する第１のソースフォロワと、前記第１のソースフォロワのソース電圧をゲートより入力してレベルシフトを行い、そのレベルシフトした電圧を前記第一及び第二のＭＯＳトランジスタのゲートに出力する第２のソースフォロワとを備えたことを特徴とする。

本発明の電源接続回路は、電流制限部の電流源により強制的に電流制限部のスイッチＭ２に流れる電流を設定でき、電流制限部に流れる電流を小さくできるため、出力端子がグラウンドと短絡したときの電流制限部の消費電力を小さくできる。

従来の電流制限回路の回路を示す図である。 本発明の電源接続回路の回路を示す図である。 本発明の実施形態１の電源接続回路の具体例であり、図２に示した本発明の電源接続回路の電流制御部のバッファをより具体化した回路を示す図である。 本発明の実施形態２の電源接続回路の具体例であり、図２に示した本発明の電源接続回路の電流制御部のバッファをより具体化した回路を示す図である。

図２は、本発明の電源接続回路の回路図である。
図２において、本発明の電源接続回路２０１は、入力端子２０５より入力される入力電圧Ｖｉｎを出力電圧Ｖｏｕｔとして出力端子２０６より出力するスイッチＭ１と、入力電圧を昇圧して、その昇圧した電圧をスイッチＭ１のゲートに出力する昇圧回路２０２と、入力端子２０５とグラウンドの間に電流源２０９から生成した基準電流Ｉ１を流すスイッチＭ２を含み、検出信号に応じてスイッチＭ２に基準電流Ｉ１を流して、基準電流Ｉ１に応じた電圧をスイッチＭ１のゲートに設定する電流制限部２０３と、出力端子２０６がグラウンドと短絡して出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも低くなったときに、短絡したことを示す検出信号を出力する短絡検出部２０４と、を備えた構成になっている。ここで、スイッチＭ１およびスイッチＭ２は、ＮチャネルＭＯＳトランジスタにより構成される。短絡検出部２０４は、コンパレータ２０７および基準電圧Ｖｒｅｆを生成する基準電圧源２０８により構成される。

スイッチＭ１は、ドレインが入力電圧Ｖｉｎを入力する入力端子２０５および昇圧回路２０２に接続され、ソースが出力電圧Ｖｏｕｔを出力する出力端子２０６に接続され、ゲートが電流制限部２０３に接続される。短絡検出部のコンパレータ２０７は、非反転入力端子が参照電圧源２０８の陽極が接続され、反転入力端子が出力電圧Ｖｏｕｔを出力する出力端子２０６および電流制限部２０３のスイッチＭ２のソースに接続され、出力端子が昇圧回路２０２および電流制限部２０３に接続される。出力端子２０６は、負荷Ｌ１を介してグラウンドに接地されている。

電流制限部２０３は、電流Ｉ１を出力する電流源２０９、バッファ２１０、スイッチＭ２を有する。電流源２０９は一端が入力電圧Ｖｉｎを入力する入力端子２０５、昇圧回路２０２およびスイッチＭ１のドレインに接続されている。スイッチＭ２は、ドレインが電流源２０９に接続され、ソースが出力端子２０６および短絡検出部２０４のコンパレータ２０７の反転入力端子に接続され、ゲートが昇圧回路２０２およびバッファ２１０の他端に接続される。ここで、コンパレータ２０７の出力は、電流制限部２０３を制御する。

本発明の電源接続回路２０１では、コンパレータ２０７がＬＯＷを出力すると、バッファ２１０をディスエーブルにすることで、電流制限部２０３を停止させ、コンパレータ２０７がＨＩを出力すると、バッファ２１０をイネーブルにすることで、電流制限部２０３を動作させる。また、コンパレータ２０７がＬＯＷを出力すると、昇圧回路２０２は通常に作動し、コンパレータ２０７がＨＩを出力すると、昇圧回路２０２は動作が制限される。

通常動作時は、昇圧回路２０２が入力電圧Ｖｉｎを昇圧し、さらに昇圧した電圧をスイッチＭ１のゲートに出力してスイッチＭ１をオンさせる。スイッチＭ１がオンすると、入力端子２０５と出力端子２０６が導通して入力電圧Ｖｉｎが出力電圧Ｖｏｕｔとして伝達される。通常動作時は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより高く、短絡検出部２０４のコンパレータ２０７はＬＯＷを出力している。コンパレータ２０７の出力がＬＯＷのとき、バッファ２１０が停止し、電流制限部２０３全体の動作も停止する。

出力端子２０６がグラウンドと短絡して出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも低くなると、コンパレータ２０７はＨＩを出力する。コンパレータ２０７の出力ＨＩは、バッファ２１０をイネーブルにし、電流制限部２０３が動作する。また、コンパレータ２０７の出力ＨＩは、昇圧回路２０２の昇圧動作も制限する。

本発明の電源接続回路２０１ではスイッチＭ１、スイッチＭ２はカレントミラー回路を構成し、スイッチＭ２には電流源２０９の基準電流Ｉ１が流れる。ここで、スイッチＭ１、スイッチＭ２のゲート電圧はバッファ２１０により基準電流Ｉ１に応じた電圧に設定され、スイッチＭ１に流れる電流は、電流源２０９の基準電流Ｉ１に比例した電流に制限される。

つまり、本発明は、出力端子２０６がグラウンドに短絡したときに、基準電流Ｉ１を、スイッチＭ２を介して、グラウンドとの間に流し、その電流Ｉ１をスイッチＭ１にミラーして、スイッチＭ１に流れる電流を制限するものである。

バッファ２１０は、スイッチＭ２のドレインとスイッチＭ１のゲートを制御する。また、バッファ２１０はスイッチＭ１、スイッチＭ２のゲートが高い電圧になっても電流源２０９に電流が逆流しない役割もある。

これにより、電流制限部２０３の電流源２０９により強制的に電流制限部２０３のスイッチＭ２に流れる電流を設定でき、電流制限部２０３に流れる電流を小さくできるため、出力端子２０６がグラウンドと短絡したときの電流制限部２０３の消費電力を小さくできる。

また、電源起動時には、出力電圧Ｖｏｕｔはグラウンド電圧であり、出力電圧Ｖｏｕｔとグラウンド電圧は等価的に短絡された状態にある。つまり、電源起動時には、電流制限部２０３が電力を消費し、その電力の供給元である入力端子２０５に接続された電源の電力が消費される状態にある。本発明は上述した構成及び動作により、電源起動時に、電流制限部２０３の電力消費を小さくすることができる。

以下において、バッファ２１０をより具体的にした本発明の電源接続回路の２つの実施形態について説明する。

（実施形態１）
図３は、本発明の実施形態１の電源接続回路の具体例であり、図２に示した本発明の電源接続回路の電流制御部２０３のバッファ２１０をより具体化した回路図である。

図３において、本発明の実施形態１電源接続回路３０１の電流制限部３０３は、スイッチＭ２、基準電流Ｉ１を流す電流源３０９、およびスイッチＭ３と差動増幅器３１１とを有するバッファ３１０と、により構成されている。ここで、スイッチＭ３は、ＮチャネルＭＯＳトランジスタにより構成される。

スイッチＭ２は、ドレインが入力電圧Ｖｉｎを入力する入力端子３０５、昇圧回路３０２およびスイッチＭ１のドレインに接続され、ソースがバッファ３１０の差動増幅器３１１の非反転入力端子および電流源３０９に接続され、ゲートがスイッチＭ１のゲートおよびバッファ３１０のスイッチＭ３のドレインに接続されている。一端がスイッチＭ２のソースに接続されている電流源３０９は、他端がグラウンドに接地されている。スイッチＭ２は、ソースに電流源３０９が接続されていることにより、一定の電圧がゲート−ソース間にかかる。

バッファ３１０を構成し、非反転入力端子がスイッチＭ２のソースに接続されている差動増幅器３１１は、反転入力端子がスイッチＭ１のソース、出力端子３０６および短絡検出部３０４のコンパレータ３０７の反転入力端子に接続され、出力端子がスイッチＭ３のゲートに接続されている。差動増幅器３１１は、スイッチＭ２のソースとスイッチＭ１のソースとを仮想短絡状態にし、等価的にスイッチＭ１、Ｍ２をカレントミラー回路として動作させるためのものである。実施形態１の電源接続回路３０１では、コンパレータ３０７がＬＯＷを出力すると、差動増幅器３１１をディスエーブルにし、コンパレータ３０７がＨＩを出力すると、差動増幅器３１１をイネーブルにする。また、コンパレータ３０７がＬＯＷを出力すると、昇圧回路３０２は通常に動作し、コンパレータ３０７がＨＩを出力すると、昇圧回路３０２は動作が制限される。

スイッチＭ３は、昇圧回路３０２により昇圧されるスイッチＭ１、スイッチＭ２のゲート電圧Ｖｇをプルダウンして、ゲート電圧Ｖｇが上がりすぎないようにし、スイッチＭ１を介して差動増幅器３１１が負帰還回路を構成して非反転入力端子と反転入力端子とが仮想短絡するようにするためのものである。

このようにして、スイッチＭ１、スイッチＭ２のソース電圧は同じになり、スイッチＭ１にはスイッチＭ２に流れる基準電流Ｉ１に応じた電流が流れる。つまり、スイッチＭ１の電流を、スイッチＭ１とスイッチＭ２とのサイズ比に応じた比例定数を基準電流Ｉ１に乗じた値の電流に制限する。

次に、本発明の実施形態１の電源接続回路３０１の動作について説明する。

まず、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも大きい通常動作をする場合、短絡検出部３０４のコンパレータ３０７はＬＯＷを出力するため、差動増幅器３１１が停止（ディスエーブル）することにより、バッファ３１０は停止する。

次に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも小さい場合に、バッファ３１０が動作してスイッチＭ１とスイッチＭ２がカレントミラー回路として動作して電流制限をする原理を説明する。

まず、出力端子３０６がグラウンドと短絡することにより、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低い電圧となった場合、短絡検出部３０４のコンパレータ３０７はＨＩを出力することにより、昇圧回路３０２は短絡していないときよりも比較的小さな電流を出力するようにその昇圧動作が制限されるとともに、差動増幅器３１１が動作する。スイッチＭ２のゲート電圧Ｖｇが０Ｖから上昇していくとＭ２がオンして電流Ｉ１は０から増えていく。電流Ｉ１が定常値に達すると電流源３０９の出力抵抗は非常に大きくなり、スイッチＭ２のソース電圧Ｖｓが上昇していく。

Ｖｓ＜Ｖｏｕｔであるときには、差動増幅器３１１はコンパレータとして働きＬＯＷを出力するので、スイッチＭ３はオフしており、プルダウン動作を行わない。このため、Ｖｓ＝ＶｏｕｔとなるまでＶｇの昇圧が続く。

一方、スイッチＭ２のソース電圧Ｖｓが上昇してＶｓ＞Ｖｏｕｔとなると、差動増幅器３１１はＨＩを出力してスイッチＭ３がスイッチＭ１のゲート電圧Ｖｇをプルダウンする。Ｍ１のゲート電圧がプルダウンされてＶｇが低下すると、電流源３０９がスイッチＭ２に電流Ｉ１を流そうとするため、スイッチＭ１に流れる電流が制限され、ソース電圧Ｖｓも低下する。結果として、スイッチＭ１のソース電圧ＶｏｕｔとスイッチＭ２のソース電圧Ｖｓを同じにするよう動作するため仮想短絡状態が実現する。

このようにして、スイッチＭ２のソース電圧Ｖｓと出力端子３０６から出力される出力電圧Ｖｏｕｔは同じ電圧となり、スイッチＭ２のゲート電圧ＶｇはスイッチＭ２に電流Ｉ１が流れるような電圧に設定される。また、スイッチＭ１にはスイッチＭ２に流れる電流Ｉ１に応じた電流が流れる。このようにして、スイッチＭ１に流れる電流は制限される。

そして、短絡状態が解消されて、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを超えると短絡検出部のコンパレータ３０７はＬＯＷを出力し、差動増幅器３１１が停止してスイッチＭ３もオフし、スイッチＭ３のプルダウン機能は停止する。

上述のように、電流制限部３０３の電流源３０９により強制的に電流制限部３０３のスイッチＭ２に流れる電流を設定でき、電流制限部３０３に流れる電流を小さくできるため、出力電圧Ｖｏｕｔを出力する出力端子３０６がグラウンドに短絡したときの電流制限部３０３の消費電力を小さくできる。

（実施形態２）
図４は、実施形態２の電源接続回路の具体例であり、図２に示した本発明の電源接続回路２０１の電流制限部２０３のバッファ２１０をより具体化した回路図である。

図４において、本発明の実施形態２の電源接続回路４０１の電流制御部４０３は、電流Ｉ１を流す電流源４０９とスイッチＭ２と、バッファ４１０を備えている。スイッチＭ２のドレインには電流源４０９およびバッファ４１０が接続され、ゲートにはスイッチＭ１のゲートおよびバッファ４１０が接続され、ソースにはスイッチＭ１のソース、出力電圧Ｖｏｕｔを出力する出力端子４０６および短絡検出部４０４のコンパレータ４０７の反転入力端子が接続されている。スイッチＭ１とスイッチＭ２は、バッファ４１０と昇圧回路４０２によりゲート電圧Ｖｇが制御されるカレントミラー回路を構成する。

バッファ４１０は、スイッチＭＢ１、スイッチＭＢ２、スイッチＳＷ１、スイッチＳＷ２および電流Ｉ２を発生する電流源４１１を備えている。スイッチＭＢ１、ＳＷ１、ＳＷ２はＮチャネルＭＯＳトランジスタにより構成され、スイッチＭＢ２は、ＰチャネルＭＯＳトランジスタにより構成される。

スイッチＭＢ１は、ドレインが入力電圧Ｖｉｎを入力する入力端子４０５および昇圧回路４０２に接続され、ゲートが、スイッチＭ２のドレインおよび電流源４０９に接続され、ソースがスイッチＭＢ２のゲートおよびスイッチＳＷ１のドレインに接続され、さらにソースがスイッチＳＷ１および電流源４１１を介してグラウンドに接地されている。また、スイッチＭＢ２は、ソースがスイッチＭ１のゲートおよびスイッチＭ２のゲートに接続され、ドレインがスイッチＳＷ２のドレインに接続され、さらにスイッチＳＷ２を介してグラウンドに接地されている。

スイッチＭＢ１とスイッチＭＢ２はともにソースフォロワ（ドレイン接地増幅回路）として動作し、スイッチＭ２のドレイン電圧Ｖｄとゲート電圧Ｖｇがほぼ同じ電圧となるよう制御することで、スイッチＭ１、スイッチＭ２はカレントミラー回路を実現する。また、電流源４１１はスイッチＭＢ１のソースをプルダウンするためのロードであり、微小な電流Ｉ２を生成する。

スイッチＳＷ１およびスイッチＳＷ２のゲートは、ともに短絡検出部４０４のコンパレータ４０７の出力端子に接続される。また、スイッチＳＷ１のソースは電流源４１１に接続され、スイッチＳＷ２のソースは電流源４１１、基準電圧源４０８に接続され、さらにグラウンドに接地されている。スイッチＳＷ１、ＳＷ２はバッファ４１０をイネーブルにするためのスイッチである。

なお、スイッチＭ１、スイッチＭ２の閾値電圧Ｖｔと、スイッチＭＢ２の閾値電圧の絶対値Ｖｔｂ２との関係は、出力電圧Ｖｏｕｔを出力する出力端子４０６がグラウンドと短絡したときにも、プルダウン機能を維持するために、Ｖｔ＞Ｖｔｂ２となっている。

次に、本発明の実施形態２の電源接続回路４０１の動作について説明する。

まず出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも大きい通常動作をする場合、短絡検出部４０４のコンパレータ４０７はＬＯＷを出力するため、スイッチＳＷ１、ＳＷ２はオフして、バッファ４１０は停止（ディスエーブル）する。

次に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも小さい場合、バッファ４１０が動作してスイッチＭ１とスイッチＭ２がカレントミラー回路として動作して、電流制限をする原理を説明する。

昇圧回路４０２が動作しスイッチＭ２のゲート電圧Ｖｇがグラウンド電圧から上昇していくと、スイッチＭ２がオンし電流源４０９の電流Ｉ１は０から増えていく。電流Ｉ１が定常値に達すると電流源４０９の出力抵抗は非常に大きくなり、スイッチＭ２のドレイン電圧Ｖｄが低下していく。また、スイッチＭＢ１はソースフォロワを構成しているため、スイッチＭ２のドレイン電圧Ｖｄの低下と同時にスイッチＭＢ１のソース電圧もが同時にレベルシフトして低下していく。

スイッチＭＢ１のソースはスイッチＭＢ２のゲートに接続されており、スイッチＭＢ２のゲートソース間電圧が増大していくことになる。スイッチＭＢ２のゲートソース間電圧が閾値を超えるとスイッチＭＢ２は導通してゲート電圧Ｖｇを引き下げようとする。そして、スイッチＭ２のゲート電圧Ｖｇの上昇が止まり、安定状態に達する。

スイッチＭ１とスイッチＭ２とはゲートおよびソースを共有しており、サイズ比に応じた電流がスイッチＭ１に流れる。

そして、短絡状態が解消して、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆ電圧を超えると短絡検出部４０４のコンパレータ４０７はＬＯＷを出力し、スイッチＳＷ１とスイッチＳＷ２はオフする。これによりスイッチＭＢ２によるプルダウン機能が停止し、スイッチＭ２のゲート電圧Ｖｇが上昇を始める。

ゲート電圧Ｖｇが上昇し、スイッチＭ２がフルオン状態になると、スイッチＭＢ１のゲート電圧Ｖｄは出力電圧Ｖｏｕｔと等しくなり、スイッチＭＢ２のゲート電圧は出力電圧ＶｏｕｔよりＶｔｂ１だけ低い電位に引き上げられる。

上述のように、電流制限部４０３の電流源４０９により、強制的に電流制限部４０３のスイッチＭ２に流れる電流を設定でき、電流制限部４０３に流れる電流を小さくできるため、出力端子４０６がグラウンドと短絡したときの電流制限部４０３の消費電力を小さくできる。

また、実施形態２の電源接続回路４０１は、バッファ４１０が差動増幅器を用いない簡易な構成であるため、実施形態１の電源接続回路３０１よりも小面積であり、電流制限部４０３の消費電力をさらに小さくすることができる。

さらに、実施形態２の電源接続回路４０１は、短絡状態が解消したとき、スイッチＭＢ２のゲート電圧は、出力電圧ＶｏｕｔよりＶｔｂ１だけ低い電位に引き上げられるため、スイッチＭＢ２のゲート−ソース間電圧が大きくなることを防ぎ、酸化膜を保護することもできる。

１０１、２０１、３０１、４０１ 電源接続回路
１０２、２０２、３０２、４０２ 昇圧回路
１０３、２０３、３０３、４０３ 電流制限部
１０４、２０４、３０４、４０４ 短絡検出部
１０５、２０５、３０５、４０５ 入力端子
１０６、２０６、３０６、４０６ 出力端子
１０７、２０７、３０７、４０７ コンパレータ
１０８、２０８、３０８、４０８ 基準電圧源
１０９ ダイオード
２０９、３０９、４０９、４１１ 電流源
２１０、３１０、４１０ バッファ
３１１ 差動増幅器

Claims (4)

1. 入力端子より入力される入力電圧を出力電圧として出力端子より出力する第１のＭＯＳトランジスタと、
   前記出力端子がグラウンドと短絡して前記出力電圧が基準電圧よりも低くなったときに、短絡したことを示す検出信号を出力する短絡検出部と、
   前記入力電圧を昇圧して、その昇圧した電圧を前記第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのゲートに出力する昇圧回路と、
   ゲートが前記第１のＭＯＳトランジスタのゲートに接続され、前記入力端子とグラウンドとの間に基準電流を流す前記第２のＭＯＳトランジスタを含み、前記検出信号に応じて前記第２のＭＯＳトランジスタに基準電流を流して、前記基準電流に応じた電圧を前記第１のＭＯＳトランジスタのゲートに設定する電流制限部と、
   を備えたことを特徴とする電源接続回路。
2. 前記電流制限部は、
   一端が前記グラウンドに、他端が前記第２のＭＯＳトランジスタに接続され、前記基準電流を生成する電流源と、
   前記第１のＭＯＳトランジスタのゲート電圧をプルダウンして、前記第１のＭＯＳトランジスタとともに負帰還回路を構成し、前記電流源の他端と前記出力端子とを仮想短絡するバッファと、
   を備えたことを特徴とする請求項１に記載の電源接続回路。
3. 前記電流制限部は、
   一端が前記入力端子に、他端が前記第２のＭＯＳトランジスタに接続され、前記基準電流を生成する電流源と、
   前記電流源の他端に接続され、前記基準電流に応じた電圧を前記第１のＭＯＳトランジスタのゲートに出力するバッファと、
   を備えたことを特徴とする請求項１に記載の電源接続回路。
4. 前記バッファは、
   前記電流源と前記第２のＭＯＳトランジスタとの共通接続部の電圧をゲートより入力してレベルシフトを行い、そのレベルシフトした電圧をソースより出力する第１のソースフォロワと、
   前記第１のソースフォロワのソース電圧をゲートより入力してレベルシフトを行い、そのレベルシフトした電圧を前記第１及び第２のＭＯＳトランジスタのゲートに出力する第２のソースフォロワと、
   を備えたことを特徴とする請求項３に記載の電源接続回路。

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