JP2013172129A - パワーデバイス - Google Patents

Abstract

【課題】ヒューズ機能を内蔵し、ショート故障が生じた後も正常に動作することができる、パワーデバイスを提供する。
【解決手段】パワーデバイスは、複数の出力セル４と、前記複数の出力セルに対応して設けられた、複数のボンディングワイヤ５と、制御端子駆動回路２とを具備する。前記複数の出力セルは、それぞれ、出力トランジスタ３を有している。前記複数の出力トランジスタの高電位側端子電極は、第１電源に共通に接続されている。前記複数の出力トランジスタの各々の低電位側端子電極は、前記対応するボンディングワイヤを介して、出力端子に接続されている。前記制御端子駆動回路は、前記複数の出力トランジスタの制御端子に駆動信号を供給することにより、前記複数の出力トランジスタを制御する。前記各ボンディングワイヤは、対応する前記出力セルに含まれる前記出力トランジスタが故障によりショートした場合に溶断されるように、設計されている。
【選択図】図２

Description

本発明は、パワーデバイスに関する。

電気製品では、バッテリーなどの電源から、負荷に電力が供給される。供給される電力を制御するために、バッテリーと負荷との間に、パワーデバイスが設けられる。パワーデバイスが故障によりショートすると、過電流が流れ、電気系統を損傷する可能性がある。そこで、電気製品には、パワーデバイスがショートにより故障した場合に備え、メカヒューズが取り付けられる。

パワーデバイスに関連して、特許文献１（特開平１０−１２８０６号公報）には、半導体装置が開示されている。この半導体装置は、導体パターンを有する絶縁性基板と、絶縁性基板上に設置され、電極を有する半導体チップと、絶縁性基板の周囲を囲むケースと、絶縁性基板の導体パターン及び半導体チップの電極のうちの少なくとも一方と電気的に接続されるボンディングワイヤと、ケース内を充填し、少なくともボンディングワイヤを封止する消弧剤とを具備することを特徴とする。この半導体装置では、過電流が流れたときに、所定のボンディングワイヤが溶断される。ボンディングワイヤは、消弧剤により封止されているので、溶断に伴う発火又は爆発が防止される。

他の関連技術として、特許文献２（特開平９−２６６２２６号公報）には大電流用半導体デバイスが開示されている。この大電流用半導体デバイスでは、多数のユニットセルが並列に配置される。この半導体デバイスの少なくとも一方の主電極領域は、少なくとも２以上の独立したボンディングパッド領域に分割される。このボンディングパッドに、それぞれ独立したボンディングワイヤの一端が接続される。ボンディングワイヤの他端は、共通の外部端子に接続される。ワイヤオープン不良は、この半導体デバイスのオン抵抗の測定により、検知される。

更に他の関連技術として、特許文献３（特開２０１１−１３５０９３号公報）には、ホット・スワップ保護デバイスが開示されている。このホット・スワップ保護デバイスは、第１ゲート電極を有する第１ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）デバイス、および、第２ゲート電極を有する第２ＭＯＳＦＥＴデバイスを含む分割ゲート・スイッチングデバイスと、電流制限モードでの動作中に、第１ＭＯＳＦＥＴデバイスを制御するために第１ゲート電極に結合された電流制限デバイスと、電流非制限モードでの動作中に、第２ＭＯＳＦＥＴデバイスをオンにするために第１および第２制御電極に結合された比較器デバイスとから構成される。

特開平１０−１２８０６号公報 特開平９−２６６２２６号公報 特開２０１１−１３５０９３号公報

既述のように、パワーデバイスがショートしたときのためにメカヒューズを用いる場合、メカヒューズにより、電気製品が占める領域が大きくなってしまう。

一方、特許文献１に記載の半導体装置では、ボンディングワイヤがヒューズとして用いられる。すなわち、パワーデバイス内にヒューズ機能が搭載されており、電気製品を小型化することができる。しかしながら、一度ボンディングワイヤが溶断してしまった場合、その後に正常にパワーデバイスを動作させることはできない。

尚、特許文献２には、ワイヤがオープンとなったことを検出する点については開示されているが、ヒューズ機能については触れられていない。また、特許文献３においても、電流制限モード及び非電流制限モードについては開示されているが、ヒューズ機能については触れられていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施態様に係るパワーデバイスは、複数の出力セルと、前記複数の出力セルに対応して設けられた、複数のボンディングワイヤと、制御端子駆動回路とを具備する。前記複数の出力セルは、それぞれ、出力トランジスタを有している。前記複数の出力トランジスタの高電位側端子は、第１電源に共通に接続されている。前記複数の出力トランジスタの各々の低電位側端子は、前記対応するボンディングワイヤを介して、出力端子に接続されている。前記制御端子駆動回路は、前記複数の出力トランジスタの制御端子に駆動信号を供給することにより、前記複数の出力トランジスタを制御する。前記各ボンディングワイヤは、対応する前記出力セルに含まれる前記出力トランジスタが故障によりショートした場合に溶断されるように、設計されている。

本態様によれば、ヒューズ機能を内蔵し、ショート故障が生じた後も正常に動作することができる、パワーデバイスが提供される。

第１の実施形態に係る電力制御ユニットを示すブロック図である。 第１の実施形態に係るパワーデバイスを示す概略図である。 故障時におけるパワーデバイスを示す概略図である。 パワーデバイスの構成の一例を示す図である。 図４に示されるＡＡ’断面を示す図である。 通電時間（ＰＷ）、溶断電流、及び熱抵抗Ｒｔｈの関係を示すグラフである。 複数の出力セルのレイアウトの一例を示す図である。 第２の実施形態に係るパワーデバイスを示す概略図である。 ゲート電荷放電回路の一例を示す回路図である。 ワイヤ溶断検出回路を示す概略図である。 入力信号、ソース電位、及びワイヤ溶断検出信号の波形の一例を示すタイミングチャートである。 入力信号、ソース電位、検出制御信号、及びワイヤ溶断検出信号を示すタイミングチャートである。 第３の実施形態に係るパワーデバイスを示す概略図である。 第３の実施形態に係るパワーデバイスを実現するためのレイアウトの一例を示す図である。 各出力セルのレイアウトを示す概略図である。 第４の実施形態に係る電力制御システムを示す概略図である。 変形例に係る電力制御システムを示す概略図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。

（第１の実施形態）
図１は、本実施形態に係るパワーデバイス１が設けられた電力制御ユニット３１を示すブロック図である。まず、図１を参照して、本実施形態の概要を説明する。

電力制御ユニット３１は、例えば、車載用のエンジン制御ユニット（ＥＣＵ）である。電力制御ユニット３１は、上流側のユニット（若しくはバッテリー）から負荷（例えばエンジン）に供給される電力を制御するために用いられる。電力制御ユニット３１は、パワーデバイス１に加え、マイクロコンピュータ３２（Ｍ／Ｃ）を有している。パワーデバイス１には、例えば、ＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等のパワー半導体素子、制御回路、駆動回路等を備えたインテリジェントパワーデバイスＩＰＤ１を用いることができる。パワーデバイス１は、ラインａを介して、上流側ユニットと接続され、ラインｂを介して、負荷に接続されている。マイクロコンピュータ３２は、パワーデバイス１を制御する機能を有している。マイクロコンピュータ３２は、入力信号をパワーデバイス１に供給することにより、パワーデバイス１を制御する。パワーデバイス１は、入力信号に基づいて、バッテリーから負荷に対する電力の供給の可否を切り換える。

ここで、電力制御ユニット３１には、パワーデバイス１が故障した場合の対応策が施されていなければならない。パワーデバイス１の故障の一つに、ショートがある。パワーデバイス１がショートにより故障した場合の対策として、通常、ラインａにメカヒューズ等が設けられる。しかし、本実施形態では、パワーデバイス１にヒューズ機能が内蔵される。更に、ショートにより故障した場合であっても動作が維持されるように、パワーデバイス１の構成が工夫されている。そのため、ラインａにおいて、メカヒューズを省略できる。

以下、パワーデバイス１について詳細に説明する。

図２は、本実施形態に係るパワーデバイス１を示す概略図である。パワーデバイス１は、制御回路２、複数の出力セル４（４−１、４−２、・・）、及び複数のボンディングワイヤ５（５−１、５−２、・・・）を有している。ここで、制御回路２及び複数の出力セル４は、リードフレーム６上に実装された半導体チップ７に設けられている。また、複数のボンディングワイヤ５は、複数の出力セル４とリードフレーム６とを接続するように、設けられている。

複数の出力セル４（４−１、４−２・・・）には、それぞれ、出力トランジスタ３（３−１、３−２、・・・）が設けられている。複数の出力トランジスタ３のドレイン電極（高電位側端子電極）は、共通であり、第１電源（上流側ユニット若しくはバッテリーなど）に接続されている。

複数のボンディングワイヤ５は、複数の出力セル４に対応して、設けられている。複数のボンディングワイヤ５の各々の一端は、対応する出力セル４に含まれる出力トランジスタ３のソース電極（低電位側端子電極）に接続される。各ボンディングワイヤ５の他端は、リードフレーム６に接続され、ラインｂを介して負荷に電気的に接続される。

制御回路２は、複数の出力セル４を制御する機能を有している。制御回路２は、マイクロコンピュータから入力信号を受け付け、入力信号に基づいて、複数の出力トランジスタ３（３−１、３−２、・・・）のゲート（制御端子）電圧を制御する。これにより、複数の出力トランジスタ３のオン／オフが制御される。制御回路２は、オン状態及びオフ状態が同時に切り換わるように、複数の出力トランジスタ３を制御する。複数の出力トランジスタ３がオン状態である場合、第１電源から、複数の出力トランジスタ３、複数のボンディングワイヤ５、及び出力端子６ｂを介して、負荷へ電力が供給される。一方、複数の出力トランジスタ３がオフ状態である場合、負荷への電力の供給が遮断される。

ここで、パワーデバイス１の故障の多くは、想定外のサージが生じた場合のショートである。すなわち、想定外のサージが発生した場合、複数の出力トランジスタ３（３−１、３−２、・・・）のうちのいずれか１つ又は複数が破壊され、ショートする場合がある。複数の出力トランジスタ３のうちのいずれかがショートした場合、オフ時において、複数の出力トランジスタ３のうちショートしたトランジスタ３を、電流が集中して流れ続ける。そこで、本実施形態では、いずれかの出力トランジスタ３に電流が集中して流れた場合に、対応するボンディングワイヤ５が溶断されるように、各ボンディングワイヤ５が設計されている。

図３は、故障時におけるパワーデバイス１を示す概略図である。図３に示される例では、複数の出力セル４（４−１〜４−４）のうち、出力セル４−１において、出力トランジスタ３−１が破壊されている。オン時には、全てのセル４において、出力トランジスタ３が通電する。そのため、損失が極端に大きくなることはなく、出力トランジスタ３−１が破壊されていても、正常にオン動作する。一方、オフ時には、故障した出力セル４−１においてのみ、出力トランジスタ３−１が通電し、電流が出力トランジスタ３−１に集中して流れる。その結果、出力セル４−１に接続されたボンディングワイヤ５−１が溶断する。これにより、故障したセル４−１において電流が流れることが防止され、オフ時に、第１電源から負荷に対して、ショート故障した出力トランジスタ３−１を通じて電流が流れ続けることは無い。尚、ボンディングワイヤ５−１の溶断後のオン時には、故障したセル４−１以外のセル（４−２−４−４）を介して、第１電源から負荷へ電力が供給される。つまり、故障したセル４−１だけが機能しなくなり、他の正常なセル（４−２〜４−４）により、パワーデバイス１の機能が、維持される。

すなわち、本実施形態によれば、複数の出力セル４が用いられており、複数の出力セル４のうちのいずれかがショートにより故障した場合に、対応するボンディングワイヤ５が溶断される。これにより、故障した出力セル４を他の出力セル４から切り離すことができる。その結果、ヒューズ機能をパワーデバイス１に内蔵させることができ、ボンディングワイヤ５の溶断後においてもパワーデバイス１を動作させることが可能になる。

続いて、上述のパワーデバイス１を実現するための構成の一例について説明する。図４は、パワーデバイス１の構成の一例を示す図である。図４に示される例では、パワーデバイス１が、所謂８ｐｉｎ ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）という形態のＰＫＧ（パッケージ）により実現されている。図４に示されるように、パワーデバイス１は、リードフレーム６、及び半導体チップ７を備えている。半導体チップ７は、第１電源端子６ａとなるリードフレーム６のアイランド部上に搭載されている。半導体チップ７には、制御回路２及び複数の出力セル４が設けられている。複数の出力セル４（図４に示される例では、１２個の出力セル）は、第１方向に沿って並ぶように配置されている。複数の出力セル４の各々は、ボンディングワイヤ５を介して、出力端子６ｂとなるリードフレーム６に接続されている。

図５は、図４に示されるＡ−Ａ’断面を示す図であり、各出力セル４に含まれる出力トランジスタ３（一例としてＭＯＳＦＥＴを示した）の断面構造を示す図である。図５に示されるように、半導体チップ７は、半導体基板によって構成される。半導体基板は、ドレイン領域１０、ベース領域１１、複数のゲート電極１３、バックゲートコンタクト領域１６、及びソース領域１５を有している。ドレイン領域１０の裏面側には、裏面電極９が設けられている。ベース領域１１は、ドレイン領域１０の主面上に設けられている。複数のゲート電極１３の各々は、ベース領域１１の主面側からドレイン領域１０に達するように、半導体基板に埋め込まれている。すなわち、各ゲート電極１３は、トレンチ構造を有している。また、各ゲート電極１３は、ゲート酸化膜１４によって覆われている。バックゲートコンタクト領域１６は、ベース領域１１の主面側において、隣接するゲート電極１３間の中央部に配置されている。ソース領域１５は、バックゲートコンタクト領域１６と各ゲート電極１３との間に設けられている。更に、半導体基板の主面上には、ソース電極８（８−１、８−２）が設けられている。ソース電極８は、バックゲートコンタクト領域１６、及びソース領域１５に接している。但し、半導体基板上には、各ゲート電極１３がソース電極８と接しないように、絶縁層３５が設けられている。また、隣接する出力セル４（４−１と４−２）間では、ソース電極８−１とソース電極８−２とが遮断されている。また、隣接する出力セル４の間においては、ダミーゲート１２がトレンチ構造により設けられている。更に、ダミーゲート１２は、隣接する出力セル４のうちの何れか一方のソース電極（８−１または８−２）と同電位になるように設計されている。また、ダミーゲート１２の周囲も、ゲート酸化膜１４で覆われている。また、ダミーゲート１２の周囲にソース領域１５は設けられていない。なお、出力トランジスタ３は、ＭＯＳＦＥＴに限らず、ＩＧＢＴなどを用いることもできる。

図５に示されるような構成を採用することにより、図２に示した本実施形態に係るパワーデバイス１が実現される。図５に示される例では、隣接する出力セル４の間にダミーゲート１２が設けられているため、隣接する出力セル４間に配置されたトランジスタが破壊することはない。また、万が一、ダミーゲートが破壊したとしても、ゲート電位を取っているソース電極（８−１又は８−２）に電流が抜けるため、他の出力セル４が破壊した場合と同様に、ボンディングワイヤ５の溶断により、切り離すことが可能である。

また、図４に示した例では、パワーデバイス１として、８ｐｉｎのＳＯＰのＰＫＧが用いられる。しかし、他のパッケージによりパワーデバイス１が実現されてもよい。

次いで、各ボンディングワイヤ５の設計方法について説明する。既述のように、各ボンディングワイヤ５は、対応する出力トランジスタ３に電流が集中して流れた場合（対応する出力トランジスタ３がショートにより故障した場合）に溶断するように、設計される。例えば、各ボンディングワイヤ５のワイヤ径を適切な大きさになるように設定することにより、各ボンディングワイヤ５が溶断するときの電流の大きさを決定することが可能になる。また、これにより、破壊部分の温度が所定の温度に達した段階で溶断されるように、各ボンディングワイヤ５を設計することができる。すなわち、破壊箇所が拡大するような温度（例えば２００℃〜２５０℃程度）に達する前に溶断するように、各ボンディングワイヤ５のワイヤ径を設計することができるようになる。そのような温度は、負荷条件、及び熱抵抗に依存する。

図６は、ショート時の通電時間（ＰＷ）、５０μｍのワイヤ径を有するボンディングワイヤ５の溶断電流、及び出力トランジスタ３が故障した場合の熱抵抗Ｒｔｈの関係を示すグラフである。ここで、出力トランジスタ３が故障した場合のショート抵抗は、１００ｍΩであるものとする。また、故障時には、オフ時に、故障した出力トランジスタ３に、１５Ａの電流が集中して流れるものとする。溶断電流が１５Ａになるのは、ショートしてから３ｍｓｅｃ後である。すなわち、各ボンディングワイヤ５は、１５Ａの電流が集中して流れてから３ｍｓｅｃ後に、溶断される。そして、このときの熱抵抗Ｒｔｈは、４．７℃／Ｗである。また、故障部分による損失は、２２．５Ｗ（損失＝故障部分の電圧×故障部分の電流＝１５Ａ×１００ｍΩ×１５Ａ）である。すなわち、溶断時（３ｍｓｅｃ後）における故障部分の温度は、１０５℃（２２．５Ｗ×４．７℃／Ｗ＝１０５℃）である。よって、図６に示される例の場合、各ボンディングワイヤ５は、故障部分の温度が１０５℃に達したときに、溶断される。同様に、ショート抵抗が１００ｍΩであり、集中して流れる電流が５０Ａ（負荷短絡）である場合、ワイヤ溶断時間は１００μｓｅｃとなり、損失は２５０Ｗとなり、熱抵抗は０．７℃／Ｗとなる。その結果、各ボンディングワイヤ５は、故障部分が１７５℃に達するときに、溶断する。

上述のような関係を利用することにより、故障部分が所望する温度に達した段階で各ボンディングワイヤ５を溶断することができる。尚、故障部分の温度が低い状態で各ボンディングワイヤ５を溶断させる為には、各ボンディングワイヤ５のワイヤ径を小さい値に設定する必要がある。ワイヤ径が小さい場合、溶断電流が小さくなり、発熱量が小さい段階でワイヤが溶断される。但し、ワイヤ径が小さい場合、パワーデバイス１のオン抵抗Ｒｏｎが要求値を満たさなくなる場合がある。このような場合、出力セル４の数を増加させることにより、オン抵抗Ｒｏｎに対する要求を満足させることができる。図７は、複数の出力セル４のレイアウトの一例を示す図である。図７に示される例では、２４個の出力セル４が設けられている。このうち、２４個の出力セル４は、２行×１２列になるように、配置されている。このように、複数の出力セル４の数を増やすことにより、各ボンディングワイヤ５のワイヤ径を小さくすることができ、故障部分の温度が低い段階で各ボンディングワイヤ５を溶断させることが可能になる。
本実施形態によれば、複数の出力トランジスタに対して共通に設けられたドレイン電極を第１電源に接続し、それぞれの出力セルに対してそれぞれソース電極を形成し、それぞれのソース電極に対してそれぞれ対応するボンディングワイヤを介して出力端子を接続する。このような構成により、ショートによる故障が発生したとしても、ショートしたセルのみを切り離すことができるので、パワーデバイス１の機能を維持することが可能になる。

（第２の実施形態）
続いて、第２の実施形態について説明する。本実施形態では、第１の実施形態に対して、制御回路２の構成が工夫されている。その他の点については、第１の実施形態と同様の構成及び動作を採用することができるので、詳細な説明は省略する。

図８は、本実施形態に係るパワーデバイス１を示す概略図である。本実施形態では、制御回路２が、ゲート（制御端子）駆動回路１７、ゲート（制御端子）分離回路１８、ゲート（制御端子）電荷放電回路２０、及びワイヤ溶断検出回路１９を有している。

ゲート駆動回路１７は、複数の出力トランジスタ３（複数の出力セル４）のゲート（制御端子）に駆動信号を供給することにより、複数の出力トランジスタ３を制御する機能を有している。ゲート駆動回路１７は、マイクロコンピュータから入力信号を取得し、入力信号に基づいて、駆動信号を生成し、複数の出力トランジスタ３のゲートに供給する。ゲート駆動回路１７の出力端は、ゲート分離回路１８を介して、複数の出力トランジスタ３のゲートに接続されている。ゲート駆動回路１７は、例えば、チャージポンプ回路により実現される。

ゲート分離回路１８は、故障した出力トランジスタ３のゲート電圧が、他の出力トランジスタ３のゲート電圧に影響を与えることを防止するために設けられている。故障時には、故障した出力トランジスタ３において、ゲート（制御端子）とドレイン（高電位側端子）間のショート（以下、ＧＤショート）、若しくは、ゲートとソース（低電位側端子）間のショート（以下、ＧＳショート）が発生する場合がある。ここで、複数の出力トランジスタ３のゲート電圧は、ゲート駆動回路１７によって、共通に制御される。そのため、複数の出力トランジスタ３のゲート同士は、互いに、接続されている場合がある。このような場合、ＧＤショート若しくはＧＳショートが発生すると、オン時に、ゲート駆動回路１７が生成した駆動信号（出力電流）が、故障した出力トランジスタ３のゲートに引き込まれる。その結果、他の出力トランジスタ３のゲート電圧が低下し、他の全ての出力トランジスタ３がオフ状態になってしまう場合がある。すなわち、パワーデバイス１が正常に動作しない場合がある。また、ＧＤショートが発生した場合、オフ時に、故障した出力トランジスタ３のゲート電圧が、他の出力トランジスタ３のゲートに印加されることがある。その結果、他の全ての出力トランジスタ３がオン状態になってしまう場合がある。このため、本実施形態では、ゲート分離回路１８が設けられている。

図８に示されるように、ゲート分離回路１８は、複数のダイオード２２（２２−１、２２−２、２２−３）、及び複数の抵抗素子２１（２１−１、２１−２、２１−３）を有している。複数のダイオード２２（２２−１、２２−２、２２−３）は、複数の出力トランジスタ３（３−１、３−２、３−３）に対応して設けられている。複数のダイオード２２の各々は、ゲート駆動回路１７の出力ノードと、対応する出力トランジスタ３のゲートとの間に設けられている。また、複数の抵抗素子２１（２１−１、２１−２、２１−３）の各々は、対応する各ダイオード２２と（２２−１、２２−２、２２−３）と対応する各出力トランジスタ３（３−１、３−２、３−３）のゲートとの間に設けられている。尚、各ダイオード２２としては、逆耐圧が定格以上であるものが用いられる。

上述のように、複数のダイオード２２が設けられているため、ＧＤショートが発生したとしても、オフ時に、故障した出力トランジスタ３のゲート電圧が、他の出力トランジスタ３のゲートに印加されることが防止される。従って、他の出力トランジスタ３のオフ状態が維持される。また、複数の抵抗素子２１が設けられているため、ＧＤショートもしくはＧＳショートの発生時に、オン時にチャージポンプ（ゲート駆動回路１７）の出力電流（駆動信号）が破壊部分に引き込まれることが防止される。これにより、他の出力トランジスタ３のオン状態が維持される。

次いで、ゲート電荷放電回路２０について説明する。ゲート電荷放電回路２０は、オフ時に、複数の出力トランジスタ３のゲート電荷を放電させるために設けられている。図９は、ゲート電荷放電回路２０の一例を示す回路図である。

図９に示されるように、ゲート電荷放電回路２０は、複数のトランジスタ２３（２３−１〜２３−３）、複数のトランジスタ２４（２４−１〜２４−３）、及び複数のトランジスタ２５（２５−１〜２５−３）を備えている。複数のトランジスタ２３（２３−１〜２３−３）は、複数の出力トランジスタ３（３−１〜３−３）に対応して設けられている。複数のトランジスタ２４（２４−１〜２４−３）も、複数の出力トランジスタ３（３−１〜３−３）に対応して設けられている。複数のトランジスタ２５（２５−１〜２５−３）も、複数の出力トランジスタ３（３−１〜３−３）に対応して設けられている。複数の出力トランジスタ２３の各々は、Ｎチャネルデプレッション型トランジスタであり、対応する出力トランジスタ３のゲートとソースとの間に接続されている。複数のトランジスタ２４の各々も、Ｎチャネルデプレッション型トランジスタであり、対応する出力トランジスタ３のソースと、対応する各トランジスタ２３のゲートとの間に接続されている。複数のトランジスタ２５の各々は、Ｐチャネル型のエンハンスメントトランジスタであり、対応するトランジスタ２３のゲートと、第２電源２６との間に接続されている。尚、第２電源２６の電位は、第１電源電位ＶＢＢと接地電位ＧＮＤとの間の中間電位（例えば、ＶＢＢ−６Ｖ）である。また、各トランジスタ２５のゲートには、制御回路２により生成された放電制御信号が供給される。更に、各トランジスタ２４において、ゲートはソースと接続されている。

図９に示したゲート電荷放電回路２０において、オン時（複数の出力トランジスタ３がオン）には、放電制御信号として、ローレベル（ＶＢＢ−６Ｖ）の電圧が、各トランジスタ２５のゲートに供給される。出力トランジスタ３のソース電位が上昇すると、各トランジスタ２５はオンし、各トランジスタ２３のゲート電位は第２電源２６の電位になる。その結果、各トランジスタ２３において、ゲート−ソース間電圧Ｖｇｓが、負電圧となる。各トランジスタ２３は、カットオフする。一方、オフ時には、放電制御信号として、ハイレベル（ＶＢＢ）の電圧が、各トランジスタ２５のゲートに供給される。その結果、各トランジスタ２５はオフし、各トランジスタ２３のゲートとソースが各トランジスタ２４を介して接続される。すなわち、各トランジスタ２３において、ゲート−ソース間電圧Ｖｇｓが、０Ｖとなる。これにより、各出力トランジスタ３のゲート電荷が、各トランジスタ２３を介して、リードフレーム６に放電される。

尚、ゲート電荷放電回路２０は、図９に示される回路に限定されるものではない。オフ時に各出力トランジスタ３のゲート電荷を放電することができれば、ゲート電荷放電回路２０として、他の回路が採用されてもよい。

続いて、ワイヤ溶断検出回路１９（図８参照）について説明する。本実施形態では、故障時に各ボンディングワイヤ５が溶断した後も、パワーデバイス１の機能は維持される。しかし、各ボンディングワイヤ５が溶断したことは、ユーザに通知されることが望ましい。そこで、ワイヤ溶断検出回路１９により、各ボンディングワイヤ５が溶断したことが検出されると、ワイヤ溶断検出回路１９による検出結果は、マイクロコンピュータを介してユーザに通知されるようにしても良い。

オン時には、複数の出力トランジスタ３がオンになる。これにより、各出力トランジスタ３のソース電位は、ドレイン電位（第１電源電位ＶＢＢ）になる。一方、オフ時には、複数の出力トランジスタ３がオフになり、各出力トランジスタ３のソース電位は、接地電位ＧＮＤになる。複数の出力トランジスタ３のいずれかがショートにより故障した場合、既述のように、故障した出力トランジスタ３に接続されたボンディングワイヤ５が溶断する。故障した出力トランジスタ３では、ショートにより、オフ時においても、ソース電位がドレイン電位（第１電源電位ＶＢＢ）になる。従って、オフ時における各出力トランジスタ３のソース電位を測定することにより、故障が生じたか否か（ボンディングワイヤ５が溶断されたか否か）を検出することができる。

以下、ワイヤ溶断検出回路１９について詳細に説明する。

図１０は、ワイヤ溶断検出回路１９を示す概略図である。図１０に示されるように、ワイヤ溶断検出回路１９は、抵抗素子２８、トランジスタ２９、及び複数のトランジスタ２７（２７−１〜２７−３）を有している。抵抗素子２８は、複数の出力トランジスタ３のドレインと、ノードＡとの間に設けられている。トランジスタ２９は、Ｎチャネル型トランジスタであり、ノードＡとノードＢとの間の接続を切り換えるように、設けられている。トランジスタ２９のゲートには、制御回路２によって生成された検出制御信号が供給される。複数のトランジスタ２７（２７−１〜２７−３）は、複数の出力トランジスタ３（３−１〜３−３）に対応して設けられている。複数のトランジスタ２７の各々は、Ｎチャネル型トランジスタであり、ノードＢと、第３電源３０との間の電気的接続を切り換えるように、設けられている。第３電源３０の電位は、たとえば、接地電位ＧＮＤである。各トランジスタ２７のゲートは、対応する出力トランジスタ３のソースと各ボンディングワイヤ５との間のノードＣ（Ｃ−１〜Ｃ−３）に接続されている。ノードＡにおける電位は、ワイヤ溶断検出信号として、マイクロコンピュータに供給される。

次いで、ワイヤ溶断検出回路１９の動作方法について説明する。制御回路２は、オン状態からオフ状態に切り替わった場合に、検出制御信号をハイレベルＨにする。オフ時には、各出力トランジスタ３のソース電位が、接地電位ＧＮＤとなる。その結果、各トランジスタ２７はオフ状態になり、ノードＡにおける電位は、ハイレベル（第１電源電位ＶＢＢ）になる。すなわち、ワイヤ溶断検出信号として、ハイレベルの信号が出力される。一方、故障により、いずれかの出力トランジスタ３がショートした場合、故障した出力トランジスタ３では、オフ時におけるソース電位が、ほぼ第１電源電位ＶＢＢになる。そのため、故障した出力トランジスタ３に対応する各トランジスタ２７がオン状態になり、ノードＡの電位は、ローレベルになる。すなわち、ワイヤ溶断検出信号として、ローレベルの信号が出力される。ワイヤ溶断検出信号は、マイクロコンピュータに通知される。マイクロコンピュータは、オフ時に、ワイヤ溶断検出信号としてローレベルの信号を取得すると、ボンディングワイヤ５が溶断されたものと判断し、判断結果をユーザに通知する。

ここで、本実施形態では、更に、誤検出を防ぐ為の工夫が施されている。具体的には、トランジスタ２９がオン状態にされるタイミング（検出制御信号が切り替わるタイミング）が、工夫されている。図１１は、入力信号、ソース電位、及びワイヤ溶断検出信号の波形の一例を示すタイミングチャートである。この例では、時刻ｔ１において、入力信号が、ハイレベルからローレベルに切り替わっている。図１１に示される例では、時刻ｔ１において、検出制御信号がハイレベルになるものとする。既述のように、入力信号は、マイクロコンピュータから供給される信号であり、複数の出力トランジスタ３を制御する信号である。すなわち、時刻ｔ１において、複数の出力トランジスタ３がオン状態からオフ状態に切り替わっている。これにより、ソース電位は、ハイレベルからローレベルに切り替わる。しかしながら、ソース電位は、時刻ｔ１において直ちにハイレベルからローレベルに切り替わるのではない。ソース電位は、時刻ｔ１から時間経過と共に減少し、時刻ｔ２に、ローレベル近傍まで低下する。そのため、時刻ｔ１から時刻ｔ２の間、各トランジスタ２７は、オン状態になる。時刻ｔ１において検出制御信号がハイレベルになった場合、時刻ｔ１から時刻ｔ２の間、ワイヤ溶断検出信号として、ローレベルの信号が検出されてしまう。すなわち、時刻ｔ１から時刻ｔ２までの間、誤検出が生じる。

そこで、本実施形態では、時刻ｔ１から予め定められた期間の経過後（時刻ｔ３）に、制御回路２が、検出制御信号を、ローレベルからハイレベルに切り換える。図１２は、入力信号、ソース電位、検出制御信号、及びワイヤ溶断検出信号を示すタイミングチャートである。時刻ｔ３は、ソース電位がローレベルに達する時刻ｔ２よりも後に設定される。このような動作方法により、時刻ｔ１から時刻ｔ３までの間、ワイヤ溶断検出信号はローレベルにならず、誤検出が防止される。図１２には、ワイヤ溶断検出信号がハイレベルに保持された状態（故障無しの状態）が示されている。

また、故障時には、出力トランジスタ３を介して負荷へ流れる電流が、ボンディングワイヤ５が溶断しないような過電流になる場合（不完全なショート状態になる場合）がある。このような不完全なショート状態である場合も、故障した出力トランジスタ３のソース電位は、ある程度の電位となり、ワイヤ溶断検出信号がローレベルになる。これにより、故障が発生したことが、マイクロコンピュータに通知され、ユーザに異常を知らせることが可能になる。

（第３の実施形態）
続いて、第３の実施形態について説明する。図１３は、本実施形態に係るパワーデバイス１を示す概略図である。既述の実施形態では、図２に示したように、複数の出力セル４のそれぞれに、１つの出力トランジスタ３が設けられる。これに対し、本実施形態では、それぞれの出力セル４に、２つの出力トランジスタ３（第１出力トランジスタ３Ａ及び第２出力トランジスタ３Ｂ）が設けられている。すなわち、出力セル４−１には、第１出力トランジスタ３Ａ−１及び第２出力トランジスタ３Ｂ−１が設けられている。出力セル４−２には、第１出力トランジスタ３Ａ−２及び第２出力トランジスタ３Ｂ−２が設けられている。また、ゲート（制御端子）駆動回路１７は、第１ゲート（制御端子）駆動回路１７Ａ及び第２ゲート（制御端子）駆動回路１７Ｂを有している。更に、ゲート（制御端子）電荷放電回路２０は、第１ゲート電荷放電回路２０Ａ及び第２ゲート電荷放電回路２０Ｂを有している。その他の点については、第２の実施形態と同様の構成を採用することができる。

図１３に示されるように、各出力セル４においては、複数の出力トランジスタ（３Ａ、３Ｂ）のドレイン（高電位側端子）は、共通に接続されている。また、各出力セル４において、複数の出力トランジスタ（３Ａ、３Ｂ）のソース（低電位側端子）は、対応するボンディングワイヤ５に各々接続されている。

また、第１ゲート駆動回路１７Ａは、複数の出力セル４に含まれる第１出力トランジスタ３Ａを駆動する機能を有している。第１ゲート駆動回路１７Ａは、第１内部制御信号（第１入力信号）に基づいて、複数の出力セル４における第１出力トランジスタ３Ａのゲート（制御端子）に信号を与え、制御する。一方、第２ゲート駆動回路１７Ｂは、第２出力トランジスタ３Ｂを駆動する機能を有している。第２ゲート駆動回路１７Ｂは、第２内部制御信号（第２入力信号）に基づいて、複数の出力セル４における第２出力トランジスタ３Ｂのゲート（制御端子）に駆動信号を供給し、制御する。

第１ゲート電荷放電回路２０Ａは、複数の出力セル４に含まれる第１出力トランジスタ３Ａのゲート電荷を放電する機能を有している。第２ゲート電荷放電回路２０Ｂは、複数の出力セル４に含まれる第２出力トランジスタ３Ｂのゲート電荷を放電する機能を有している。第１ゲート電荷放電回路２０Ａは、第１放電制御信号に基づいて、第１出力トランジスタ３Ａのゲート電荷を放電する。第２ゲート電荷放電回路２０Ｂは、第２放電制御信号に基づいて、第２出力トランジスタ３Ｂのゲート電荷を放電する。各ゲート電荷放電回路２０の回路構成は、第２の実施形態と同様である。

本実施形態では、故障時に、各出力セル４を流れる電流が制限されるように、複数の出力セル４が制御される。既述の実施形態と同様、本実施形態においても、複数の出力トランジスタ３のいずれかがショートにより故障した場合、故障した出力トランジスタ３を含む出力セル４に接続されたボンディングワイヤ５が、溶断される。これにより、故障した出力セル４に電流が集中して流れることが防止される。しかしながら、ショートの経路によっては、ボンディングワイヤ５が溶断したとしても、故障した出力トランジスタ３に過電流が流れてしまう場合がある。そこで、本実施形態では、第１出力トランジスタ３Ａ及び第２出力トランジスタ３Ｂのうちの一方が故障した場合、他方の出力トランジスタがオフ状態になるように、第１内部制御信号又は第２内部制御信号が設定される。これにより、各出力セル４において、第１出力トランジスタ３Ａ及び第２出力トランジスタ３Ｂのうちの一方に故障による電流が流れた場合であっても、他方の出力トランジスタがオフ状態になるように制御される。その結果、故障した出力セル４を流れる電流の大きさを半分に抑制することができる。

図１４は、本実施形態に係るパワーデバイス１を実現するためのレイアウトの一例を示す図である。図１４に示される例では、半導体チップ７上に、複数（１２個）の出力セル４が、第１方向に沿って並ぶように、配置されている。尚、各出力セル４の断面構造は、第１の実施形態と同様である（図５参照）。但し、ゲート電極１３のレイアウトが工夫されている。図１５は、各出力セル４のレイアウトを示す概略図である。図１５に示されるように、第１出力トランジスタ３Ａのゲート電極１３Ａ及び第２出力トランジスタ３Ｂのゲート電極１３Ｂは、それぞれ、櫛型である。ゲート電極１３Ａとゲート電極１３Ｂとは、互い違いになるように、配置されている。このような構成を採用することにより、図１４に示したパワーデバイス１が実現される。

（第４の実施形態）
続いて、第４の実施形態について説明する。第１の実施形態では、図１に示したように、パワーデバイス１が、上流側ユニット若しくはバッテリーと、負荷との間に設けられる場合について説明した。これに対し、本実施形態では、パワーデバイス１が異なる部分に用いられる場合について説明する。

図１６は、本実施形態に係るパワーデバイス１が搭載された電力制御システムを示す概略図である。この電力制御システムは、上位ユニットとしての電力制御ユニット３１、及び複数の下位ユニット３３（３３−１、３３−２）を備えている。電力制御ユニット３１には、既述の実施形態で説明したパワーデバイス１が搭載されている。このパワーデバイス１は、ラインａを介してバッテリーに接続され、ラインｂを介して、下位ユニット３３に接続されている。また、各下位ユニット３３は、ラインｃを介して、それぞれに対応する負荷に接続されている。但し、図１６では、簡単のため、下位ユニット３３−２に接続された負荷のみを図示している。本実施形態では、電力制御ユニット３１に設けられたパワーデバイス１により、バッテリーから各下位ユニット３３に対する電力の供給が制御される。ここで、下位ユニット３３に搭載されるパワーデバイスは、パワーデバイス１のようなヒューズ機能を搭載している必要は無く、一般的なＩＰＤやパワーＭＯＳＦＥＴ、ＩＧＢＴなどを用いることができる。もちろん、下位ユニット３３においても、ヒューズ機能を搭載したパワーデバイスを用いても良い。

すなわち、電力制御ユニット３１は、リレーとして配置されている。リレーとバッテリーとの間には、フェールセーフのためヒューズが設けられる場合がある。これに対し、本実施形態では、パワーデバイス１がヒューズ機能を有している為、リレー（上流側ユニット）とバッテリーとの間のヒューズを省略することができる。これにより、部品点数の削減でき、ワイヤハーネスを削減し、軽量化を図ることができる。

続いて、本実施形態の変形例について説明する。図１７は、本変形例に係るパワーデバイス１が搭載された電力制御システムを示す概略図である。この電力制御システムは、上流側ユニットとしての電力制御ユニット３１、及び下流側ユニット３６を備えている。電力制御ユニット３１は、バッテリーと負荷との間に設けられている。下流側ユニット３６は、負荷とグランドとの間に設けられている。そして、電力制御ユニット３１にも、既述の実施形態で説明したパワーデバイス１のようなヒューズ機能を備えたパワーデバイス１ａが設けられている。このような構成を採用しても、本来必要なヒューズ機能をパワーデバイス１に内蔵させることができ、部品点数の削減及び軽量化を図ることが可能になる。
なお、下流側ユニット３６のパワーデバイス１ａは、必ずしもヒューズ機能を搭載している必要は無く、一般的なＩＰＤやパワーＭＯＳＦＥＴ、ＩＧＢＴなどを用いても良い。

以上、本発明について、第１乃至第４の実施形態を用いて説明した。尚、これらの実施形態及び変形例は互いに独立するものではなく、矛盾のない範囲内で、組み合わせて用いることも可能である。また、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１ パワーデバイス
２ 制御回路
３ 出力トランジスタ
４ 出力セル
５ ボンディングワイヤ
６ リードフレーム
７ 半導体チップ
８ ソース電極
９ 裏面電極
１０ ドレイン領域
１１ ベース領域
１２ ダミートレンチ
１３ ゲート電極
１４ ゲート酸化膜
１５ ソース
１６ バックゲートコンタクト領域
１７ ゲート駆動回路
１８ ゲート分離回路
１９ ワイヤ溶断検出回路
２０ ゲート電荷放電回路
２１ 抵抗素子
２２ ダイオード
２３ トランジスタ
２４ トランジスタ
２５ トランジスタ
２６ 第２電源
２７ トランジスタ
２８ 抵抗素子
２９ トランジスタ
３０ 第３電源
３１ 電力制御ユニット
３２ マイクロコンピュータ
３３ 下位ユニット
３４ 上流側ユニット
３５ 絶縁層
３６ 下流側ユニット

Claims (9)

1. 複数の出力セルと、
   前記複数の出力セルに対応して設けられた、複数のボンディングワイヤと、
   制御端子駆動回路と、
   を具備し、
   前記複数の出力セルは、それぞれ、出力トランジスタを有しており、
   前記複数の出力トランジスタの高電位側端子電極は、第１電源端子に共通に接続されており、
   前記複数の出力トランジスタの各々の低電位側端子電極は、前記対応するボンディングワイヤを介して、出力端子に接続されており、
   前記制御端子駆動回路は、前記複数の出力トランジスタの制御端子に駆動信号を供給することにより、前記複数の出力トランジスタを制御し、
   前記各ボンディングワイヤは、対応する前記出力セルに含まれる前記出力トランジスタが故障によりショートした場合に溶断されるように、設計されている
   パワーデバイス。
2. 請求項１に記載されたパワーデバイスであって、
   更に、
   前記複数の出力セルのいずれかにおいて前記出力トランジスタがショートにより故障した場合に、前記故障した出力トランジスタの制御端子電圧が前記他の出力トランジスタの制御端子電圧に与える影響を抑制する、制御端子分離回路、
   を具備する
   パワーデバイス。
3. 請求項２に記載されたパワーデバイスであって、
   前記制御端子分離回路は、
   前記複数の出力トランジスタに対応して設けられた、複数のダイオード及び複数の抵抗素子を有しており、
   前記複数のダイオードの各々、及び前記複数の抵抗素子の各々は、前記制御端子駆動回路の出力端と前記対応する出力トランジスタの制御端子との間に設けられている
   パワーデバイス。
4. 請求項１乃至３のいずれかに記載されたパワーデバイスであって、
   更に、
   前記複数のボンディングワイヤのいずれかが溶断された場合に、前記複数のボンディングワイヤのいずれかが溶断されたことを検出し、ワイヤ溶断検出信号を生成する、ワイヤ溶断検出回路、
   を具備する
   パワーデバイス。
5. 請求項４に記載されたパワーデバイスであって、
   前記ワイヤ溶断検出回路は、
   前記高電位側端子と、第１ノードとの間に設けられた、第１スイッチ回路と、
   前記複数の出力トランジスタに対応して設けられた、複数の第２スイッチ回路とを備え、
   前記複数の第２スイッチ回路の各々は、前記第１ノードと、前記第１電源の電圧よりも低い第２の電源電圧が供給される第２電源電圧配線とを接続するように設けられており、
   前記各第２スイッチ回路は、前記対応する出力トランジスタの低電位側端子電圧がハイレベルである場合にオン状態となり、前記対応する出力トランジスタの低電位側端子電圧がローレベルである場合にオフ状態となるように構成されており、
   前記第１スイッチ回路は、前記各出力トランジスタがオン状態であるときにオフ状態になり、前記各出力トランジスタがオン状態からオフ状態に切替えられてから予め定められた時間が経過した後にオフ状態からオン状態に切り替わるように、制御される
   パワーデバイス。
6. 請求項１乃至５のいずれかに記載されたパワーデバイスであって、
   更に、
   前記複数の出力トランジスタがオフ状態であるときに、前記複数の出力トランジスタの制御端子電荷を放電させる、制御端子電荷放電回路、
   を具備する
   パワーデバイス。
7. 請求項１に記載されたパワーデバイスであって、
   前記制御端子駆動回路は、
   第１制御端子駆動回路と、
   第２制御端子駆動回路とを備え、
   前記複数の出力セルは、それぞれ、第１トランジスタ、及び第２トランジスタを有しており、
   前記第１トランジスタの高電位側端子電極及び前記第２トランジスタの高電位側端子電極は、共通であり、
   前記第１トランジスタの低電位側端子電極及び前記第２トランジスタの低電位側端子電極は、各々対応するボンディングワイヤに接続されており、
   前記第１制御端子駆動回路は、前記複数の出力セルにおける前記第１トランジスタの制御端子を駆動し、
   前記第２制御端子駆動回路は、前記複数の出力セルにおける前記第２トランジスタの制御端子を駆動する
   パワーデバイス。
8. 請求項７に記載されたパワーデバイスであって、
   前記第１制御端子駆動回路及び前記第２制御端子駆動回路は、前記各出力セルにおいて、前記第１トランジスタ及び前記第２トランジスタのうちの一方がショートにより故障した場合に、前記第１トランジスタ及び前記第２トランジスタのうちの他方がオフ状態になるように、前記第１トランジスタ又は前記第２トランジスタの制御端子を駆動する
   パワーデバイス。
9. 請求項１乃至８のいずれかに記載されたパワーデバイスであって、
   前記出力トランジスタは、ＭＯＳＦＥＴを含む
   パワーデバイス。

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