JP2013162534A

JP2013162534A - モータのロック検出回路及びその制御方法

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Publication number: JP2013162534A
Application number: JP2012019672A
Authority: JP
Inventors: Hironori Kai; 裕基甲斐
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2012-02-01
Filing date: 2012-02-01
Publication date: 2013-08-19
Also published as: CN104094515A; US20140368148A1; WO2013115091A1

Abstract

【課題】１つのＣＰＵで複数のモータを駆動するときに、ロックしたモータを特定するためのロック検出回路及びその制御方法を提供する。
【解決手段】ロック検出回路は、ＣＰＵ２０４と、ＣＰＵから出力される制御信号ＦＡＮ１〜ＦＡＮｎにより制御されてモータ２１０〜２１４に電力を供給するスイッチ２２０〜２２４と、制御信号により制御され、入力されるモータの状態信号ＬＤ１〜ＬＤｎを、信号ＸＬＤ１〜ＸＬＤｎとして選択的に出力するゲート２４０〜２４４と、信号ＸＬＤ１〜ＸＬＤｎを論理和演算した結果を信号ＬＯＣＫとして出力する素子２３２とを備え、ＣＰＵは、信号ＬＯＣＫがロックを表す信号である場合に、何れか１つの制御信号のみをハイレベルにした状態で、信号ＬＯＣＫのレベルを判定し、モータのロックの有無を判定する。これにより、ロックしたモータを特定することができる。
【選択図】図１０

Description

本発明は、１つのＣＰＵが複数のモータを駆動するときに、異常により回転停止（ロック）したモータを特定するためのロック検出回路及びその制御方法に関する。

電子機器である画像処理装置の１種として、多くの事業所（会社、事務所等）に、記録紙に画像を形成する画像形成装置（代表的にはコピー機）が導入されている。画像形成装置の１種である複合機（ＭＦＰ（ＭｕｌｔｉＦｕｎｃｔｉｏｎＰｅｒｉｐｈｅｒａｌ））は、コピー機能、ファクシミリ（以下、ファクシミリをＦＡＸともいう）機能、ネットワーク対応のプリント機能、及びスキャナ機能等、複数の機能を備える。

画像形成装置が各種機能を実行する場合、画像形成装置内に熱が発生する。例えば、画像形成装置は、コピー機能、プリント機能、及びファクシミリ受信機能を実現するために、トナーを加熱して記録紙に定着させるためのヒータを備えており、画像形成時には画像形成装置内部が高温になる。また、画像読取部（スキャナ）には、レーザ発光装置を備えており、これも熱源になる。そのため、画像形成装置は、画像形成装置内部を冷却するために複数のファンを備えている。ファンを駆動するモータ（以下、ファンモータという）に異常が発生し、電力が供給されているにも拘わらずモータの回転が停止した状態（以下、ロックという）になると、画像形成装置内部の冷却が不十分になり、装置が損傷する可能性がある。また、ファンモータモータは正常であるが、異物等によってファンの回転が停止（ファンモータの回転も停止）している場合、ファンモータが過負荷状態になり発熱し、発火する可能性もある。したがって、ファンモータのロックを速やかに検出することが必要になる。

例えば、下記特許文献１には、モータのロック検出回路が開示されている。このロック検出回路は、モータに流れる過電流を検出し、過電流が所定の値（スレッショルドレベル）を超えた場合に、モータロック信号を出力する。

また、画像形成装置では入出力ポート数が少ないＣＰＵを用いることがあり、そのようなＣＰＵでも、複数のファンモータを制御し、ロックを検知できることが好ましい。これに関して、下記特許文献２には、外部に拡張ボードを備えることなく、１つのＣＰＵにおいて、ステッピングモータの励磁相を切換えて、複数のディップスイッチの状態を、複数の出力ポートと１つの入力ポートとを用いて読込む回路が開示されている。

１つのＣＰＵで、複数のファンモータのオン／オフを制御し、それらのモータの異常を１つの入力ポートで検知するための回路として、例えば図１のような回路が知られている。図１において、ＣＰＵ１００は、第１ファンモータ１１０及び第２ファンモータ１１２の回転をオン／オフ制御する第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２を出力する。第１スイッチ１２０及び第２スイッチ１２２は、例えば、パワートランジスタであり、第１制御信号ＦＡＮ１又は第２制御信号ＦＡＮ２はそれぞれ、対応するパワートランジスタのゲートに入力される。

第１制御信号ＦＡＮ１は、第１スイッチ１２０をオン／オフ制御する。第１スイッチ１２０は、第１制御信号ＦＡＮ１がローレベルであればオフであり、第１制御信号ＦＡＮ１がハイレベルであればオンである。第１スイッチ１２０がオンすると、外部の電源から供給される電圧が第１ファンモータ１１０に印加され、第１ファンモータ１１０は回転する。同様に、第２制御信号ＦＡＮ２は、第２スイッチ１２２のオン／オフを制御する。第２スイッチ１２２は、第２制御信号ＦＡＮ２がローレベルであればオフであり、第２制御信号ＦＡＮ２がハイレベルであればオンである。第２スイッチ１２２がオンすると、外部の電源から供給される電圧が第２ファンモータ１１２に印加され、第２ファンモータ１１２は回転する。

第１ファンモータ１１０及び第２ファンモータ１１２はそれぞれ、ファンモータの回転状態を示す第１状態信号ＬＤ１及び第２状態信号ＬＤ２を出力する。第１状態信号ＬＤ１及び第２状態信号ＬＤ２はそれぞれ、第１ファンモータ１１０及び第２ファンモータ１１２が正常に回転している状態ではローレベルであるが、回転を停止している状態ではハイレベルになる。第１状態信号ＬＤ１及び第２状態信号ＬＤ２は、論理和演算素子１３０に入力される。論理和演算素子１３０は、入力信号の論理和結果をロック信号ＬＯＣＫとして出力する。ロック信号ＬＯＣＫはＣＰＵ１００に入力される。なお、第１プルアップ抵抗１５０及び第２プルアップ抵抗１５２は、論理和演算素子１３０の入力レベルが不安定になることを防止するためのものである。

第１ファンモータ１１０及び第２ファンモータ１１２が電圧供給に応じて正常に回転している状態では、第１状態信号ＬＤ１及び第２状態信号ＬＤ２はローレベルであり、ロック信号ＬＯＣＫはローレベルである。第１ファンモータ１１０及び第２ファンモータ１１２の何れかが、電力供給されているにも拘わらず回転停止（ロック）した場合、第１状態信号ＬＤ１及び第２状態信号ＬＤ２のうち、ロックしたファンモータから出力される状態信号はハイレベルになる。これによって、ロック信号ＬＯＣＫがハイレベルになる。したがって、ＣＰＵ１００は、１つの入力ポート（ロック信号ＬＯＣＫの入力ポート）で、第１ファンモータ１１０及び第２ファンモータ１１２のロックを検知することができる。

図１のロック検出回路において、第１制御信号ＦＡＮ１又は第２制御信号ＦＡＮ２を変化させたときの、各信号の変化を図２に示す。ここでは、第１ファンモータ１１０及び第２ファンモータ１１２は正常に動作しているとする。第１期間Ｔ１では、第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２がハイレベルであり、第１状態信号ＬＤ１及び第２状態信号ＬＤ２はローレベル（回転状態を示す）であり、したがって、ロック信号ＬＯＣＫはローレベルである。第２期間Ｔ２では、第２制御信号ＦＡＮ２がローレベルになり、第２状態信号ＬＤ２はハイレベル（回転停止）になり、ロック信号ＬＯＣＫはハイレベルになる。第３期間Ｔ３では、第１制御信号ＦＡＮ１がローレベルになり、第１状態信号ＬＤ１はハイレベル（回転停止）になり、ロック信号ＬＯＣＫはハイレベルである。第４期間Ｔ４では、第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２がローレベルになり、第１状態信号ＬＤ１及び第２状態信号ＬＤ２はハイレベル（回転停止）になり、ロック信号ＬＯＣＫはハイレベルである。

図２において、第１ファンモータ１１０及び第２ファンモータ１１２の何れかにロックが発生した場合、ロック信号ＬＯＣＫがハイレベルになる。例えば、図３は、第１ファンモータ１１０が、ロックした状態（電力を供給されているが回転せず、第１制御信号ＦＡＮ１がハイレベルである状態）を示す。第１ファンモータ１１０がロックしているので、第１状態信号ＬＤ１は常にハイレベルである。ＣＰＵは、第１期間Ｔ１において、第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２をハイレベルにしているにも拘わらず、ロック信号ＬＯＣＫがハイレベルになっているので、第１ファンモータ１１０及び第２ファンモータ１１２の何れかがロックしていることを検知する。

特開昭６３−１７４５１７号公報特開昭６４−５０７９５号公報

上記したように、図１のロック検出回路において、ＣＰＵは、第１ファンモータ１１０及び第２ファンモータ１１２の何れかがロックしていることを検知することができる。しかし、ロックしているファンモータを特定することはできない。即ち、図３において、第２期間Ｔ２〜第４期間Ｔ４のように、ＣＰＵが第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２のレベルを変化させても、ロック信号ＬＯＣＫはハイレベルのままである。また、第２ファンモータ１１２が、ロックした状態（電力を供給されているが回転せず、第２制御信号ＦＡＮ２がハイレベルである状態）であっても、同様に、ＣＰＵが第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２のレベルを変化させても、ロック信号ＬＯＣＫはハイレベルのままである。

このように、図１のロック検出回路では、ロック信号ＬＯＣＫのレベルを検出することによって、第１ファンモータ１１０及び第２ファンモータ１１２の何れかがロックしていることは検出できるが、ロックしているファンモータを特定することができない問題がある。

画像形成装置においては、ファンは、ユーザが操作する前面には配置されず、背面又は側面に配置される。したがって、何れかのファンモータがロックしていることが検出できたとしても、画像形成装置の設置状況によっては、ユーザが、ファンの回転を目視又は触覚によって検知することが困難な場合があり、ロックしているファンモータを特定することが容易でない場合がある。また、画像形成装置には、ファン以外にも種々の用途にモータが使用されており、それらのモータに関しても、ロックしているモータを速やかに特定できることが好ましい。

したがって、本発明は、１つのＣＰＵで複数のモータを駆動するときに、ロックしたモータを特定するためのロック検出回路及びその制御方法を提供することを目的とする。

上記の目的は、下記によって達成することができる。

即ち、本発明に係るロック検出回路は、複数のモータのロック検出回路であって、
制御部と、制御部から出力される、複数のモータの各々に対応する制御信号に応じて、当該制御信号に対応するモータに電力を供給する電力供給部と、複数の制御信号の各々のレベルに応じて、当該制御信号に対応するモータから入力される、当該モータの回転に関する状態を表す状態信号を、選択的に出力する、複数のモータの各々に対応する複数のゲート部と、複数のゲート部から出力されるゲート出力信号を受信し、ゲート出力信号に、モータが回転停止していることを表す第１レベルの信号が含まれるか否かに応じて、異なるレベルの信号を選択的に出力する論理演算部とを備え、制御信号が、電力供給部に、当該制御信号に対応するモータに電力を供給させる第２レベルの信号であれば、ゲート部は、入力される状態信号を、そのまま又は反転して、ゲート出力信号として出力し、制御信号が、電力供給部に、当該制御信号に対応するモータに電力を供給させない第３レベルの信号であれば、ゲート出力信号は、第１レベルを反転した第４レベルの信号となり、制御部は、論理演算部からの出力信号が、論理演算部が受信したゲート出力信号に第１レベルの信号が含まれる場合に出力される第５レベルの信号であることを検出したことに応じて、複数の制御信号が第３レベルの信号を含むように、複数の制御信号のレベルを変化させ、複数のモータのうちのロックしたモータを特定する。

好ましくは、第１レベルはハイレベルであり、論理演算部は、論理和演算部である。

より好ましくは、第１レベルはローレベルであり、記論理演算部は、否定論理積演算部である。

さらに好ましくは、制御部は、論理演算部からの出力信号が第５レベルの信号であることを検出したことに応じて、複数の制御信号のうちの１つの制御信号が第２レベルの信号であり、第２レベルである制御信号以外の制御信号が第３レベルの信号であるように、複数の制御信号のレベルを変化させた状態で、論理演算部からの出力信号が第５レベルの信号であるか否かを判定する。

好ましくは、制御部は、論理演算部からの出力信号が第５レベルの信号であることを検出したことに応じて、複数の制御信号のうちの１つの制御信号が第３レベルの信号であり、第３レベルである制御信号以外の制御信号が第２レベルの信号であるように、複数の制御信号のレベルを変化させた状態で、論理演算部からの出力信号が第５レベルの信号であるか否かを判定する。

本発明に係るロック検出回路の制御方法は、制御部と、制御部から出力される、複数のモータの各々に対応する制御信号に応じて、当該制御信号に対応するモータに電力を供給する電力供給部と、複数の制御信号の各々のレベルに応じて、当該制御信号に対応するモータから入力される、当該モータの回転に関する状態を表す状態信号を、選択的に出力する、複数のモータの各々に対応する複数のゲート部と、複数のゲート部から出力されるゲート出力信号を受信し、ゲート出力信号に、モータが回転停止していることを表す第１レベルの信号が含まれるか否かに応じて、異なるレベルの信号を選択的に出力する論理演算部とを備え、制御部が、電力供給部に、当該制御信号に対応するモータに電力を供給させる第２レベルの信号であれば、ゲート部は、入力される状態信号を、そのまま又は反転して、ゲート出力として出力し、制御信号が、電力供給部に、当該制御信号に対応するモータに電力を供給させない第３レベルの信号であれば、ゲート出力信号は、第１レベルを反転した第４レベルの信号となる、複数のモータのロック検出回路の制御方法であって、制御部に、論理演算部からの出力信号が、論理演算部が受信したゲート出力信号に第１レベルの信号が含まれる場合に出力される第５レベルの信号であるか否かを判定させる判定ステップと、判定ステップにおいて、論理演算部からの出力信号が第５レベルの信号であると判定されたことに応じて、制御部に、複数の制御信号が第３レベルの信号を含むように、複数の制御信号のレベルを変化させるステップと、複数の制御信号のレベルを変化させた状態で、制御部に、論理演算部の出力信号が第５レベルの信号であるか否かを判定させるステップとを含む。

本発明によれば、１つのポートに入力される信号（論理演算部からの出力信号）により複数のモータの動作状態を検出しながら、１つのＣＰＵ（制御部）でそれら複数のモータを駆動する場合に、複数のモータの何れかがロックしたことを検出することに加えて、ロックしたモータを特定することができる。

したがって、ロックしたモータのみを停止させ、ロックしたモータに関する情報をユーザに提示することができるので、安全を確保することができ、サービスマンによる修理を速やかに依頼することができる。

従来のファンモータのロック検出回路を示す回路図である。図１のロック検出回路における信号を示すタイミングチャートである。ファンモータがロックした場合の、図１のロック検出回路における信号を示すタイミングチャートである。本発明の実施の形態に係る２つのファンモータのロック検出回路を示す回路図である。図４のロック検出回路において実行されるロック検出プログラムの制御構造を示すフローチャートである。ファンモータのロックが発生していない場合の、図４のロック検出回路における信号を示すタイミングチャートである。第１ファンモータにロックが発生している場合の、図４のロック検出回路における信号を示すタイミングチャートである。第２ファンモータにロックが発生している場合の、図４のロック検出回路における信号を示すタイミングチャートである。第１及び第２ファンモータにロックが発生している場合の、図４のロック検出回路における信号を示すタイミングチャートである。本発明の実施の形態に係る３つ以上のファンモータのロック検出回路を示す回路図である。図１０のロック検出回路において実行されるロック検出プログラムの制御構造を示すフローチャートである。第２ファンモータにロックが発生している場合の、図１０のロック検出回路（ｎ＝３）における信号を示すタイミングチャートである。第２ファンモータ及び第３ファンモータにロックが発生している場合の、図１０のロック検出回路（ｎ＝３）における信号を示すタイミングチャートである。図１０のロック検出回路と異なるゲートを備えたロック検出回路を示す回路図である。図１０のロック検出回路と異なる論理演算素子を備えたロック検出回路を示す回路図である。

以下の実施の形態では、同一の部品には同一の参照番号を付してある。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰返さない。

図４を参照して、本発明の実施の形態に係るロック検出回路２００は、ＣＰＵ２０２、第１スイッチ２２０、第２スイッチ２２２、論理和演算素子２３０、第１ゲート２４０、第２ゲート２４２、第１プルアップ抵抗２５０、第２プルアップ抵抗２５２、第１プルダウン抵抗２５４、第２プルダウン抵抗２５６、ＲＯＭ２６０、ＲＡＭ２６２、及びタイマ２６４を備えている。

ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）２６０は、ロック検出回路２００の動作を制御するのに必要なプログラム及びデータが記憶されている。ＲＯＭ２６０は、通電が遮断された場合にもデータを保持する不揮発性記憶装置である。ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）２６２は、揮発性の記憶装置である。ＣＰＵ２０２は、ＲＯＭ２６０に格納されているプログラムにしたがって第１ファンモータ２１０及び第２ファンモータ２１２を制御し、これらのファンモータの異常を検出する機能を実現する。具体的には、ＣＰＵ２０２は、ＲＯＭ２６０からプログラムをＲＡＭ２６２上に読出して、ＲＡＭ２６２の一部を作業領域としてプログラムを実行する。タイマ２６４は、ＣＰＵ２０２からの要求を受けて、ＣＰＵ２０２に現在時刻を表す情報（以下、単に現在時刻という）を提供する。

ＣＰＵ２０２は、第１ファンモータ２１０及び第２ファンモータ２１２の回転をオン／オフ制御する第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２を出力する。第１スイッチ２２０及び第２スイッチ２２２は、例えば、パワートランジスタであり、第１制御信号ＦＡＮ１又は第２制御信号ＦＡＮ２はそれぞれ、対応するパワートランジスタのゲートに入力される。第１制御信号ＦＡＮ１は、第１スイッチ２２０をオン／オフ制御する。第１スイッチ２２０は、第１制御信号ＦＡＮ１がローレベルであればオフであり、第１制御信号ＦＡＮ１がハイレベルであればオンである。第１スイッチ２２０がオンすると、外部の電源から供給される電圧が第１ファンモータ２１０に印加され、第１ファンモータ２１０は回転する。同様に、第２制御信号ＦＡＮ２は、第２スイッチ２２２のオン／オフを制御する。第２スイッチ２２２は、第２制御信号ＦＡＮ２がローレベルであればオフであり、第２制御信号ＦＡＮ２がハイレベルであればオンである。第２スイッチ２２２がオンすると、外部の電源から供給される電圧が第２ファンモータ２１２に印加され、第２ファンモータ２１２は回転する。

第１ファンモータ２１０及び第２ファンモータ２１２はそれぞれ、ファンモータの回転状態を示す第１状態信号ＬＤ１及び第２状態信号ＬＤ２を出力する。第１状態信号ＬＤ１及び第２状態信号ＬＤ２はそれぞれ、第１ファンモータ２１０及び第２ファンモータ２１２が正常に回転している状態ではローレベルであるが、回転を停止している状態ではハイレベルになる。第１状態信号ＬＤ１及び第２状態信号ＬＤ２はそれぞれ、第１ゲート２４０及び第２ゲート２４２に入力される。

第１ゲート２４０及び第２ゲート２４２は、例えばＰＭＯＳタイプのＦＥＴ等のトランジスタであり、スイッチとして機能する。第１ゲート２４０は、第１制御信号ＦＡＮ１がハイレベルであればオンし、入力される第１状態信号ＬＤ１を、第１ゲート出力信号ＸＬＤ１として出力する。第１ゲート２４０は、第１制御信号ＦＡＮ１がローレベルであればオフし、入力される第１状態信号ＬＤ１を出力しない。このとき、第１ゲート出力信号ＸＬＤ１は、第１プルダウン抵抗２５４によって接地され、ローレベルになる。同様に、第２ゲート２４２は、第２制御信号ＦＡＮ２がハイレベルであればオンし、入力される第２状態信号ＬＤ２を、第２ゲート出力信号ＸＬＤ２として出力する。第２ゲート２４２は、第２制御信号ＦＡＮ２がローレベルであればオフし、入力される第２状態信号ＬＤ２を出力しない。このとき、第２ゲート信号ＸＬＤ２は、第２プルダウン抵抗２５６によって接地され、ローレベルになる。

第１ゲート出力信号ＸＬＤ１及び第２ゲート出力信号ＸＬＤ２は、論理和演算素子２３０に入力される。論理和演算素子２３０は、入力信号の論理和結果をロック信号ＬＯＣＫとして出力する。ロック信号ＬＯＣＫはＣＰＵ２０２に入力される。なお、第１プルアップ抵抗２５０及び第２プルアップ抵抗２５２はそれぞれ、第１ゲート２４０及び第２ゲート２４２の入力レベルが不安定になることを防止するためのものであり、ハイレベルの電圧ＶＨが印加されている。

第１ファンモータ２１０及び第２ファンモータ２１２が電力供給に応じて正常に回転している状態では、第１状態信号ＬＤ１及び第２状態信号ＬＤ２はローレベルであり、ロック信号ＬＯＣＫはローレベルである。第１ファンモータ２１０及び第２ファンモータ２１２の何れかが、電力供給されているにも拘わらず回転停止（ロック）した場合、第１状態信号ＬＤ１及び第２状態信号ＬＤ２のうち、ロックしたファンモータから出力される状態信号はハイレベルになる。これによって、ロック信号ＬＯＣＫがハイレベルになる。したがって、ＣＰＵ２０２は、ロック信号ＬＯＣＫを監視することによって、第１ファンモータ２１０及び第２ファンモータ２１２のロックを検知することができる。以下、具体的に説明する。

図４のロック検出回路２００において、第１制御信号ＦＡＮ１又は第２制御信号ＦＡＮ２を変化させたときの、各信号の変化を図５に示す。ここでは、第１ファンモータ２１０及び第２ファンモータ２１２は正常に動作しているとする。第１ファンモータ２１０が正常に動作していれば、第１状態信号ＬＤ１は、第１制御信号ＦＡＮ１のレベルが反転された信号になる。第１ゲート出力信号ＸＬＤ１は、第１制御信号ＦＡＮ１によって上記したように制御される第１ゲート２４０の出力信号であるので、常にローレベルになる。同様に、第２ファンモータ２１２が正常に動作していれば、第２状態信号ＬＤ２は、第２制御信号ＦＡＮ２のレベルが反転された信号になる。第２ゲート出力信号ＸＬＤ２は、第２制御信号ＦＡＮ２によって上記したように制御される第２ゲート２４２の出力信号であるので、常にローレベルになる。したがって、第１ファンモータ２１０及び第２ファンモータ２１２は正常に動作していれば、ロック信号ＬＯＣＫは、第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２のレベルによらず、常にローレベルである。

図６を参照して、図４のロック検出回路２００において、ＣＰＵ２０２が実行するロック検出プログラムの制御構造について説明する。

ステップ４００において、ＣＰＵ２０２は、全ての制御信号（第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２）をハイレベルにし、全てのファンモータ（第１ファンモータ２１０及び第２ファンモータ２１２）の駆動を開始する。また、ＣＰＵ２０２は、現在時刻をタイマ２６４から取得して、開始時刻としてＲＡＭ２６２に記憶する。

ステップ４０２において、ＣＰＵ２０２は、第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２をハイレベルにしてから所定時間が経過したか否かを判定する。具体的には、ＣＰＵ２０２は、現在時刻をタイマ２６４から取得し、取得した現在時刻とステップ４００でＲＡＭ２６２に記憶した開始時刻との時間差が、所定時間以上であるか否かを判定する。所定時間が経過したと判定された場合、制御はステップ４０４に移行する。そうでなければ、ステップ４０２が繰返される。第１ファンモータ２１０及び第２ファンモータ２１２は、供給される電圧が変化した場合、変化後の電圧に応じた回転状態になるまでにある程度の時間が必要である。即ち、所定時間は、安定した第１状態信号ＬＤ１及び第２状態信号ＬＤ２が出力されるまでの待機時間である。所定時間は、例えば２〜３秒間である。

ステップ４０４において、ＣＰＵ２０２は、ロック信号ＬＯＣＫがハイレベルであるか否かを判定する。ロック信号ＬＯＣＫがハイレベルであると判定された場合、制御はステップ４０６に移行する。そうでなければ、ステップ４０４が繰返される。その間、ファンモータの回転は維持される。

ステップ４０６において、ＣＰＵ２０２は、第１制御信号ＦＡＮ１をハイレベルに維持したまま、第２制御信号ＦＡＮ２をローレベルにする。即ち、ＣＰＵ２０２は、第１ファンモータ２１０の回転を維持したまま、第２ファンモータ２１２を停止させる。また、ＣＰＵ２０２は、現在時刻の情報をタイマ２６４から取得して、開始時刻としてＲＡＭ２６２に記憶する。取得した現在時刻は、ステップ４００において記憶した開始時刻に上書きしても、ＲＡＭ２６２の別の領域に記憶してもよい。

ステップ４０８において、ＣＰＵ２０２は、ステップ４０２と同様に、第２制御信号ＦＡＮ２をローレベルにしてから所定時間が経過したか否かを判定する。具体的には、ＣＰＵ２０２は、現在時刻をタイマ２６４から取得し、現在時刻とステップ４０６でＲＡＭ２６２に記憶した開始時刻との時間差が、所定時間以上であるか否かを判定する。所定時間が経過したと判定された場合、制御はステップ４１０に移行する。そうでなければ、ステップ４０８が繰返される。

ステップ４１０において、ＣＰＵ２０２は、ロック信号ＬＯＣＫがハイレベルであるか否かを判定する。ロック信号ＬＯＣＫがハイレベルであると判定された場合、制御はステップ４１２に移行する。そうでなければ、制御はステップ４１４に移行する。

ステップ４１２において、ＣＰＵ２０２は、第１ファンモータ２１０は異常であると判定する。これは、ステップ４０６において第２制御信号ＦＡＮ２をローレベルにしたにも拘わらず、依然としてロック信号ＬＯＣＫがハイレベルであるのは、回転しているはずの第１ファンモータ２１０がロックしていることを意味するからである。即ち、第２制御信号ＦＡＮ２はローレベルであるので、第２ゲート２４２はオフであり、第２ゲート出力信号ＸＬＤ２は、第２プルダウン抵抗２５６によってローレベルである。したがって、論理和演算素子２３０の出力信号（ロック信号ＬＯＣＫ）は、第１ゲート出力信号ＸＬＤ１と同じレベルである。ここでは、ロック信号ＬＯＣＫがハイレベルであるので、第１ゲート出力信号ＸＬＤ１はハイレベルである。第１ゲート２４０がオンしている（第１制御信号ＦＡＮ１がハイレベル）ので、第１ゲート出力信号ＸＬＤ１と第１状態信号ＬＤ１とは同じレベルになる。即ち、第１状態信号ＬＤ１は、第１ゲート出力信号ＸＬＤ１と同じハイレベルである。このことは、第１制御信号ＦＡＮ１がハイレベルであるにも拘わらず、第１ファンモータ２１０が停止（ロック）していることを意味する。

ステップ４１４において、ＣＰＵ２０２は、第１ファンモータ２１０は正常であり、第２ファンモータ２１２はロックしていると判定する。ステップ４１２に関して説明したように、ロック信号ＬＯＣＫ（論理和演算素子２３０の出力信号）は、第１ゲート出力信号ＸＬＤ１と同じレベルである。ここでは、ロック信号ＬＯＣＫがローレベルであるので、第１ゲート出力信号ＸＬＤ１はローレベルである。第１ゲート２４０がオンしている（第１制御信号ＦＡＮ１がハイレベル）ので、第１ゲート出力信号ＸＬＤ１と第１状態信号ＬＤ１とは同じレベルになる。即ち、第１状態信号ＬＤ１は、第１ゲート出力信号ＸＬＤ１と同じローレベルである。よって、第１ファンモータ２１０は正常に回転していることが分かる。一方、ステップ４０４において、ハイレベルのロック信号ＬＯＣＫが検出されたので、第１ファンモータ２１０及び第２ファンモータ２１２の少なくとも一方がロックしているはずである。第１ファンモータ２１０は正常に回転しているので、第２ファンモータ２１２がロックしていることが分かる。その後、制御はステップ４２６に移行する。

ステップ４１２において、第１ファンモータ２１０がロックしていることは分かったが、この段階では、第２ファンモータ２１２がロックしているか否かは不明である。したがって、ステップ４１６において、ＣＰＵ２０２は、第１制御信号ＦＡＮ１をローレベルにし、第２制御信号ＦＡＮ２をハイレベルにする。即ち、ＣＰＵ２０２は、第１ファンモータ２１０への電力供給を停止（第１スイッチ２２０をオフ）し、第２ファンモータ２１２への電力供給を実行（第２スイッチ２２２をオン）する。また、ＣＰＵ２０２は、現在時刻をタイマ２６４から取得して、開始時刻としてＲＡＭ２６２に記憶する。

ステップ４１８において、ＣＰＵ２０２は、ステップ４０２と同様に、第２制御信号ＦＡＮ２をハイレベルにしてから所定時間が経過したか否かを判定する。具体的には、ＣＰＵ２０２は、現在時刻をタイマ２６４から取得し、現在時刻とステップ４１６でＲＡＭ２６２に記憶した開始時刻との時間差が、所定時間以上であるか否かを判定する。所定時間が経過したと判定された場合、制御はステップ４２０に移行する。そうでなければ、ステップ４１８が繰返される。

ステップ４２０において、ＣＰＵ２０２は、ロック信号ＬＯＣＫがハイレベルであるか否かを判定する。ロック信号ＬＯＣＫがハイレベルであると判定された場合、制御はステップ４２２に移行する。そうでなければ、制御はステップ４２４に移行する。

ステップ４２２において、ＣＰＵ２０２は、第２ファンモータ２１２は異常であり、ロックしていると判定する。ここでは、第１制御信号ＦＡＮ１及び第１ゲート出力信号ＸＬＤ１はローレベルであるので、ロック信号ＬＯＣＫ（論理和演算素子２３０の出力信号）は、第２ゲート出力信号ＸＬＤ２と同じレベルである。ロック信号ＬＯＣＫがハイレベルであるので第２ゲート出力信号ＸＬＤ２はハイレベルである。第２制御信号ＦＡＮ２はステップ４１６でハイレベルに設定されているので、第２ゲート出力信号ＸＬＤ２のレベルは第２状態信号ＬＤ２のレベルと等しい。したがって、第２状態信号ＬＤ２はハイレベルであり、第２ファンモータ２１２はロックしていることが分かる。

ステップ４２４において、ＣＰＵ２０２は、第２ファンモータ２１２は正常であると判定する。ステップ４２２に関して説明したように、ロック信号ＬＯＣＫ（論理和演算素子２３０の出力信号）は、第２ゲート出力信号ＸＬＤ２と同じレベルである。ロック信号ＬＯＣＫがローレベルであるので第２ゲート出力信号ＸＬＤ２はローレベルである。第２制御信号ＦＡＮ２はステップ４１６でハイレベルに設定されているので、第２ゲート出力信号ＸＬＤ２のレベルは第２状態信号ＬＤ２のレベルと等しい。したがって、第２状態信号ＬＤ２はローレベルであり、第２ファンモータ２１２は正常に回転していることが分かる。

ステップ４２６において、ＣＰＵ２０２は、異常である（ロックしている）と判定されたファンモータの制御信号をローレベルにし、警告を提示する。警告は、例えば、画像形成装置の表示部（例えばタッチパネルディスプレイの表示パネル）に所定のメッセージを表示する。その後、本プログラムは終了する。

例えば、ステップ４１４が実行された場合、第２制御信号ＦＡＮ２をローレベルにし、「第２ファンモータがロックしています」とのメッセージを表示する。ステップ４１２及びステップ４２４が実行された場合、第１制御信号ＦＡＮ１をローレベルにし、「第１ファンモータがロックしています」とのメッセージを表示する。ステップ４１２及びステップ４２２が実行された場合、第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２をローレベルにし、「第１ファンモータ及び第２ファンモータがロックしています」とのメッセージを表示する。

図７〜図９を参照して、図４のロック検出回路２００の動作をより具体的に説明する。図７は、第１ファンモータ２１０がロックしており、第２ファンモータ２１２が正常である場合を示す。

第１期間Ｔ１において、ＣＰＵ２０２は、第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２を、ローレベルからハイレベルにして、第１ファンモータ２１０及び第２ファンモータ２１２に電力を供給する（ステップ４００）。第１ファンモータ２１０がロックしているので、第１期間Ｔ１において第１状態信号ＬＤ１はハイレベルである。第１制御信号ＦＡＮ１はハイレベルであるので、第１ゲート２４０はオンし、第１ゲート出力信号ＸＬＤ１は、第１状態信号ＬＤ１と同じハイレベルになる。一方、第２ファンモータ２１２は正常に回転しているので第２状態信号ＬＤ２はローレベルであり、第２制御信号ＦＡＮ２はハイレベルであるので、第２ゲート２４２はオンし、第２ゲート出力信号ＸＬＤ２は、第２状態信号ＬＤ２と同じローレベルである。よって、論理和演算素子２３０の出力信号（ロック信号ＬＯＣＫ）は、ハイレベルになる。即ち、ＣＰＵ２０２は、ロック信号ＬＯＣＫがハイレベルであることを検出する（ステップ４０４）。

ＣＰＵ２０２は、第２期間Ｔ２において、第１制御信号ＦＡＮ１をハイレベルに維持したまま、第２制御信号ＦＡＮ２をローレベルにする（ステップ４０６）。第１制御信号ＦＡＮ１がハイレベルのままであるので、第１ゲート出力信号ＸＬＤ１はハイレベルのままである。第２ファンモータ２１２への電力供給は停止するので第２状態信号ＬＤ２はハイレベルになるが、第２制御信号ＦＡＮ２はローレベルであるので、第２ゲート２４２はオフであり、第２ゲート出力信号ＸＬＤ２はローレベルである。よって、論理和演算素子２３０の出力信号であるロック信号ＬＯＣＫはハイレベルのままであり、ＣＰＵ２０２は、第１ファンはロックしていると判定する（ステップ４１０及びステップ４１２）。

ＣＰＵ２０２は、第３期間Ｔ３において、第２ファンモータ２１２がロックしているか否かを判定するために、第１制御信号ＦＡＮ１をローレベルにし、第２制御信号ＦＡＮ２をハイレベルにする（ステップ４１６）。これによって、第１ファンモータ２１０への電力供給は停止するので第１状態信号ＬＤ１はハイレベルになるが、第１制御信号ＦＡＮ１はローレベルであるので、第１ゲート２４０はオフであり、第１ゲート出力信号ＸＬＤ１はローレベルになる。一方、第２ファンモータ２１２は正常に回転するので第２状態信号ＬＤ２はローレベルになり、第２制御信号ＦＡＮ２はハイレベルであるので、第２ゲート２４２はオンし、第２ゲート出力信号ＸＬＤ２は、第２状態信号ＬＤ２と同じローレベルになる。よって、論理和演算素子２３０の出力信号（ロック信号ＬＯＣＫ）は、ローレベルになる。即ち、ＣＰＵ２０２は、ロック信号ＬＯＣＫがローレベルになったことを検出し、第２ファンモータ２１２は正常であると判定する（ステップ４２０及びステップ４２４）。

以上のように、ＣＰＵ２０２は、第１期間Ｔ１においてロック信号ＬＯＣＫがハイレベルになったことを検出した後、第２期間Ｔ２及び第３期間Ｔ３において、第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２の一方のみをローレベルにすることによって、ロックしている第１ファンモータ２１０を特定することができる。その後、第４期間Ｔ４において、ＣＰＵ２０２は、正常な第２ファンモータ２１２の第２制御信号ＦＡＮ２をハイレベルに、ロックしている第１ファンモータ２１０の第１制御信号ＦＡＮ１をローレベルに、それぞれ維持する（ステップ４２６）。

図８は、第１ファンモータ２１０が正常であり、第２ファンモータ２１２がロックしている場合を示す。第１期間Ｔ１において、ＣＰＵ２０２は、第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２を、ローレベルからハイレベルにして、第１ファンモータ２１０及び第２ファンモータ２１２に電力を供給（ステップ４００）した後、ロック信号ＬＯＣＫがハイレベルであることを検出する（ステップ４０４）。したがって、図８の第２期間Ｔ２において、ＣＰＵ２０２は、図７の第２期間Ｔ２と同様に、第１制御信号ＦＡＮ１をハイレベルに維持したまま、第２制御信号ＦＡＮ２をローレベルにする（ステップ４０６）。その結果、第１ゲート２４０がオンし、第１ゲート出力信号ＸＬＤ１のレベルは第１状態信号ＬＤ１と同じローレベル（第１ファンモータ２１０が回転しているため）になり、第２ゲート２４２はオフし、第２ゲート出力信号ＸＬＤ２のレベルはローレベルになる。したがって、ロック信号ＬＯＣＫはローレベルになり、これを検出したＣＰＵ２０２は、第１ファンは正常であり、第２ファンモータ２１２はロックしていると判定する（ステップ４１４）。

その後、第３期間Ｔ３以降において、ＣＰＵ２０２は、正常な第１ファンモータ２１０の第１制御信号ＦＡＮ１をハイレベルに、ロックしている第２ファンモータ２１２の第２制御信号ＦＡＮ２をローレベルに、それぞれ維持する（ステップ４２６）。

図９は、第１ファンモータ２１０及び第２ファンモータ２１２がロックしている場合を示す。第１期間Ｔ１において、ＣＰＵ２０２は、第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２を、ローレベルからハイレベルにして、第１ファンモータ２１０及び第２ファンモータ２１２に電力を供給（ステップ４００）した後、ロック信号ＬＯＣＫがハイレベルであることを検出する（ステップ４０４）。したがって、図９の第２期間Ｔ２において、ＣＰＵ２０２は、図７の第２期間Ｔ２と同様に、第１制御信号ＦＡＮ１をハイレベルに維持したまま、第２制御信号ＦＡＮ２をローレベルにする（ステップ４０６）。その結果、第１ゲート２４０がオンし、第１ゲート出力信号ＸＬＤ１のレベルは第１状態信号ＬＤ１と同じハイレベル（第１ファンモータ２１０がロックしているため）になり、第２ゲート２４２はオフし、第２ゲート出力信号ＸＬＤ２のレベルはローレベルになる。したがって、ロック信号ＬＯＣＫがハイレベルのままであるので、ＣＰＵ２０２は、第１ファンモータ２１０はロックしていると判定する（ステップ４１０及びステップ４１２）。

ＣＰＵ２０２は、第３期間Ｔ３において、第２ファンモータ２１２がロックしているか否かを判定するために、第１制御信号ＦＡＮ１をローレベルにし、第２制御信号ＦＡＮ２をハイレベルにする（ステップ４１６）。これによって、第１ゲート２４０はオフになり、第１ゲート出力信号ＸＬＤ１はローレベルになる。第２ゲート２４２はオンし、第２ゲート出力信号ＸＬＤ２は、第２状態信号ＬＤ２と同じハイレベル（第２ファンモータ２１２がロックしているため）になる。したがって、ロック信号ＬＯＣＫがハイレベルのままであるので、ＣＰＵ２０２は、第２ファンモータ２１２はロックしていると判定する（ステップ４２０及びステップ４２２）。

その後、第４期間Ｔ４において、ＣＰＵ２０２は、第１ファンモータ２１０及び第２ファンモータ２１２がロックしているので、第１制御信号ＦＡＮ１及び第２制御信号ＦＡＮ２をローレベルにする（ステップ４２６）。

以上によって、第１ファンモータ２１０及び第２ファンモータ２１２のうち、ロックしているファンモータを特定することができる。したがって、ロックしているファンモータへの電力供給を停止させ、ユーザ（管理者を含む）にロックしているファンモータを知らせることができる。これによって、ユーザは、画像形成装置の内部が高温になり損傷される可能性がある場合等、必要に応じて画像形成装置を停止させ、サービスマンによる修理を速やかに依頼することができる。

上記では、ファンモータが２つの場合を説明したが、これに限定されない。３つ以上のファンモータに関しても、図４と同様の回路構成、例えば図１０に示すロック検出回路３００によって、ＣＰＵの１つの入力ポートで、ロックしているファンモータを特定することができる。ロック検出回路３００は、ｎ個（ｎ≧３）のファンモータ（第１ファンモータ２１０〜第ｎファンモータ２１４）を制御するために、ｎ個のスイッチ（第１スイッチ２２０〜第ｎスイッチ２２４）、ｎ個のゲート（第１ゲート２４０〜第ｎゲート２４４）、ｎ個のプルアップ抵抗（第１プルアップ抵抗２５０〜第ｎプルアップ抵抗２５８）、ｎ個のプルダウン抵抗（第１プルダウン抵抗２５４〜第ｎプルダウン抵抗２７０）、論理和演算素子２３２、ＣＰＵ２０４、ＲＯＭ２６０、ＲＡＭ２６２、及びタイマ２６４を備えている。図１０のロック検出回路３００が、図４のロック検出回路２００と異なるのは、スイッチ、ゲート、プルアップ抵抗、及びプルダウン抵抗を１組としてｎ組備えている点と、ＣＰＵ２０４がｎ本の制御信号を出力する点と、論理和演算素子２３２の入力数がｎである点のみである。各構成要素の動作は図４と同様であるので、説明を繰返さない。

図１１を参照して、図１０のロック検出回路３００において、ＣＰＵ２０４が実行するロック検出プログラムの制御構造について説明する。以下において、図６と同じ参照符号を付したステップは、図６と同じ内容であるので説明を繰返さない。

ステップ４０４において、ロック信号ＬＯＣＫがハイレベルであることが検出された場合、ステップ５００において、ＣＰＵ２０４は、繰返しのカウンタｋを１に設定する。

ステップ５０２において、ＣＰＵ２０４は、第ｋ制御信号のみをハイレベルにし、それ以外の制御信号をローレベルにする。これによって、第ｋ制御信号によって制御される第ｋゲートはオンし、それ以外のゲートはオフするので、第ｋゲート出力信号のみ第ｋ状態信号と同じレベルになり、それ以外のゲート出力信号は、プルダウン抵抗によってローレベルなる。したがって、論理和演算素子２３２の出力信号（ロック信号ＬＯＣＫ）は、第ｋゲート出力信号のレベル、即ち、第ｋ状態信号のレベルによって決定される。第ｋファンモータが正常に回転していれば、第ｋ状態信号はローレベルであり、ロック信号ＬＯＣＫはローレベルになる。第ｋファンモータがロックしていれば、第ｋ状態信号はハイレベルであり、ロック信号ＬＯＣＫはハイレベルになる。

所定時間の経過後に、ステップ４１０において、ロック信号ＬＯＣＫがハイレベルであることが検出された場合、ステップ５０４において、ＣＰＵ２０４は、第ｋファンモータが異常であり、ロックしていると判定する。ＣＰＵ２０４は、判定結果（例えば“１”）を、第ｋファンモータを表す情報（例えば番号“ｋ”）と対応させて、ＲＡＭ２６２に記憶する。

一方、所定時間の経過後に、ステップ４１０において、ロック信号ＬＯＣＫがローレベルであることが検出された場合、ステップ５０６において、ＣＰＵ２０４は、第ｋファンモータが正常であると判定する。ＣＰＵ２０４は、判定結果（例えば“０”）を、第ｋファンモータを表す情報（例えば番号“ｋ”）と対応させて、ＲＡＭ２６２に記憶する。

ステップ５０８において、ＣＰＵ２０４は、カウンタｋがｎ（制御対象のファンモータの数）よりも小さいか否かを判定する。小さいと判定された場合、制御はステップ５１０に移行する。そうでなければ、制御はステップ５１２に移行する。

ステップ５１０において、ＣＰＵ２０４は、現在のカウンタｋに１を加算して、得られた値を新たなカウンタｋとし、制御はステップ５０２に戻り、ステップ５０２以降の処理が繰返される。これによって、ＣＰＵ２０４は、ｎ個のファンモータがロックしているか否かを判定し、その結果をＲＡＭ２６２に記憶する。

ステップ５１２において、ＣＰＵ２０４は、ＲＡＭ２６２に記憶された判定結果が“１”であるファンモータの制御信号をローレベルにし、それらがロックしている旨の警告を提示する。

図１２及び図１３を参照して、図１１のロック検出回路３００の動作をより具体的に説明する。図１２は、３つのファンモータを制御する場合において、第２ファンモータがロックしており、第１ファンモータ２１０及び第３ファンモータが正常である場合のタイミングチャートを示す。

第１期間Ｔ１において、ＣＰＵ２０４は、第１制御信号ＦＡＮ１〜第３制御信号を、ローレベルからハイレベルにして、第１ファンモータ２１０〜第３ファンモータに電力を供給する（ステップ４００）。第２ファンモータがロックしているので、第１期間Ｔ１において第２状態信号はハイレベルである。第２制御信号がハイレベルであるので、第２ゲートはオンし、第２ゲート出力信号は、第２状態信号と同じハイレベルになる。一方、第１ファンモータ２１０及び第３ファンモータは正常に回転しているので第１状態信号ＬＤ１及び第３状態信号はローレベルであり、第１制御信号ＦＡＮ１及び第３制御信号はハイレベルであるので、第１ゲート２４０及び第３ゲートはオンし、第１ゲート出力信号ＸＬＤ１及び第３ゲート出力信号はそれぞれ、第１状態信号ＬＤ１及び第３状態信号と同じローレベルである。よって、論理和演算素子２３２の出力信号（ロック信号ＬＯＣＫ）は、ハイレベルになる。即ち、ＣＰＵ２０４は、ロック信号ＬＯＣＫがハイレベルであることを検出する（ステップ４０４）。

ＣＰＵ２０４は、第２期間Ｔ２において（ｋ＝１）、第１制御信号ＦＡＮ１をハイレベルに維持したまま、第２制御信号及び第３制御信号をローレベルにする（ステップ５０２）。これによって、第２ファンモータ及び第３ファンモータへの電力供給は停止するので第２状態信号及び第３状態信号はハイレベルになるが、第２制御及び第３制御信号はローレベルであるので、第２ゲート及び第３ゲートはオフであり、第２ゲート出力及び第３ゲート出力信号はローレベルのままである。したがって、ロック信号ＬＯＣＫ（論理和演算素子２３２の出力信号）は、第１ゲート出力信号ＸＬＤ１のレベルと同じである。第１ゲート２４０がオン（第１制御信号ＦＡＮ１はハイレベル）しているので、第１ゲート出力信号ＸＬＤ１のレベルは、第１状態信号ＬＤ１と同じローレベル（第１ファンモータ２１０は正常に回転している）である。即ち、ＣＰＵ２０４は、ローレベルのロック信号ＬＯＣＫを検出するので、第１ファンモータ２１０は正常である判定する（ステップ５０６）。

第３期間Ｔ３において（ｋ＝２）、第２制御信号をハイレベルにし、第１制御信号ＦＡＮ１及び第３制御信号をローレベルにする（ステップ５０２）。これによって、第１ファンモータ２１０及び第３ファンモータへの電力供給は停止するので第１状態信号ＬＤ１及び第３状態信号はハイレベルになるが、第１制御信号ＦＡＮ１及び第３制御信号はローレベルであるので、第１ゲート２４０及び第３ゲートはオフであり、第１ゲート出力信号ＸＬＤ１及び第３ゲート出力信号はローレベルのままである。したがって、ロック信号ＬＯＣＫ（論理和演算素子２３２の出力信号）は、第２ゲート出力信号のレベルと同じである。第２ゲートがオン（第２制御信号はハイレベル）しているので、第２ゲート出力信号のレベルは、第２状態信号と同じハイレベル（第２ファンモータはロックしている）である。即ち、ＣＰＵ２０４は、ハイレベルのロック信号ＬＯＣＫを検出するので、第２ファンモータは異常でありロックしていると判定する（ステップ５０４）。

第４期間Ｔ４において（ｋ＝３）、第３制御信号をハイレベルにし、第１制御信号ＦＡＮ１及び第２制御信号をローレベルにする（ステップ５０２）。これによって、第１ファンモータ２１０及び第２ファンモータへの電力供給は停止するので第１状態信号ＬＤ１及び第２状態信号はハイレベルになるが、第１制御信号ＦＡＮ１及び第２制御信号はローレベルであるので、第１ゲート２４０及び第２ゲートはオフであり、第１ゲート出力信号ＸＬＤ１及び第２ゲート出力信号はローレベルのままである。したがって、ロック信号ＬＯＣＫ（論理和演算素子２３２の出力信号）は、第３ゲート出力信号のレベルと同じである。第３ゲートがオン（第３制御信号はハイレベル）しているので、第３ゲート出力信号のレベルは、第３状態信号と同じローレベル（第３ファンモータは正常に回転している）である。即ち、ＣＰＵ２０４は、ローレベルのロック信号ＬＯＣＫを検出するので、第３ファンモータは正常であると判定する（ステップ５０６）。

以上によって、ロックしている第２ファンモータ２１２を特定できたので、第５期間Ｔ５において、ＣＰＵ２０４は、正常な第１ファンモータ２１０及び第３ファンモータの第１制御信号ＦＡＮ１及び第３制御信号をハイレベルにし、ロックしている第２ファンモータの第２制御信号をローレベルにする（ステップ５１２）。

図１３は、第２ファンモータ及び第３ファンモータがロックしており、第１ファンモータ２１０が正常である場合のタイミングチャートを示す。

第１期間Ｔ１において、ＣＰＵ２０４は、第１制御信号ＦＡＮ１〜第３制御信号を、ローレベルからハイレベルにして、第１ファンモータ２１０〜第３ファンモータに電力を供給する（ステップ４００）。第２ファンモータ２１２及び第３ファンモータがロックしているので、第１期間Ｔ１において第２状態信号及び第３状態信号はハイレベルである。第２制御信号及び第３制御信号はハイレベルであるので、第２ゲート及び第３ゲートはオンし、第２ゲート出力信号及び第３ゲート出力信号はそれぞれ、第２状態信号及び第３状態信号と同じハイレベルになる。よって、論理和演算素子２３２の出力信号（ロック信号ＬＯＣＫ）は、ハイレベルになる。即ち、ＣＰＵ２０４は、ロック信号ＬＯＣＫがハイレベルであることを検出する（ステップ４０４）。なお、第１ファンモータ２１０は正常に回転しているので第１状態信号ＬＤ１はローレベルであり、第１制御信号ＦＡＮ１はハイレベルであるので、第１ゲート２４０はオンし、第１ゲート出力信号ＸＬＤ１は、第１状態信号ＬＤ１と同じローレベルである。

ＣＰＵ２０４は、第２期間Ｔ２において（ｋ＝１）、第１制御信号ＦＡＮ１をハイレベルに維持したまま、第２制御信号及び第３制御信号をローレベルにする（ステップ５０２）。これによって、第２ファンモータ及び第３ファンモータへの電力供給は停止するので第２状態信号及び第３状態信号はハイレベルになるが、第２制御信号及び第３制御信号はローレベルであるので、第２ゲート及び第３ゲートはオフであり、第２ゲート出力信号及び第３ゲート出力信号はローレベルのままである。したがって、ロック信号ＬＯＣＫ（論理和演算素子２３２の出力信号）は、第１ゲート出力信号ＸＬＤ１のレベルと同じである。第１ゲート２４０がオン（第１制御信号ＦＡＮ１はハイレベル）しているので、第１ゲート出力信号ＸＬＤ１のレベルは、第１状態信号ＬＤ１と同じローレベル（第１ファンモータ２１０は正常に回転している）である。即ち、ＣＰＵ２０４は、ローレベルのロック信号ＬＯＣＫを検出するので、第１ファンモータ２１０は正常である判定する（ステップ５０６）。

第４期間Ｔ４において（ｋ＝３）、第３制御信号をハイレベルにし、第１制御信号ＦＡＮ１及び第２制御信号をローレベルにする（ステップ５０２）。これによって、第１ファンモータ２１０及び第２ファンモータへの電力供給は停止するので第１状態信号ＬＤ１及び第２状態信号はハイレベルになるが、第１制御信号ＦＡＮ１及び第２制御信号はローレベルであるので、第１ゲート２４０及び第２ゲートはオフであり、第１ゲート出力信号ＸＬＤ１及び第２ゲート出力信号はローレベルのままである。したがって、ロック信号ＬＯＣＫ（論理和演算素子２３２の出力信号）は、第３ゲート出力信号のレベルと同じである。第３ゲートがオン（第３制御信号はハイレベル）しているので、第３ゲート出力信号のレベルは、第３状態信号と同じハイレベル（第３ファンモータはロックしている）である。即ち、ＣＰＵ２０４は、ハイレベルのロック信号ＬＯＣＫを検出するので、第３ファンモータは異常でありロックしていると判定する（ステップ５０４）。

以上によって、ロックしている第２ファンモータ及び第３ファンモータを特定できたので、第５期間Ｔ５において、ＣＰＵ２０４は、正常な第１ファンモータ２１０の第１制御信号ＦＡＮ１をハイレベルにし、ロックしている第２ファンモータ及び第３ファンモータの第２制御信号及び第３制御信号をローレベルにする（ステップ５１２）。

以上によって、第１ファンモータ２１０〜第３ファンモータのうち、ロックしているファンモータを特定することができる。したがって、ロックしているファンモータへの電力供給を停止させ、ユーザ（管理者を含む）にロックしているファンモータを知らせることができる。これによって、ユーザは、画像形成装置の内部が高温になり、損傷される可能性がある場合等、必要に応じて画像形成装置を停止させ、サービスマンによる修理を速やかに依頼することができる。

なお、上記では、第２ファンモータのみがロックしている場合（図１２）、及び、第２ファンモータ及び第３ファンモータがロックしている場合（図１３）を説明したが、ロックしているファンモータがこれら以外の組合せの場合でも、同様にして、ロックしているファンモータを特定することができる。また、４つ以上のファンモータに関しても、同様にして、ロックしているファンモータを特定することができる。

上記では、複数のファンモータのうち、１つのファンモータの制御信号のみをハイレベルにして、ロック信号ＬＯＣＫのレベルを判定する場合を説明したが、これに限定されない。例えば、１つのファンモータの制御信号のみをローレベルにし、それ以外のファンモータの制御信号をハイレベルにしてもよい。ファンの数が多い場合、１つのファンしか駆動しなければ、装置の内部温度の上昇等の支障が生じる可能性がある。そのような場合には、１つずつファンモータの制御信号をローレベルに設定して、ロック信号ＬＯＣＫがローレベルになれば、そのファンモータがロックしていると判定することができる。通常、複数のファンモータが同時にロックしてしまう可能性は低いので、この方法でも、ロックしたファンを特定することができる。

仮に、１つずつファンモータの制御信号をローレベルに設定しても、ロック信号ＬＯＣＫがローレベルにならなければ、複数のファンモータがロックしていることが分かるので、その旨を警告すれば、ユーザは画像形成装置を停止することができる。

また、複数のファンモータの制御信号をハイレベル又はローレベルに設定する組合せを、重複しないように決定して、ロック信号ＬＯＣＫがローレベルになるか否かを判定してもよい。通常１つのＣＰＵで制御するファンの数は１０程度であるので、組合せの数は、それほど多くないので、複数のファンモータがロックしたとしても、比較的短時間でロックしているファンモータを特定することができる。

また、図４及び図１０に示したロック検出回路において、ゲートは、ＦＥＴに限定されない。ゲートは、制御信号によってオン／オフ制御され、制御信号がファンモータに電力を供給するレベル（例えばハイレベル）である場合に、入力信号（状態信号）に応じたレベル（入力信号と同じレベル又は入力信号を反転したレベル）の信号を出力し、制御信号がファンモータに電力を供給しないレベル（例えばローレベル）である場合に、ファンモータが回転している場合の状態信号に対応するレベル（ゲートが入力信号を反転して出力しない場合、状態信号と同じレベルであり、ゲートが入力信号を反転して出力する場合、状態信号を反転したレベル）の信号を出力する素子であればよい。即ち、ゲート出力信号のレベルの解釈は任意であり、ローレベルの場合にファンモータが回転しており、ハイレベルの場合にファンモータが回転停止していると解釈（状態信号と同じ解釈）してもよく、ハイレベルの場合にファンモータが回転しており、ローレベルの場合にファンモータが回転停止していると解釈（状態信号と逆の解釈）してもよい。

したがって、例えば、図４及び図１０のゲートは、図１４に示したロック検出回路３１０のように、論理積演算素子（ＡＮＤゲート）であってもよい。即ち、第１ゲート２４０の代わりに、第１制御信号ＦＡＮ１及び第１状態信号ＬＤ１を入力とし、第１ゲート出力信号ＸＬＤ１を出力するＡＮＤゲート３４０であってもよい。この場合にも、第１制御信号ＦＡＮ１がハイレベルであれば、第１ゲート出力信号ＸＬＤ１は第１状態信号ＬＤ１と同じレベルになり、第１制御信号ＦＡＮ１がローレベルであれば、第１ゲート出力信号ＸＬＤ１は、ファンモータが正常である場合の状態信号と同じローレベルになる。なお、第１ゲート２４０の代わりにＡＮＤゲートを使用する場合、プルダウン抵抗２５４、２７０は無くてもよい。

また、図１４に示したロック検出回路３１０のＡＮＤゲートの代わりに、否定論理和演算素子（ＮＯＲゲート）を用いてもよい。その場合には、制御信号はインバータを介してＮＯＲゲートに入力する。この場合、ＮＯＲゲートの出力信号は、状態信号の反転信号になるので、ＮＯＲゲートの出力信号レベルの意味は、状態信号と逆になる。ＮＯＲゲートの出力信号レベルの意味が状態信号と同じになるようにするには、ＮＯＲゲートの出力を、インバータを介して論理和演算素子２３２に入力する。さらに、その他の論理回路を使用することができる。

また、図４及び図１０では、制御信号がハイレベルである場合にスイッチ（第１スイッチ２２０等）がオンする場合を説明したがこれに限定されない。制御信号がローレベルである場合にオンするスイッチを用いてもよい。その場合、ゲート（第１ゲート２４０等）には、ローレベルでオンする素子、例えばＮＭＯＳタイプのＦＥＴを用いればよい。この場合にも、図４及び図１０のゲートとして、排他的論理和演算素子（ＸＯＲゲート）、論理積演算素子（ＡＮＤゲート）等を使用することができる。なお、ＡＮＤゲートを使用する場合には、制御信号を、インバータを介してＡＮＤゲートに入力すればよい。

また、図４及び図１０では、ファンモータの状態信号が、ファンモータが回転している場合にローレベルであり、停止している場合にハイレベルである場合を説明したが、これに限定されない。ファンモータの状態信号は、ファンモータが回転している場合にハイレベルであり、停止している場合にローレベルであってもよい。その場合、図４又は図１０において、各状態信号を、インバータを介して、対応するゲートに入力すればよい。また、インバータを使用せず、図１５に示したロック検出回路３２０のように、論理和演算素子の代わりに否定論理積演算素子（ＮＡＮＤゲート）３３０を用いてもよい。ＮＡＮＤゲート３３０の出力信号（ロック信号ＬＯＣＫ）は、ＮＡＮＤゲート３３０への複数の入力信号が全てハイレベル（ファンモータが回転していることを表す）であれば、ローレベル（ロックしていないことを表す）になり、少なくとも１つの入力信号がローレベル（ファンモータがロック）であれば、ハイレベル（ロックしていることを表す）になる。したがって、上記と同様に、制御信号を変化させることによって、ロックしているファンモータを特定することができる。なお、図１５においては、図１１の第１プルダウン抵抗２５４〜第ｎプルダウン抵抗２７０は、プルアップ抵抗２８０、２８２に置換えられている。これは、第１ゲート２４０〜第ｎゲート２４４がオフである場合に、ＮＡＮＤゲート２３４への入力信号を、ファンモータが回転している信号レベル（ハイレベル）に設定するためである。

図１５では、ＣＰＵ２０４は、ロック信号ＬＯＣＫがハイレベルであれば、ロックしていると判定し、ロック信号ＬＯＣＫがローレベルであれば、正常であると判定するが、これに限定されない。例えば、ＮＡＮＤゲート３３０をＡＮＤゲートで置換えて、ＣＰＵ２０４が、ロック信号ＬＯＣＫがローレベルであれば、ロックしていると判定し、ロック信号ＬＯＣＫがハイレベルであれば、正常であると判定もよい。このようにすれば、ロック信号ＬＯＣＫのハイレベル及びローレベルの意味が、ファンモータの状態信号と同じになる（状態信号は、ファンモータが回転している場合にハイレベルであり、停止している場合にローレベルである）。

このように、ＣＰＵが、ロック信号ＬＯＣＫのレベルをどのように解釈するかは任意である。したがって、図１０の論理和演算素子２３０を代替可能な素子は、複数の入力信号が全て、ファンモータが回転している場合の状態信号と同じレベルである場合の出力信号レベルと、少なくとも１つの入力信号が、ファンモータが停止している場合の状態信号と同じレベルである場合の出力信号レベルとが、異なる素子であればよい。

ロック検出の対象であるモータは、ファンを回転させるためのモータに限定されない。別の用途に使用されるモータ、例えばアクチュエータに使用されるモータであってもよい。また、ステッピングモータ及びリラクタンスモータ等のブラシレスモータであってもよい。

上記では画像形成装置に関して説明したが、上記のロック検出回路は画像形成装置以外の装置に装備されたファンのロック検出にも適用され得る。

以上、実施の形態を説明することにより本発明を説明したが、上記した実施の形態は例示であって、本発明は上記した実施の形態に限定されるものではなく、種々変更して実施することができる。

２００、３００ロック検出回路
２０２、２０４ＣＰＵ
２１０第１ファンモータ
２１２第２ファンモータ
２２０第１スイッチ
２２２第２スイッチ
２３０、２３２論理和演算素子
２４０第１ゲート
２４２第２ゲート
２５０第１プルアップ抵抗
２５２第２プルアップ抵抗
２５４第１プルダウン抵抗
２５６第２プルダウン抵抗
２６０ＲＯＭ
２６２ＲＡＭ
２６４タイマ

Claims

複数のモータのロック検出回路であって、
制御手段と、
前記制御手段から出力される、複数の前記モータの各々に対応する制御信号に応じて、当該制御信号に対応する前記モータに電力を供給する電力供給手段と、
複数の前記制御信号の各々のレベルに応じて、当該制御信号に対応する前記モータから入力される、当該モータの回転に関する状態を表す状態信号を、選択的に出力する、複数の前記モータの各々に対応する複数のゲート手段と、
複数の前記ゲート手段から出力されるゲート出力信号を受信し、前記ゲート出力信号に、前記モータが回転停止していることを表す第１レベルの信号が含まれるか否かに応じて、異なるレベルの信号を選択的に出力する論理演算手段とを備え、
前記制御信号が、前記電力供給手段に、当該制御信号に対応する前記モータに電力を供給させる第２レベルの信号であれば、前記ゲート手段は、入力される前記状態信号を、そのまま又は反転して、前記ゲート出力信号として出力し、
前記制御信号が、前記電力供給手段に、当該制御信号に対応する前記モータに電力を供給させない第３レベルの信号であれば、前記ゲート出力信号は、前記第１レベルを反転した第４レベルの信号となり、
前記制御手段は、前記論理演算手段からの出力信号が、前記論理演算手段が受信した前記ゲート出力信号に前記第１レベルの信号が含まれる場合に出力される第５レベルの信号であることを検出したことに応じて、複数の前記制御信号が第３レベルの信号を含むように、複数の前記制御信号のレベルを変化させ、複数の前記モータのうちのロックしたモータを特定することを特徴とするロック検出回路。
前記第１レベルはハイレベルであり、
前記論理演算手段は、論理和演算手段であることを特徴とする請求項１に記載のロック検出回路。
前記第１レベルはローレベルであり、
前記論理演算手段は、否定論理積演算手段であることを特徴とする請求項１に記載のロック検出回路。
前記制御手段は、前記論理演算手段からの出力信号が前記第５レベルの信号であることを検出したことに応じて、複数の前記制御信号のうちの１つの制御信号が前記第２レベルの信号であり、前記第２レベルである制御信号以外の制御信号が前記第３レベルの信号であるように、複数の前記制御信号のレベルを変化させた状態で、前記論理演算手段からの出力信号が前記第５レベルの信号であるか否かを判定することを特徴とする請求項１から３の何れか１項に記載のロック検出回路。
前記制御手段は、前記論理演算手段からの出力信号が前記第５レベルの信号であることを検出したことに応じて、複数の前記制御信号のうちの１つの制御信号が前記第３レベルの信号であり、前記第３レベルである制御信号以外の制御信号が前記第２レベルの信号であるように、複数の前記制御信号のレベルを変化させた状態で、前記論理演算手段からの出力信号が前記第５レベルの信号であるか否かを判定することを特徴とする請求項１から３の何れか１項に記載のロック検出回路。
制御手段と、
前記制御手段から出力される、複数のモータの各々に対応する制御信号に応じて、当該制御信号に対応する前記モータに電力を供給する電力供給手段と、
複数の前記制御信号の各々のレベルに応じて、当該制御信号に対応する前記モータから入力される、当該モータの回転に関する状態を表す状態信号を、選択的に出力する、複数の前記モータの各々に対応する複数のゲート手段と、
複数の前記ゲート手段から出力されるゲート出力信号を受信し、前記ゲート出力信号に、前記モータが回転停止していることを表す第１レベルの信号が含まれるか否かに応じて、異なるレベルの信号を選択的に出力する論理演算手段とを備え、
前記制御信号が、前記電力供給手段に、当該制御信号に対応する前記モータに電力を供給させる第２レベルの信号であれば、前記ゲート手段は、入力される前記状態信号を、そのまま又は反転して、前記ゲート出力として出力し、
前記制御信号が、前記電力供給手段に、当該制御信号に対応する前記モータに電力を供給させない第３レベルの信号であれば、前記ゲート出力信号は、前記第１レベルを反転した第４レベルの信号となる、複数のモータのロック検出回路の制御方法であって、
前記制御手段に、前記論理演算手段からの出力信号が、前記論理演算手段が受信した前記ゲート出力信号に前記第１レベルの信号が含まれる場合に出力される第５レベルの信号であるか否かを判定させる判定ステップと、
前記判定ステップにおいて、前記論理演算手段からの出力信号が前記第５レベルの信号であると判定されたことに応じて、前記制御手段に、複数の前記制御信号が第３レベルの信号を含むように、複数の前記制御信号のレベルを変化させるステップと、
複数の前記制御信号のレベルを変化させた状態で、前記制御手段に、前記論理演算手段の出力信号が前記第５レベルの信号であるか否かを判定させるステップとを含むことを特徴とするロック検出回路の制御方法。