JP2013149838A

JP2013149838A - ホール素子、ホール素子の製造方法

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Publication number: JP2013149838A
Application number: JP2012010064A
Authority: JP
Inventors: Tomohiro Gunji; 智博郡司; Takeshi Kitamura; 健北村
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2012-01-20
Filing date: 2012-01-20
Publication date: 2013-08-01

Abstract

【課題】消費電力が増加することがなく、混載される他の素子に影響を及ぼすことがなく、しかも入力電圧による空乏層幅の変動を抑えることができるホール素子を提供する。
【解決手段】基板１０１に形成され、基板１０１中のｐ型不純物と極性が異なるｎ型不純物が注入されている第１ウェル層１０６と、第１ウェル層１０６の外側に形成され、第１ウェル層１０６中の不純物と同じ極性のｐ型不純物が、第１ウェル層１０６よりも低い濃度で注入されている第２ウェル層１０７と、を含むホール素子を形成する。
【選択図】図１

Description

本発明は、ホール素子、このホール素子の製造方法に関する。

ホール素子は、ホール効果を利用して磁気を検出する磁気センサ等に適用されるセンサである。公知のホール素子の多くは、２つの入力端子と２つの出力端子とを有している。入力端子間に電流を流す、または電圧を印加し、ホール素子が形成されている基板の表面から裏面に向かう方向に磁場をかけ、出力端子から出力される電圧によって磁場の大きさを検出する。

図３（ａ）、（ｂ）は、公知のホール素子の問題点を説明するための図である。図３（ａ）、（ｂ）に示したホール素子では、不純物濃度が高いｐ⁺基板１にｎ^-層２を形成し、ｎ^-層２に入力端子４、５を設けている。符号３を付して示したのは、基板１の電位を固定するための電圧を印加する、サブストレート端子である。
図３（ａ）、（ｂ）に示したホール素子では、ｐ⁺基板１とｎ^-層２との不純物の濃度差によってｐ⁺基板１とｎ^-層２との両方に空乏層１４が生じる。なお、図３（ａ）、（ｂ）では、ｎ^-層２側の空乏層のみを示している。図３（ａ）は、サブストレート端子３に−５Ｖの電圧が印加され、入力端子５に＋２Ｖの電圧が印加された状態を示している。図３（ｂ）は、サブストレート端子３に−５Ｖの電圧が印加され、入力端子５に−２Ｖの電圧が印加された状態を示している。

図３（ａ）と図３（ｂ）とを比較すると、基板１とｎ^-層２との電位差によって入力端子５下の空乏層１４の幅が変化することが分かる。入力端子４、５から図示しない出力端子に向かう電流は、ｎ^-層２中を通る。このことから、図３（ａ）、（ｂ）に示したホール素子では、入力端子に印加される電圧によって電流流路の抵抗値が変動することになる。印加電圧による抵抗値の変動は、ホール素子の特性のばらつきや、磁場の測定誤差の一因となる。このため、ホール素子の分野では、入力電圧による空乏層幅の変動を抑えるための技術が要求されている。

ホール素子における空乏層幅の変動を抑える従来技術としては、例えば、特許文献１に記載された技術がある。図４は、特許文献１に記載されている技術を説明するための図であって、図４中に示した構成のうち。図３（ａ）、（ｂ）に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
特許文献１記載の発明では、基板に不純物濃度が低いｐ^-基板１５を用い、入力端子５の近傍にもサブストレート端子６を設けている。そして、サブストレート端子３と入力端子４とを接続し、サブストレート端子６と入力端子５とを接続して入力電圧を印加する。

特許文献１記載の発明によれば、基板１５の電位勾配とｎ^-層２との電位勾配が略一致するので、基板１５の電位勾配とｎ^-層２との間で空乏層が形成されることを防ぐことができる。

特開平８−２１３６６９号公報

しかしながら、上記した特許文献１記載の発明では、ホール素子としての動作に直接関係ない領域に電流が流れることになるため、ホール素子の消費電力が大きくなってしまう。また、サブストレート端子３、６端子にも入力端子４、５と共に入力電圧を印加することになるため、ホール素子が形成されている基板１５に他の素子を形成する場合、この素子が基板１５に流れる電流の影響を受ける可能性がある。

本発明は、このような点に鑑みてなされたものであり、消費電力が増加することがなく、混載される他の素子に影響を及ぼすことがなく、しかも入力電圧による空乏層幅の変動を抑えることができるホール素子を提供することを目的とする。

本発明の一態様のホール素子は、基板（例えば図１（ａ）、（ｂ）に示した基板１０１）に形成され、該基板中の不純物（ｐ型不純物）と極性が異なる不純物（ｎ型不純物）が注入されている第１の不純物層（例えば図１（ａ）、（ｂ）に示した第１ウェル層１０６）と、前記第１の不純物層の外側に形成され、前記第１の不純物層中の不純物と同じ極性の不純物が、前記第１の不純物層よりも低い濃度で注入されている第２不純物層（例えば図１（ａ）、（ｂ）に示した第２ウェル層１０７）と、を含むことを特徴とする。

本発明の一態様のホール素子は、前記第１の不純物層と電気的にコンタクトする一対の入力端子（例えば図１（ａ）、（ｂ）に示した入力端子１０２、１０３）と、前記第１の不純物層と電気的にコンタクトする一対の出力端子（例えば図１（ａ）、（ｂ）に示した出力端子１０４、１０５）と、をさらに含むことが望ましい。
本発明の一態様のホール素子は、前記第１の不純物層と前記第２の不純物層との境界から、前記第２の不純物層と前記基板との境界までの距離と、前記第１の不純物層の濃度及び前記第２の不純物層の濃度とは、前記第２の不純物層と前記基板との境界に生じる空乏層が、前記第１の不純物層と前記第２の不純物層との境界に達することがないように決定されることが望ましい。

本発明の一態様のホール素子の製造方法は、基板に第１の不純物層を形成する工程（例えば図２（ａ）に示した工程）と、前記第１の不純物層の外側に、前記第１の不純物層中の不純物と同じ極性の不純物が、前記第１の不純物層よりも低い濃度で注入されている第２不純物層を形成する工程（例えば図２（ｂ）に示した工程）と、前記第１の不純物層と電気的にコンタクトする一対の入力端子及び一対の出力端子を形成する工程と（例えば図２（ｄ）に示した工程）、を含み、前記第１の不純物層と前記第２の不純物層との境界から、前記第２の不純物層と前記基板との境界までの距離と、前記第１の不純物層の濃度及び前記第２の不純物層の濃度とは、前記第２の不純物層と前記基板との境界に生じる空乏層が、前記第１の不純物層と前記第２の不純物層との境界に達することがないように決定されることを特徴とする。

本発明は、入力端子と電気的に接続される第２不純物層側に空乏層が広がらないので、入力される電圧による電流流路の抵抗値の変化を軽減することができる。このため、入力電圧によって素子特性のばらつきが表れたり、測定誤差が生じたりすることを防ぐことができる。また、基板に電流が流れることがないため、消費電力の増加を抑え、混載される他の素子に影響を及ぼすことがない。このため、本願発明は、消費電力が増加することがなく、混載される他の素子に影響を及ぼすことがなく、しかも入力電圧による空乏層幅の変動を抑えることができるホール素子を提供することができる。

本発明の一実施形態のホール素子を説明するための図である。本発明の一実施形態のホール素子の製造方法を説明するための図である。公知のホール素子の問題点を説明するための図である。図３に示した問題点を解決する従来技術を説明するための図である。

以下、本発明のホール素子、ホール素子の製造方法の一実施形態を説明する。
[ホール素子]
図１（ａ）、（ｂ）は、本発明の一実施形態のホール素子を説明するための図である。図１（ａ）はホール素子の上面図である。図１（ｂ）は、図１（ａ）中に示した矢線Ａ−Ａ’に沿う断面図である。

本実施形態のホール素子は、基板１０１に形成された第１ウェル（ＷＥＬＬ）層１０６と、第１ウェル層１０６の外側に形成された第２ウェル層１０７と、第１ウェル層１０６と電気的に接続する入力端子１０２、１０３と、第１ウェル層１０６と電気的に接続する出力端子１０４、１０５と、を有している。図１（ａ）、（ｂ）中に示した符号１０２ａ、１０３ａは、入力端子１０２、１０３と第１ウェル層１０６とを電気的に接続するコンタクト層を指している。図１（ｂ）に示したように、コンタクト層１０２ａとコンタクト層１０３ａとは素子分離膜１０８によって電気的に絶縁されている。

基板１０１はｐ型基板である。第１ウェル層１０６はＮ⁺層であり、第２ウェル層１０７は第１ウェル層１０６よりも不純物濃度が薄いＮ^-層である。なお、Ｎ⁺層、Ｎ^-層は、例えばリン（Ｐ）やアンチモン（Ｓｂ）をイオンインプランテーションすることによって形成される。本実施形態では、第１ウェル層１０６の不純物濃度をＮW1、第２ウェル層１０７の不純物濃度をＮW2、第１ウェル層１０６と第２ウェル層１０７との間の幅方向の距離をＷX、第１ウェル層１０６と第２ウェル層１０７との間の深さ方向の距離をＷZとする。

また、基板１０１と第２ウェル層１０７との境界に形成される空乏層に、符号１０９を付す。
本実施形態では、サブストレート端子（図示せず）によって基板１０１に電圧を印加し、基板１０１の電位を０Ｖに固定する。また、入力端子１０２に＋５Ｖの電圧を印加し、入力端子１０３に＋３Ｖの電圧を印加する。

以上のように構成すると、空乏層１０９が基板１０１の側と第２ウェル層１０７との側とに延びる。本実施形態では、第１ウェル層１０６と第２ウェル層１０７との境界（破線ｅ１で示す）から、第２ウェル層１０７と基板１０１との境界（二点鎖線ｅ２で示す）までの距離と、第１ウェル層１０６の濃度及び第２ウェル層１０７の濃度とが、第２ウェル層１０７と基板１０１との境界ｅ２に生じる空乏層が、第１ウェル層１０６と第２ウェル層１０７との境界ｅ１に達することがないように決定される。

つまり、本実施形態では、空乏層１０９が、基板１０１から第２ウェル層１０７中まで延出し、第１ウェル層１０６中にまでは達しないようにＮW1、ＮW2、ＷX、ＷZが決定される。
このような本実施形態によれば、第１ウェル層１０６の不純物濃度が第２ウェル層１０７よりも高いため、ホール素子を流れる電流密度は第１ウェル層１０６の電流が支配的になる。また、基板１０１と第２ウェル層１０７との間の空乏層１０９が第１ウェル層１０６に達することがないため、電流流路の抵抗が変化することがない。このため、本実施形態のホール素子は、入力電圧による電流流路の抵抗値の変化を軽減することができ、素子特性のばらつきや磁場センサとしての測定誤差を抑えることができる。

また、本実施形態によれば、電流流路が第１ウェル層１０６内に形成されるから、ホール素子の動作とは無関係な領域に電流が流れ、消費電力が増加することを回避することができる。さらに、本実施形態によれば、基板１０１に電流が流れることがないから、基板１０１に他の素子を混載する場合であっても、他の素子が基板を流れる電流の影響を受けることがない。

[ホール素子の製造方法]
次に、上記したホール素子の製造方法を説明する。
図２（ａ）〜（ｄ）は、ホール素子の製造方法を説明するための図である。
図２（ａ）に示すように、本実施形態では、先ず、ｐ型基板１０１の第２ウェル層１０７を形成するべき領域を残してレジスト層２０１を形成する。そして、レジスト層２０１をマスクにし、リン等をイオンインプランテーションすることによって第２ウェル層１０７を形成する（図２（ａ））。

次に、本実施形態では、レジスト層２０１の剥離、第２ウェル層１０７のアニール等の後、第１ウェル層１０６を形成するべき領域を残してレジスト層２０２を形成する。そして、レジスト層２０２をマスクにし、リン等をイオンインプランテーションする。なお、このイオンインプランテーションでは、第２ウェル層１０７を形成したときのイオン注入条件よりも高い濃度のリン等のイオンが注入される（図２（ｂ））。

図２（ｂ）に示した工程により、第１ウェル層１０６と、第１ウェル層１０６の外側に形成され、第１ウェル層１０６中の不純物と同じ極性の不純物が、第１ウェル層１０６よりも低い濃度で注入されている第２ウェル層１０７が形成される。
次に、本実施形態では、レジスト層２０２の剥離、第２ウェル層のアニール後、基板１０１に素子分離膜１０８を形成する。素子分離膜１０８の形成は、基板１０１上に窒化膜（図示せず）を形成した後、酸化膜を形成し、窒化膜を剥離することによって実現される。

さらに、本実施形態では、素子分離膜１０８をマスクにして、基板１０１の電気抵抗を低下させるための不純物注入を行って、コンタクト層１０２ａ、１０３ａを形成する（図２（ｃ））。そして、図２（ｃ）に示した構成上に絶縁膜（図示せず）を形成し、この絶縁膜にスルーホールを形成する。絶縁膜上から金属膜をスパッタリング等することによってスルーホール内に金属が付着し、入力端子１０２、１０３が作成される（図２（ｄ））。なお、図１に示した出力端子１０４、１０５も、入力端子１０２、１０３と同様の工程によって作成されている。

本発明は、ホール素子全般に適用することができるが、特に、消費電流抑えることが必要な携帯型の機器や、他の素子と混載されるホール素子に用いることによって顕著な効果を奏する。

基板１、１５、１０１基板
２ｎ^-層
３、６サブストレート端子
４、５、１０２、１０３入力端子
１４、１０９空乏層
１０２ａ、１０３ａコンタクト層
１０４、１０５出力端子
１０６第１ウェル層
１０７第２ウェル層
１０８素子分離膜

Claims

基板に形成され、該基板中の不純物と極性が異なる不純物が注入されている第１の不純物層と、
前記第１の不純物層の外側に形成され、前記第１の不純物層中の不純物と同じ極性の不純物が、前記第１の不純物層よりも低い濃度で注入されている第２不純物層と、
を含むことを特徴とするホール素子。
前記第１の不純物層と電気的にコンタクトする一対の入力端子と、
前記第１の不純物層と電気的にコンタクトする一対の出力端子と、
をさらに含むことを特徴とする請求項１に記載のホール素子。
前記第１の不純物層と前記第２の不純物層との境界から、前記第２の不純物層と前記基板との境界までの距離と、前記第１の不純物層の濃度及び前記第２の不純物層の濃度とは、前記第２の不純物層と前記基板との境界に生じる空乏層が、前記第１の不純物層と前記第２の不純物層との境界に達することがないように決定されることを特徴とする請求項１または２に記載のホール素子。
基板に第１の不純物層を形成する工程と、
前記第１の不純物層の外側に、前記第１の不純物層中の不純物と同じ極性の不純物が、前記第１の不純物層よりも低い濃度で注入されている第２不純物層を形成する工程と、
前記第１の不純物層と電気的にコンタクトする一対の入力端子及び一対の出力端子を形成する工程と、を含み、
前記第１の不純物層と前記第２の不純物層との境界から、前記第２の不純物層と前記基板との境界までの距離と、前記第１の不純物層の濃度及び前記第２の不純物層の濃度とは、前記第２の不純物層と前記基板との境界に生じる空乏層が、前記第１の不純物層と前記第２の不純物層との境界に達することがないように決定されることを特徴とするホール素子の製造方法。