JP2012212700A - ホール素子及びホール素子を備えた半導体装置 - Google Patents

Abstract

【課題】ウェル層と基板の間の空乏層幅を抑制し、かつＣＭＯＳトランジスタとの混載が可能なホール素子を含む半導体装置を提供することを目的とする。
【解決手段】Ｐ型基板１０１に設けられたＮウェル層１０３と、Ｎウェル層１０３の上面においてＸ方向に沿った電流を流す電流入力端子１１０、１１１と、前Ｎウェル層１０３の上面においてＸ方向と直交するＹ方向に沿った磁界を発生する電圧出力端子１１２、１１３と、を備える半導体装置において、Ｎウェル層１０３の底面とＰ型基板１０１との間に、導電型がＮ型であって、かつＮウェル層１０３よりも不純物濃度の高い空乏層幅抑制用Ｎ⁺層１２０を設ける。
【選択図】図１

Description

本発明は、ホール素子及びホール素子を備えた半導体装置に関する。

半導体のホール効果を利用して磁気センサ等に利用されるホール素子と呼ばれる半導体装置がある。ホール素子は、携帯電話機の開閉を検出する磁気センサ等の様々な用途で用いられている。
図５（ａ）、（ｂ）は、一般的なホール素子を説明するための図である。図５（ａ）はホール素子の上面図、図５（ｂ）は図５（ａ）中の点線Ａ−Ａ’に沿う断面図である。図示したホール素子は、Ｐ型基板１上で形成されたＮウェル層３と、Ｎウェル層３上面に設けられた電流入力端子１０、１１、電圧出力端子１２、１３とを含んでいる。

電流入力端子１０、１１によって電流Ｉは図中に示したＸ方向に流れ、電圧出力端子１２、１３は両者を結ぶ直線が電流の流れ方向と直交するように設けられている。ここでは、電圧出力端子１２の電圧をＶ1、電圧出力端子の電圧をＶ2とする。電流入力端子１０、１１、電圧出力端子１２、１３はＮ⁺層４を介してＮウェル層３と導通し、Ｎ⁺層４にはコンタクト電極５が接続されている。

図５に示したホール素子では、Ｘ方向に電流が流れると、基板１と直交する方向（Ｚ方向）の磁界の影響によって磁界及び電流に垂直な方向にホール電圧Ｖh（電圧出力端子１２、１３間の電圧：Ｖ1‐Ｖ2）が発生する。
ホール電圧Ｖhは、以下の式によって表される。ただし、以下の式において、Ｂは磁束密度、Ｉは電流入力端子１０、１１間を流れる電流、ｄはホール素子の厚さ、ｑはキャリアの電荷、ｎはキャリア濃度である。
Ｖh=Ｖ1−Ｖ2＝Ｉ・Ｂ／（ｑ・ｎ・ｄ）

ホール素子では、一般的にＮウェル層３の不純物濃度が低いほどキャリア移動度が大きくなって磁気感度が大きくなるため、Ｎウェル層３の不純物濃度を低く設定する必要が有る。現状では、Ｎウェル層３の不純物濃度として、１．０Ｅ１５〜１．０Ｅ１７個／ｃｍ³の範囲が多く使用されている。
ところで、上記した式中のホール素子の厚さｄは、Ｎウェル層３の厚さからＮウェル層３とＰ型基板１との間に生じる空乏層幅を差し引いた幅に相当する。このことから、ホール電圧Ｖhは、空乏層幅に依存し、ホール素子では、空乏層幅が小さい方が望ましい。

ところが、上記したように、ホール素子では、磁気感度の観点からＮウェル層３の不純物濃度を低くしているため、Ｎウェル層３とＰ型基板１との間の空乏層幅が大きくなってしまうという問題があった。
また、空乏層幅の広がりは、Ｎウェル層３とＰ型基板１の電位に応じて変動するから、電流入力端子１０、１１や電圧出力端子１２、１３の電圧に応じて変動する。したがって、入力電圧に対するホール電圧の直線性が損なわれることや、磁束密度に対するホール電圧の直線性が損なわれることも起こり得る。

さらに、例えば、電流入力端子１０の電位が２Ｖ、電流入力端子１１の電位が０Ｖ、Ｐ型基板１の電位が０Ｖである場合、電流入力端子１０側では空乏層幅が大きく、電流入力端子１１側では空乏層幅が小さくなって空乏層幅に傾斜が生じる。つまり、ホール素子における位置によって空乏層幅が異なるようになる。空乏層幅に傾斜が生じると、入力端子間の距離、出力端子間の距離、入力端子と出力端子の位置関係に製造上のずれが生じた場合、ホール素子の特性にばらつきが生じてしまう。

Ｎウェル層３、Ｐ型基板１間の空乏層幅がホール素子に与える影響を防ぐことを目的とした従来技術としては、例えば特許文献１に記載された発明が挙げられる。
図６は、特許文献１に記載された発明を説明するための図である。特許文献１に記載された発明では、電流入力端子１０の近傍にＰ型基板の端子Ｐ１を設け、電流入力端子１１の近傍にＰ型基板の端子Ｐ２が設けられている。特許文献１に記載された発明では、電流入力端子間１０、１１間に与えられる電位と同じ電位を端子Ｐ１、Ｐ２間に与えることによって空乏層幅の傾斜を抑えることができる。

特開平８−２１３６６９号公報

しかしながら、特許文献１に記載された発明では、端子Ｐ１、Ｐ２間に電流が流れてしまうので、ホール素子の消費電力が増加する。また、ホール素子とＣＭＯＳトランジスタとを混載する場合、ホール素子が設けられる領域のＰ型基板に電圧を印加することがＣＭＯＳトランジスタの特性に影響を与えることが考えられる。
本発明は、上記した点に鑑みてなされたものであって、ウェル層と基板の間の空乏層幅を抑制し、かつＣＭＯＳトランジスタとの混載が可能なホール素子及びホール素子を備えた半導体装置を提供することを目的とする。

本発明のホール素子は、第１導電型の基板（例えば図１（ａ）、（ｂ）に示したＰ型基板）に設けられた第２導電型のウェル層（例えば図１（ａ）、（ｂ）に示したＮウェル層１０３）と、当該ウェル層の上面において第１の方向に沿った電流を流す一対の電流入力端子（例えば図１（ａ）に示した電流入力端子１１０、１１１）と、前記ウェル層の上面において前記第１の方向と直交する第２の方向に沿って設けられ、発生した電圧を検出する電圧出力端子（例えば図１（ａ）に示した電圧出力端子１１２、１１３）と、を備える半導体装置であって、前記ウェル層の底面と前記基板との間に、第２の導電型であって、かつ前記ウェル層よりも不純物濃度の高い第１の空乏層幅抑制用不純物層（例えば図１（ｂ）に示した空乏層幅抑制用Ｎ⁺層１２０）を含むことを特徴とする。

また、本発明のホール素子は、上記した発明において、前記ウェル層の側面と前記基板の前記第１導電型の領域との間に設けられた第２導電型の素子分離用不純物層（例えば図２に示したＰウェル層１０２）を含み、第２の導電型であって、かつ前記ウェル層よりも不純物濃度の高い第２の空乏層幅抑制用不純物層（例えば図４に示した空乏層幅抑制用Ｎ⁺層１３０）を、前記ウェル層と前記素子分離用不純物層との間に含むことが望ましい。
本発明の半導体装置は、請求項１または２記載のホール素子と、前記基板に設けられたＭＯＳトランジスタとを有することを特徴とする。

上記した本発明によれば、基板とウェル層との間に生じる空乏層幅の伸びを抑制し、ホール電圧に対する空乏層幅の影響を低減することができる。また、Ｐ型基板に電圧を印加せずに空乏層幅を抑制する為、他の素子への影響がなく、他の素子との混載に好適な構成となる。
また、上記した発明によれば、ウェル層と素子分離用の不純物層との間に生じる空乏層の幅をも抑制することができる。このため、ホール電圧に対する空乏層幅の影響をさらに低減することができる。

本発明の実施形態１の半導体装置の構成を説明するための図である。 図１に示した空乏層幅抑制用Ｎ⁺層の濃度プロファイルを示した図である。 本発明の実施形態１の、空乏層幅抑制用Ｎ⁺層の濃度と空乏層幅及び空乏層を流れる電流密度との関係を説明するための図である。 本発明の実施形態２のホール素子を説明するための断面図である。 一般的なホール素子を説明するための図である。 特許文献１に記載された発明を説明するための図である。

以下、本発明の実施形態１、実施形態２の半導体装置を説明する。
［実施形態１］
・構成
図１（ａ）、（ｂ）は、本発明の実施形態１のホール素子の構成を説明するための図である。図１（ａ）は、実施形態１のホール素子の上面図、図１（ｂ）は、図１（ａ）中に示した点線Ｂ−Ｂ’に沿う断面図である。図１（ａ）、（ｂ）に示したように、実施形態１のホール素子は、シリコン製のＰ型基板１０１に形成されたＮウェル層１０３、Ｎウェル層１０３内に形成された４つのＮ⁺層１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、Ｎウェル層１０３を素子分離するＰウェル層１０２、Ｎウェル層１０３とＰ型基板１０１との間に設けられる不純物濃度の高い空乏層幅抑制用Ｎ⁺層１２０によって構成されている。

４つのＮ⁺層１０４ａ〜１０４ｄのうち、Ｎ⁺層１０４ａ、１０４ｂは図中に示したＸ方向に沿って配置され、Ｎ⁺層１０４ｃ、１０４ｄはＹ方向に沿って配置されている。Ｎ⁺層１０４ａには電流入力端子１１０が接続され、Ｎ⁺１０４ｂには電流入力端子１１１が接続される。Ｎ⁺層１０４ａ、１０４ｂと電流入力端子１１０、１１１は、コンタクト電極１０５によって電気的に接続される（図１（ａ）においてコンタクト電極１０５は不図示）。また、Ｎ⁺層１０４ｃには電圧出力端子１１２が接続され、Ｎ⁺１０４ｄには電流入力端子１１３が接続される。

このような実施形態１のホール素子によれば、電流入力端子１１０、１１１（Ｎ⁺層１０４ａ、Ｎ⁺層１０４ｂ）間を図中に示したＸ方向に電流Ｉが流れる。また、ホール素子の設置環境に存在する磁場によって図中のＺ軸方向に磁束密度Ｂの磁界が発生する。このとき、電流Ｉと磁界との両方に垂直な方向（図中のＹ方向）にホール電圧が発生し、ホール電圧は電圧出力端子１１２、１１３（Ｎ⁺層１０４ｃ、Ｎ⁺層１０４ｄ）によって検出される。

・プロセス条件
空乏層幅抑制用Ｎ⁺層１２０は、Ｐ型基板１０１とＮウェル層１０３間の空乏層を抑えることを目的にして形成されている。空乏層幅抑制用Ｎ⁺層１２０は、その不純物濃度が高いほど空乏層幅が広がることを抑える効果が高くなる。ただし、不純物濃度が高くなる、あるいは空乏層幅抑制用Ｎ⁺層１２０の厚さｔが厚くなるに連れて空乏層幅抑制用Ｎ⁺層１２０が電流パスとなるため、Ｎウェル層１０３の不純物濃度を低く抑えた効果が損なわれてしまう。以上のことから、空乏層幅抑制用Ｎ⁺層１２０の濃度及び厚さｔには、本実施形態の効果を得るのに適した適正な範囲があると考えられる。

図２は、シミュレーションによって得た空乏層幅抑制用Ｎ⁺層１２０の濃度プロファイルを示した図である。図２に示した濃度プロファイルは、Ｐ型基板１０１上にＡｓ濃度２Ｅ１７個／ｃｍ³、温度１０００℃の条件で空乏層幅抑制用Ｎ⁺層１２０を厚さ０．０１μｍエピタキシャル成長させ、次いでＰの濃度１Ｅ１６個／ｃｍ³、温度１０００℃の条件でＮウェル層１０３を厚さ５μｍ成長させた場合に得られた濃度プロファイルである。空乏層幅抑制用Ｎ⁺層１２０にＡｓを採用した理由は、Ａｓの方がＰよりも拡散し難いため、薄い空乏層幅抑制用Ｎ⁺層１２０の形成に適しているからである。

なお、実施形態１のホール素子は、以上のプロセスで製造されるものに限定されるものではない。すなわち、空乏層幅抑制用Ｎ⁺層１２０はエピタキシャル成長によって形成されるものに限定されるものでなく、イオン注入によって形成することもできる。空乏層幅抑制用Ｎ⁺層１２０をイオン注入によって形成するプロセスは、ホール素子部とＣＭＯＳトランジスタを素子分離する場合に好適である。
また、Ｐウェル層１０２はＮウェル層１０３のエピタキシャル成長後にイオン注入によって形成される。その後、ホール素子を製造する一般的なプロセスによって図１（ａ）、（ｂ）に示したホール素子を製造することができる。

図３は、空乏層幅抑制用Ｎ⁺層１２０の濃度と空乏層幅及び空乏層を流れる電流密度との関係を説明するための図である。図３の横軸は空乏層幅抑制用Ｎ⁺層１２０の不純物濃度、縦軸（１）はＰＮ接合位置からＮウェル層側への空乏層幅、縦軸（２）は空乏層幅抑制用Ｎ⁺層１２０を流れる電流密度を示す。横軸に示した空乏層幅抑制用Ｎ⁺層１２０の不純物濃度は、空乏層幅抑制用Ｎ⁺層１２０がない（横軸に示す濃度が「０」）場合から１Ｅ１６個／ｃｍ³〜１Ｅ１８個／ｃｍ³の範囲を示している。

なお、図３に示した結果は、以下の条件の下で得られたものである。
空乏層幅抑制用Ｎ⁺層１２０の不純物：Ａｓ
バイアス条件：電流入力端子１１０の電圧５Ｖ、電流入力端子１１１の電圧０Ｖ
電流入力端子１１０、１１１間の距離：５０μｍ
測定位置：電流入力端子１１０、１１１間の中間地点
Ｐ／Ｎ接合：Ｐ型不純物濃度とＮ型不純物濃度が一致する箇所
空乏層：不純物濃度に対してキャリア数が１／２に以下になる領域

図３によれば、空乏層幅抑制用Ｎ⁺層１２０を設けたことによって空乏層幅を抑制することができることが分かる。また、空乏層幅抑制用Ｎ⁺層１２０の不純物濃度を高くすることによって空乏層幅の抑制効果が増大することが分かる。さらに、不純物濃度が２Ｅ１７個／ｃｍ³以上になると、空乏層幅抑制効果が飽和することが分かる。

また、図３によれば、空乏層幅抑制用Ｎ⁺層１２０を流れる電流密度が、空乏層幅抑制用Ｎ⁺層１２０の不純物濃度が２Ｅ１７個／ｃｍ³まではＮウェル層３を流れる電流密度と同程度の一定値であることが分かる。また、空乏層幅抑制用Ｎ⁺層１２０の不純物濃度を２Ｅ１７個／ｃｍ³より高くした場合、空乏層幅抑制用Ｎ⁺層１２０に電流が流れてしまうことが分かる。 以上のことから、実施形態１では、空乏層幅抑制用Ｎ⁺層１２０の不純物濃度の最適値を２Ｅ１７個／ｃｍ³とした。実施形態１によれば、Ｎウェル層３とＰ型基板１０１の空乏層を抑制することによって特性の向上が見込めるホール素子を提供することができる。

［実施形態２］
次に、本発明の実施形態２について説明する。
図４は、実施形態２のホール素子を説明するための断面図である。なお、実施形態２のホール素子の上面は、実施形態１において図１（ａ）に示したホール素子の上面と同様である。このため、実施形態２では実施形態２のホール素子の上面図を省くとともに、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部省くものとする。

図４に示した実施形態２のホール素子は、実施形態１と同様に、Ｐ型基板１０１上に空乏層幅抑制用Ｎ⁺層１２０を備えている。そして、さらに、素子分離用のＰウェル層１０２とＮウェル層１０３との間にも、不純物濃度が高い空乏層幅抑制用Ｎ⁺層１３０を備えている。実施形態２は、空乏層幅抑制用Ｎ⁺層１３０を備えたことにより、Ｐウェル層１０２とＮウェル層１０３との間に生じる空乏層の幅を抑えることができるので、ホール素子特性のさらなる向上が見込める。なお、空乏層幅抑制用Ｎ⁺層１３０は、イオン注入によって形成することが可能である。

本発明の半導体装置は、ホール素子全般に適用可能であり、特にＣＭＯＳトランジスタと混載されるホール素子に好適である。

１０１ Ｐ型基板
１０２ Ｐウェル層
１０３ Ｎウェル層
１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ Ｎ⁺層
１０５ コンタクト電極
１１０、１１１ 電流入力端子
１１２、１１３ 電圧出力端子
１２０、１３０ 空乏層幅抑制用Ｎ⁺層

Claims (3)

1. 第１導電型の基板に設けられた第２導電型のウェル層と、当該ウェル層の上面において第１の方向に沿った電流を流す一対の電流入力端子と、前記ウェル層の上面において前記第１の方向と直交する第２の方向に沿って設けられ、発生した電圧を検出する電圧出力端子と、を備えるホール素子であって、
   前記ウェル層の底面と前記基板との間に、第２の導電型であって、かつ前記ウェル層よりも不純物濃度の高い第１の空乏層幅抑制用不純物層を含むことを特徴とするホール素子。
2. 前記ウェル層の側面と前記基板の前記第１導電型の領域との間に設けられた第２導電型の素子分離用不純物層を含み、
   第２の導電型であって、かつ前記ウェル層よりも不純物濃度の高い第２の空乏層幅抑制用不純物層を、前記ウェル層と前記素子分離用不純物層との間に含むことを特徴とする請求項１に記載のホール素子。
3. 請求項１または２記載のホール素子と、前記基板に設けられたＭＯＳトランジスタとを有することを特徴とする半導体装置。

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