JP2013149693A - 半導体メモリ装置 - Google Patents

Abstract

【課題】フローティングゲートを有する半導体メモリ装置の集積度を高め、動作電圧を下げる。
【解決手段】フローティングゲート１０３あるいはコントロールゲート１０４のいずれか一方、あるいは双方に窒化インジウム、窒化亜鉛等の仕事関数が５．４電子ボルト以上６．５電子ボルト以下の高仕事関数化合物半導体を用いる。また、コントロールゲート絶縁物１０６に比誘電率が１０以上のｈｉｇｈ−ｋ材料を用いる。このことにより、フローティングゲートの面積を大きくしなくても、基板１００とフローティングゲート１０３の間に形成される容量Ｃ１に比べて、フローティングゲート１０３とコントロールゲート１０４の間に形成される容量Ｃ２を十分に大きくすることができる。なお、高仕事関数化合物半導体とｈｉｇｈ−ｋ材料との界面では、障壁高さが１．８電子ボルト以上であるので電荷の保持特性も十分である。
【選択図】図２

Description

本発明は、フローティングゲート型半導体メモリ装置に関する。

フラッシュメモリ等のフローティングゲートに電荷を蓄積することによってデータを記憶する半導体メモリ装置（以下、ＦＧメモリ装置という）は、近年、多くの電子機器、家電製品等に使用されている。ＦＧメモリ装置は高集積され、それに伴って、ビット単価も低下している。

従来、フローティングゲートには珪素が用いられることが多かった（例えば、特許文献１参照）が、近年では、珪素以外の材料を用いる試みも報告されている（例えば、非特許文献１参照）。また、半導体微粒子をフローティングゲートの代わりに用いることも提案されている（例えば、特許文献２、３参照）。

米国特許第６８１５７５５号明細書 米国特許第７５５０８０２号明細書 米国特許第７４８２６１９号明細書

Ｌ．Ｃｈｅｎ ｅｔ ａｌ．， "Ｐｏｌｙ−Ｓｉ Ｎａｎｏｗｉｒｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｎａｎｏｃｒｙｓｔａｌ Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ Ｃｈａｒｇｅ−Ｔｒａｐｐｉｎｇ Ｌａｙｅｒ"， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ． ３１， Ｎｏ． １２， ｐ． １４０７， （２０１０）．

従来のＦＧＮＶＭの一例として、ＮＡＮＤ型フラッシュメモリの記憶セルを図１を用いて説明する。図１（Ａ）は第ｎ行第ｍ列の記憶セル周辺の様子を上方よりみたものである。素子分離絶縁物１０１の形成された単結晶珪素ウェハ等の基板１００上にフローティングゲート１０３とコントロールゲート１０４を積層し、基板１００に不純物領域１０２を設ける。特に基板１００のうち、フローティングゲート１０３と面する部分をチャネルという。

コントロールゲートはワード線（・・、Ｗｎ−１、Ｗｎ、Ｗｎ＋１・・）でもある。また、不純物領域は、コントロールゲートの部分では分断されているが、ビット線（・・、Ｂｍ−１、Ｂｍ、Ｂｍ＋１・・）方向に延在し、ビット線に接続する。

図１（Ｂ）は図１（Ａ）の点Ｘ１と点Ｘ２を結ぶ直線の断面の様子を示す。基板１００上にフローティングゲート１０３とコントロールゲート１０４が積層し、また、それらにあわせて不純物領域１０２が設けられる。基板１００とフローティングゲート１０３、フローティングゲート１０３とコントロールゲート１０４の間には、それぞれフローティングゲート絶縁膜１０５、コントロールゲート絶縁膜１０６が設けられる。

図１（Ｃ）は図１（Ａ）の点Ｙ１と点Ｙ２を結ぶ直線の断面の様子を示す。基板１００上に、素子分離絶縁物１０１を設け、その上にフローティングゲート１０３とコントロールゲート１０４が積層して設けられる。基板１００とフローティングゲート１０３、フローティングゲート１０３とコントロールゲート１０４の間には、それぞれフローティングゲート絶縁膜１０５、コントロールゲート絶縁膜１０６が設けられる。

このような記憶セルは、図１（Ｄ）のような回路で表現できる。すなわち、フローティングゲート１０３と基板１００との間で形成され、フローティングゲート絶縁膜１０５を誘電体とする容量Ｃ１と、フローティングゲート１０３とコントロールゲート１０４との間で形成され、コントロールゲート絶縁膜１０６を誘電体とする容量Ｃ２とが直列に接続したものである。

ところで、このようなＦＧＮＶＭの記憶セルにおいては、Ｃ１はＣ２よりも小さいことが要求される。それは、データの書き込み時あるいはデータの消去時に基板１００（あるいは不純物領域１０２）とフローティングゲート１０３との間に大きな電圧（１０ボルト以上）をかける必要からである。

仮に、Ｃ１＝Ｃ２であれば、基板１００（あるいは不純物領域１０２）とフローティングゲート１０３との間の電圧を１０ボルトとするには、コントロールゲート１０４と基板１００（あるいは不純物領域１０２）との間には２０ボルトもの電圧を印加しなければならない。

加えて、データの書き込み・消去にはＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果（Ｆ−Ｎトンネル効果）を利用するが、この効果によって得られるトンネル電流は、電界と障壁高さのみによって決定されるため、例えば、フローティングゲート１０３とコントロールゲート１０４、フローティングゲート絶縁膜１０５とコントロールゲート絶縁膜１０６が、それぞれ同じ材料で構成されていれば、その厚さが異なっても、同じだけのトンネル電流が流れる。すなわち、基板１００からフローティングゲート１０３へのトンネル電流と同じ電流が、フローティングゲート１０３からコントロールゲート１０４に流れてしまう。結果、フローティングゲート１０３には電荷が蓄積されない、ということとなる。

そのため、基板１００からフローティングゲート１０３に電子を注入しようとすれば、フローティングゲート絶縁膜１０５にかかる電界が、コントロールゲート絶縁膜１０６にかかる電界よりも大きいことが求められる。

そのため、ＦＧＮＶＭではＣ１はＣ２より小さいこと、好ましくは、Ｃ１はＣ２の２分の１以下であることが望まれる。しかしながら、そのようにＣ２をＣ１より大きくするには、記憶セルの形状に制約をもたらすこととなる。図１（Ｃ）に示すように、容量Ｃ１が必要とする面積Ｓ１は記憶セルのトランジスタのチャネル幅×チャネル長となり、これは最小線幅でほぼ決定される。

一方、容量Ｃ２の面積Ｓ２は、フローティングゲート１０３の上面の表面積と概略一致する。したがって、フローティングゲート１０３を必要以上に大きくしなければ、容量Ｃ２を十分に大きくすることができない。このことにより、従来のＦＧＮＶＭは、記憶セルの面積が必要以上に大きくなる。

例えば、最小加工寸法（Ｆｅａｔｕｒｅ Ｓｉｚｅ）をＦとするとき、メモリセルのチャネル面積は１Ｆ^２とできるが、上記の理由により、フローティングゲート１０３の面積は１Ｆ^２より大きくすることが求められ、技術的な問題から一般的には２Ｆ^２とされることが多かった。その場合にはメモリセルの面積は６Ｆ^２となる。

また、この場合、Ｆ−Ｎトンネル効果に必要な電圧を１０Ｖとすれば、コントロールゲートとフローティングゲートの間に印加される電圧は最低でも１５Ｖである。

このような現状を鑑みて、本発明では、より集積度の高いＦＧメモリ装置を提供することを課題とする。また、本発明では、新規の半導体装置（特に、トランジスタ）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、トランジスタの駆動方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、トランジスタの作製方法）を提供することを課題とする。

また、本発明では、性能の向上したあるいは消費電力が低減できる半導体装置（特に、トランジスタ）を提供することを課題とする。また、性能の向上したあるいは消費電力が低減できる半導体装置の駆動方法（特に、トランジスタの駆動方法）を提供することを課題とする。さらに、性能の向上したあるいは消費電力が低減できる半導体装置の作製方法（特に、トランジスタの作製方法）を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。

本発明の一態様は、コントロールゲート絶縁膜とそれに接するフローティングゲートとを有し、フローティングゲートの材料として、インジウムあるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．４電子ボルト以上６．５電子ボルト以下、好ましくは５．５電子ボルト超６．３電子ボルト未満の高仕事関数のｎ型半導体（以下、高仕事関数化合物半導体ともいう）を用い、コントロールゲート絶縁膜として、そのバンドギャップが４電子ボルト以上、比誘電率が１０以上であることを特徴とするＦＧメモリ装置である。

本発明の一態様は、コントロールゲート絶縁膜とそれに接するコントロールゲートを有し、コントロールゲートの材料として、インジウムあるいは亜鉛の少なくとも一つと窒素とを有する高仕事関数化合物半導体を用い、コントロールゲート絶縁膜として、そのバンドギャップが４電子ボルト以上、比誘電率が１０以上であることを特徴とするＦＧメモリ装置である。

ここで、コントロールゲート絶縁膜は、その電子親和力は２電子ボルト以上、好ましくは２．５電子ボルト以上であり、高仕事関数化合物半導体とその電子親和力との差が１．８電子ボルト以上であり、また、その差が、その電子親和力の２倍以下、好ましくは１倍以下であるものを用いるとよい。

例えば、フローティングゲートに用いる高仕事関数化合物半導体の仕事関数が５．６電子ボルトである場合には、用いるコントロールゲート絶縁膜の電子親和力は、１．９電子ボルト以上、好ましくは２．８電子ボルト以上とするとよい。

上記のＦＧメモリ装置において、高仕事関数化合物半導体のキャリア濃度は１×１０^１９ｃｍ^−３以上であることが好ましい。また、高仕事関数化合物半導体は、５原子％以上５０原子％以下の濃度の窒素を有するとよい。また、高仕事関数化合物半導体は、５原子％以上６６．７原子％以下の濃度の亜鉛あるいは、５原子％以上５０原子％以下の濃度のインジウムを有することが望ましい。

また、高仕事関数化合物半導体では、原子番号が２０以下の金属元素の濃度を１％以下、好ましくは０．０１％以下とするとよい。また、高仕事関数化合物半導体は、酸素や他の原子番号２１以上の金属元素を有していてもよい。また、高仕事関数化合物半導体は水素を０．０１原子％乃至１０原子％含有していてもよい。

また、好ましくは、高仕事関数化合物半導体は、ウルツ鉱型の結晶構造を有する単結晶もしくは多結晶体である。なお、高仕事関数化合物半導体はウルツ鉱型以外の六方晶の結晶構造を有してもよい。ただし、多結晶体は表面の凹凸が大きくなるため、それを避けるためには非晶質の高仕事関数化合物半導体を用いてもよい。

上述の高仕事関数化合物半導体の電子親和力は５．４電子ボルト以上６．５電子ボルト以下である。そのため、真空準位から４電子ボルト乃至５電子ボルト下の準位（典型的には真空準位から４．９電子ボルト下の準位）に形成される多くの欠陥準位がドナーとなり、特にドーピング処理を施さずとも、１×１０^１９ｃｍ^−３以上、好ましくは１×１０^２０ｃｍ^−３以上の電子濃度を有するｎ型の半導体となる（詳しくは、Ｗ． Ｗａｌｕｋｉｅｗｉｃｚ， ”Ｉｎｔｒｉｎｓｉｃ ｌｉｍｉｔａｔｉｏｎｓ ｔｏ ｔｈｅ ｄｏｐｉｎｇ ｏｆ ｗｉｄｅ−ｇａｐ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”， Ｐｈｙｓｉｃａ Ｂ ３０２−３０３， ｐ１２３−１３４ （２００１）．参照）。

上述の高仕事関数化合物半導体の一例として化学式ＩｎＮで表される窒化インジウムがある。窒化インジウムはバンドギャップが０．７電子ボルト以下の半導体であるが、その電子親和力は５．６電子ボルトである。窒化インジウムはウルツ鉱型構造であることが知られている。

他の例として化学式Ｚｎ_３Ｎ_２で表される窒化亜鉛がある。窒化亜鉛についてはその物性値についての詳細は知られていないが、電子親和力は５．５電子ボルト程度である。窒化亜鉛は立方晶型構造であることが知られている。

このような高仕事関数化合物半導体の作製には、公知のスパッタリング法、真空蒸着法、イオンプレーティング法、ＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法、ＣＶＤ法（ＭＯＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ＣＶＤ）法やＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法）等を用いればよい。特に膜の均一性や被堆積層へのダメージを考慮するとＣＶＤ法が好ましい。

例えば、窒化ガリウムインジウム（Ｉｎ_１−ａＧａ_ａＮ）をＭＯＣＶＤ法で作製するのであれば、原料ガスとして、トリメチルインジウム（（ＣＨ_３）_３Ｉｎ）とトリメチルガリウム（（ＣＨ_３）_３Ｇａ）とアンモニアを用い、基板温度は３５０℃乃至５５０℃とすればよい。

また、このような高仕事関数化合物半導体の薄膜を、１０ｎｍ以下の厚さに形成する場合には、上記の原料ガス等を用いて、原子層を１層ずつ堆積するＡＬＤ法が効果的である。

また、コントロールゲート絶縁膜としては、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を用いてもよい。また、コントロールゲート絶縁膜の酸化珪素換算の厚さ（ＥＯＴ）は１ｎｍ乃至４ｎｍであることが好ましい。

例えば、コントロールゲート絶縁膜とフローティングゲート（あるいはコントロールゲート）の組み合わせとして、それぞれ、酸化ハフニウム（電子親和力２．５電子ボルト、バンドギャップ６電子ボルト）と窒化インジウムを用いることができる。酸化ハフニウムの電子親和力は２電子ボルト以上であり、窒化インジウムの仕事関数と酸化ハフニウムの電子親和力の差は３．１電子ボルトで、それは酸化ハフニウムの電子親和力の１．２４倍である。

また、他の組み合わせとして、例えば、酸化タンタル（電子親和力３．２電子ボルト、バンドギャップ４．４電子ボルト）と窒化インジウムを用いることができる。酸化タンタルの電子親和力は２電子ボルト以上であり、窒化インジウムの仕事関数と酸化タンタルの電子親和力の差は２．４電子ボルトで、それは酸化タンタルの電子親和力の０．７５倍である。

なお、フローティングゲートのうち、フローティングゲート絶縁膜と接する面には高仕事関数化合物半導体とは異なる材料を用いてもよい。また、フローティングゲートは、高仕事関数化合物半導体と、それ以外の材料の積層構造であってもよい。同様にコントロールゲートも高仕事関数化合物半導体と、それ以外の材料の積層構造であってもよい。

本発明の一態様は、図１に示す半導体メモリ装置と同じ構成物を用いて構成できるので、以下、図１を用いてその作用や効果について説明する。本発明の一態様では、コントロールゲート絶縁膜１０６に比誘電率が１０以上の材料（Ｈｉｇｈ−ｋ材料）を用いることで、フローティングゲート１０３とコントロールゲート１０４の間に形成される容量Ｃ２をフローティングゲート１０３とチャネルの間に形成される容量Ｃ１よりも大きくできる。

例えば、チャネル面積とフローティングゲート１０３の面積を共に１Ｆ^２としても、容量Ｃ２を容量Ｃ１の２倍以上、好ましくは５倍以上とできる。チャネル面積とフローティングゲート１０３の面積を共に１Ｆ^２とすれば、メモリセルの面積は４Ｆ^２とできる。もちろん、従来のように、フローティングゲート１０３の面積を２Ｆ^２であっても（この場合はメモリセルの縮小にはつながらないが）、容量Ｃ２はさらに大きくなるという利点を有し、以下に示す効果がさらに大きくなる。

例えば、Ｃ２がＣ１の５倍であれば、コントロールゲート絶縁膜１０６にかかる電圧はフローティングゲート絶縁膜１０５にかかる電圧の１／５であるので、コントロールゲート絶縁膜１０６における電界もフローティングゲート絶縁膜１０５における電界の１／５となる。その結果、Ｆ−Ｎトンネル効果は、チャネルとフローティングゲート１０３の間のみで生じる。フローティングゲート１０３の面積を２Ｆ^２とする場合には、コントロールゲート絶縁膜１０６にかかる電圧は１／１０となる。

また、コントロールゲート１０４とチャネルとの間にかかる電圧のほとんど（６分の５）はフローティングゲート１０３とチャネルの間の電圧であり、この部分の電圧はＦ−Ｎトンネル効果が生じるための電圧（例えば、１０Ｖ）とすればよいので、コントロールゲート１０４とチャネルとの間にかかる電圧をより低く（例えば、１２Ｖ）できる。

さらに、コントロールゲート絶縁膜の誘電率が高いため、コントロールゲートとフローティングゲートの間の電気的な距離が小さくなり、隣接するコントロールゲートの信号が他のフローティングゲートに及ぶこと（干渉効果）が小さくなり、より微細化に有利である。

干渉効果は特にＦが２０ｎｍ以下で問題となる。これは、コントロールゲートの間隔が２０ｎｍ以下となる一方、１つのメモリセルのコントロールゲートとフローティングゲートの距離が１０ｎｍ程度あるため、そのフローティングゲートに隣のコントロールゲートの信号が混入しやすくなるためである。

一方で、本発明の一態様により、コントロールゲートとフローティングゲートの間の電気的な距離が、例えば、ＥＯＴで１ｎｍ乃至４ｎｍとなれば、Ｆが１０ｎｍであっても、隣接するコントロールゲートの信号が混入することを防止することができる。

本発明の一態様においては、コントロールゲート絶縁膜にＨｉｇｈ−ｋ材料を用いることに加えて、フローティングゲートあるいはコントロールゲートの一方あるいは双方に高仕事関数化合物半導体を用いることが必要である。これは以下の理由による。

上記の条件を満たす高仕事関数化合物半導体とコントロールゲート絶縁膜を接合した場合、コントロールゲート絶縁膜の伝導帯下端と高仕事関数化合物半導体のフェルミ準位との差（障壁高さ）は１．８電子ボルト以上となる。

これは、従来のＦＧメモリ装置でフローティングゲート絶縁膜やコントロールゲート絶縁膜として一般的に用いられてきた酸化珪素とフローティングゲートやとコントロールゲートして用いられてきたｎ型珪素との障壁高さよりも小さいが、以下の説明から実用上は全く支障がない。

障壁高さやコントロールゲート絶縁膜あるいはフローティングゲート絶縁膜の厚さは電荷を保持する上や、電荷を注入する上で重要な意味がある。以下、導体−絶縁膜−導体接合を例に取り、絶縁膜を介した伝導機構について説明する。

絶縁膜をバリヤとする伝導機構は、大きく２種類考えられ、１つは熱励起キャリアによる伝導であり、他の１つはトンネル効果による伝導である。このうち、絶縁膜の厚さが１０数ｎｍ以上で、その両端の電位差が障壁高さの半分未満であれば、ほとんどが熱励起キャリアによる伝導であり、トンネル効果は考慮しなくてもよい。

熱励起キャリアの伝導では、絶縁膜を流れる電流密度は、温度と障壁高さに依存し、絶縁膜両端の電位差はそれほど重要ではない。そして、例えば、４００Ｋで、１０年間の電荷保持をおこなうのであれば、障壁高さは１．８電子ボルト以上、好ましくは２．２電子ボルト以上あれば十分である。

障壁高さが１．８電子ボルトのとき、絶縁膜の厚さが１２ｎｍ以上であれば、トンネル効果による伝導は、熱励起キャリアによる伝導に比べて十分に小さい。すなわち、障壁高さが１．８電子ボルト以上、かつ、コントロールゲート絶縁膜の厚さが１１ｎｍ以上であれば、電荷の保持に関しては問題が生じない。なお、必要とされる絶縁膜の厚さは、一般には障壁高さが上昇すれば小さくなる。

この点、珪素をフローティングゲートやコントロールゲートとする場合、多くのｈｉｇｈ−ｋ材料はコントロールゲート絶縁膜あるいはフローティングゲート絶縁膜として使用する上で問題が多い。ｈｉｇｈ−ｋ材料の多くは電子親和力が２．５電子ボルト以上であるため、珪素との障壁高さが１．６電子ボルト以下となり、電荷を十分な長期間保持することができないためである。例えば、障壁高さが１．６電子ボルトでは、電荷が保持できる期間は１ヶ月程度である。

これに対し、フローティングゲートあるいはコントロールゲートの一方あるいは双方に高仕事関数化合物半導体を用いると、コントロールゲート絶縁膜として、ｈｉｇｈ−ｋ材料を用いた場合であっても、障壁高さが１．８電子ボルト以上となるため、電荷を十分に保持することができる。

以上は、電子から見た障壁高さであったが、正孔から見た障壁高さも同様に議論できる。一般にｈｉｇｈ−ｋ材料のイオン化ポテンシャル（価電子帯の上端と真空準位のエネルギー差）は、７．４電子ボルト以上であり、高仕事関数化合物半導体のフェルミ準位とのエネルギー差は１．８電子ボルト以上となる。このため正孔による伝導も十分に阻止できる。

また、コントロールゲート絶縁膜には比誘電率が１０以上のｈｉｇｈ−ｋ材料を用いる。その場合、酸化珪素換算の厚さは物理的な厚さよりも小さくなる。例えば、比誘電率が１０であれば、物理的な厚さが１２ｎｍであったとしても、ＥＯＴは４．８ｎｍである。より比誘電率の大きな材料を用いることでＥＯＴをさらに小さくできる。その結果、メモリ装置の微細化が可能となる。

なお、多くのｈｉｇｈ−ｋ材料は酸化物であるため、高仕事関数化合物半導体を構成する金属元素以外の元素に占める酸素の比率が２０原子％乃至９０原子％であると、ｈｉｇｈ−ｋ材料との密着性が良好である。また、界面で酸化還元反応がおこりにくく、化学的に安定である。

特に高仕事関数化合物半導体を構成する金属元素のうちインジウム原子と酸素の結合力は、ｈｉｇｈ−ｋ材料で用いられる多くの金属（例えば、ストロンチウム、チタン、バリウム、ジルコニウム、タンタル、ビスマス、鉛、ハフニウム、アルミニウム、イットリウム、ランタン）の原子と酸素の結合力と同等か弱いため、ｈｉｇｈ−ｋ材料から酸素を引き抜くことがなく、ｈｉｇｈ−ｋ材料を安定化する上で効果的である。

半導体メモリ装置の例を説明する図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の作製方法の例を説明する図である。 本発明の半導体メモリ装置の例を示す図である。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
図２（Ａ）に、本実施の形態のＦＧメモリ装置の例を図示する。ここでは、トランジスタのチャネル方向の断面模式図を示す。トランジスタはｐ型の単結晶珪素の基板１００上にフローティングゲート１０３と基板１００との間に適切な厚さのフローティングゲート絶縁膜１０５を有する。

なお、基板１００は珪素以外にもゲルマニウム、砒化ガリウム、アンチモン化ガリウム等の電子親和力が３．５電子ボルト乃至４．５電子ボルトで、バンドギャップが２電子ボルト以下の半導体材料を用いることができる。

フローティングゲート１０３の幅は、トランジスタのチャネル長を決定する上で重要な要素であるが、５０ｎｍ以下、好ましくは２０ｎｍ以下とする。さらに、フローティングゲート絶縁膜１０５の厚さは６ｎｍ乃至１０ｎｍとするとよい。

基板１００には、ソース１０２ａ、ドレイン１０２ｂを形成する。その際には、図２（Ａ）に示すように、ソース１０２ａおよびドレイン１０２ｂは公知のＶＬＳＩ技術で使用される、いわゆるエクステンション領域と同様に形成すると短チャネル効果を防止する上で効果的である。なお、短チャネル効果を防止するには、基板１００の不純物濃度も適切な値とするとよい。

フローティングゲート１０３上には、適切な厚さのコントロールゲート絶縁膜１０６を介して、コントロールゲート１０４を設ける。コントロールゲート絶縁膜１０６の厚さは１０ｎｍ乃至２０ｎｍとできる。コントロールゲート絶縁膜１０６はフローティングゲート絶縁膜１０５よりも厚いほうが好ましい。

なお、コントロールゲート絶縁膜１０６はｈｉｇｈ−ｋ材料を用いて構成し、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を単独で、あるいは他の材料と組み合わせて用いるとよい。

また、コントロールゲート絶縁膜１０６は積層してもよい。例えば、厚さ１ｎｍの酸化珪素と厚さ１５ｎｍの酸化ハフニウム（比誘電率を３０とする）を積層した場合、この積層体のＥＯＴは３ｎｍである。例えば、厚さ９ｎｍの酸化珪素でフローティングゲート絶縁膜１０５を構成すると、コントロールゲート１０４と基板１００の間の電圧の１／４が、コントロールゲート絶縁膜１０６にかかり、さらにそのうちの２／３が厚さ１ｎｍの酸化珪素にかかる。

したがって、データの書き込みや消去のためにフローティングゲート１０３と基板１００との間の電圧を１２Ｖとする場合には、コントロールゲート絶縁膜１０６には４Ｖの電圧がかかる。このうち、１．３Ｖ強の電圧（１３ＭＶ／ｃｍ強の電界）が厚さ１ｎｍの酸化珪素にかかり、厚さ１５ｎｍの酸化ハフニウムには、２．７Ｖ弱の電圧（１．８ＭＶ／ｃｍ弱の電界）がかかる。このように酸化ハフニウム中の電界は十分に低いため、Ｆ−Ｎトンネル効果が発生することはなく、また、酸化ハフニウムが絶縁破壊等を引き起こす確率は低い。一方、酸化珪素中の電界も十分に耐えうる値である。

フローティングゲート１０３は、フローティングゲートの第１導電層１０３ａと、フローティングゲートの第２導電層１０３ｂを有する。ここで、フローティングゲートの第２導電層１０３ｂは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。そのため、フローティングゲートの第２導電層１０３ｂとコントロールゲート絶縁膜１０６との間の障壁高さが１．８電子ボルト以上となる。

また、コントロールゲート１０４は、コントロールゲートの第１導電層１０４ａと、コントロールゲートの第２導電層１０４ｂを有する。ここで、コントロールゲートの第１導電層１０４ａは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。そのため、コントロールゲートの第１導電層１０４ａとコントロールゲート絶縁膜１０６との間の障壁高さが１．８電子ボルト以上となる。

フローティングゲートの第１導電層１０３ａやコントロールゲートの第２導電層１０４ｂには、特に高仕事関数化合物半導体を用いる必要はなく、目的に応じたものを使用すればよい。例えば、フローティングゲートの第１導電層１０３ａには珪素との間で仕事関数が適切なものを選択でき、ｎ型珪素、チタン、タンタル、アルミニウム、窒化チタン、窒化タンタル等を用いればよい。また、コントロールゲートの第２導電層１０４ｂには導電性の高いものを用いるとよい。

なお、フローティングゲートの第１導電層１０３ａあるいはコントロールゲートの第２導電層１０４ｂのいずれか一方、あるいは双方はなくてもよい。ただし、フローティングゲートの第１導電層１０３ａを設けない場合、高仕事関数化合物半導体であるフローティングゲートの第２導電層１０３ｂがチャネルに面することとなる。

高仕事関数化合物半導体の仕事関数は５．４電子ボルト以上であり、ｐ型珪素（仕事関数は５．１５電子ボルト）よりも大きいため、チャネル領域の電子状態に大きな影響を与える。具体的には、高仕事関数化合物半導体はチャネル表面に正孔を誘起する作用が大きい。

その結果、トランジスタがｎ型で、基板１００の表面がｐ型であると、しきい値が過大となり、スイッチングが適切にできないこともある。そこで、図２（Ｂ）に示すように高仕事関数化合物半導体よりなるフローティングゲート１０３の直下の部分にｎ型領域１０７を形成することにより、しきい値を適切な値としてもよい。

また、短チャネル効果を防止するために図２（Ｃ）に示すように、ソース１０２ａ、ドレイン１０２ｂの周囲に、ハロー領域１０８ａ、１０８ｂ（基板１００よりもｐ型不純物の濃度の高いｐ型領域）を設けてもよい。ハロー領域１０８ａ、１０８ｂを形成する場合には、チャネル近傍のソース１０２ａ、ドレイン１０２ｂの深さを比較的厚くしてもよい。例えば、図２（Ｃ）に示す深さｄ１をチャネル長の２倍以下としてもよい。

もちろん、図２（Ａ）に示す構造のトランジスタにおいてもハロー領域１０８ａ、１０８ｂを形成してもよい（図５（Ａ）参照）。なお、このようにハロー領域１０８ａ、１０８ｂで、ソース１０２ａ、ドレイン１０２ｂを囲む場合には、基板１００の不純物濃度は極めて低くしてもよく、また、その導電型はｎ型でもｐ型でもよい。

基板１００はチャネルの形成される領域を含むが、その部分の不純物濃度を低くすることにより、短チャネルのトランジスタのしきい値のばらつきを低減できる。例えば、チャネル長２０ｎｍ以下で十分にしきい値のばらつきを実用上差し支えない程度にまで低減するには、チャネルの形成される部分の不純物濃度は１×１０^１５ｃｍ^−３以下、好ましくは、１×１０^１３ｃｍ^−３以下とするとよい。

なお、図２（Ｂ）のように高仕事関数化合物半導体がフローティングゲート絶縁膜１０５接する構造を有するフローティングゲート１０３を用いる場合には、その仕事関数の大きさにより、チャネル近傍の正孔濃度が非常に大きくなり、ｐ型不純物が全くドーピングされていなくとも、ソース１０２ａ、ドレイン１０２ｂからの電子の流入を阻止できる。

その効果に着目すれば、チャネルの形成される部分にｐ型不純物をドーピングする必要はなく、例えば、図５（Ｂ）に示すように、ソース１０２ａ、ドレイン１０２ｂの下部にのみハロー領域１０８ａ、１０８ｂ（あるいはそれに相当する不純物領域）を設けてもよい。ここで、フローティングゲート１０３は高仕事関数化合物半導体よりなる。そのため、高仕事関数化合物半導体が、フローティングゲート絶縁膜１０５にも、また、コントロールゲート絶縁膜１０６にも接する。

この場合には、図５（Ａ）のように、チャネルの形成される部分に濃度の高いｐ型の不純物を導入する必要がないため、さらにトランジスタのしきい値のばらつきを低減できる。なお、短チャネル効果を防止する上では、ソース１０２ａ、ドレイン１０２ｂの深さｄ３は、チャネル長の０．７５倍以下、好ましくは０．５倍以下とするとよい。図５（Ｂ）に示す技術思想を図２（Ａ）のトランジスタに適用すれば、図５（Ｃ）に示すようなハロー領域１０８ａ、１０８ｂを有するトランジスタが得られる。

特に図５（Ｂ）および図５（Ｃ）のように、ハロー領域１０８ａおよび１０８ｂがチャネル領域の外側に形成されるということは、イオン注入法によりハロー領域１０８ａおよび１０８ｂを形成する際に、イオンがチャネル領域上のフローティングゲート絶縁膜１０５を通過することもないので、フローティングゲート絶縁膜１０５にトラップ準位等が形成されることがなく、トランジスタの信頼性を高める上で好ましい。

高仕事関数化合物半導体がフローティングゲート絶縁膜１０５に接する構造を有するフローティングゲート１０３では、公知のＦＧメモリ装置よりしきい値が１ボルト以上も大きい。しきい値は基板１００（あるいはチャネルが形成される部分）の不純物濃度にも依存するが１．６ボルト以上となることもある。このような大きなしきい値を持つトランジスタは通常のＭＯＳトランジスタでは使用しづらいが、ＦＧメモリ装置であれば問題とならないこともある。

例えば、フローティングゲート１０３が正に帯電している場合（しきい値が０．６ボルト程度）をデータ１、フローティングゲート１０３が帯電していない場合（しきい値が１．６ボルト程度）をデータ０とすると、コントロールゲート１０４の電圧が１Ｖのとき、データ１であればトランジスタはオンであり、データ０のときはオフである。また、コントロールゲート１０４の電圧を０Ｖとすれば、データ１もデータ０でもオフである。すなわち、ＮＯＲ型のメモリ回路として用いるのに好適である。

なお、図２（Ｂ）、図５（Ｂ）あるいは図５（Ｃ）のように、フローティングゲート絶縁膜１０５に高仕事関数化合物半導体が接する場合には、フローティングゲート絶縁膜１０５と高仕事関数化合物半導体との間の障壁高さが、より高くなるため、Ｆ−Ｎトンネル効果を起こすためにはより高い電界（より高い電圧）が必要となる。

（実施の形態２）
図３（Ａ）に、本実施の形態のＦＧメモリ装置の例を図示する。なお、一部の記載については実施の形態１を参酌できる。ここでは、トランジスタのチャネル方向の断面模式図を示す。トランジスタはｎ型の単結晶珪素の基板２００上にフローティングゲート２０３と、基板２００との間に適切な厚さのフローティングゲート絶縁膜２０５を有する。

フローティングゲート２０３の幅は、５０ｎｍ以下、好ましくは２０ｎｍ以下とする。さらに、フローティングゲート絶縁膜２０５の厚さは６ｎｍ乃至１０ｎｍとするとよい。

基板２００には、ｐ型の不純物をドープしてソース２０２ａ、ドレイン２０２ｂを形成する。フローティングゲート２０３上には、適切な厚さのコントロールゲート絶縁膜２０６を介して、コントロールゲート２０４を設ける。コントロールゲート絶縁膜２０６の厚さは１０ｎｍ乃至２０ｎｍとできる。

なお、コントロールゲート絶縁膜２０６はｈｉｇｈ−ｋ材料を用いて構成し、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を単独で、あるいは他の材料と組み合わせて用いるとよい。詳細は実施の形態１を参照すればよい。

フローティングゲート２０３は、フローティングゲートの第１導電層２０３ａと、フローティングゲートの第２導電層２０３ｂを有する。ここで、フローティングゲートの第２導電層２０３ｂは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。そのため、フローティングゲートの第２導電層２０３ｂとコントロールゲート絶縁膜２０６との間の障壁高さが１．８電子ボルト以上となる。

また、コントロールゲート２０４は、コントロールゲートの第１導電層２０４ａと、コントロールゲートの第２導電層２０４ｂを有する。ここで、コントロールゲートの第１導電層２０４ａは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。そのため、コントロールゲートの第１導電層２０４ａとコントロールゲート絶縁膜２０６との間の障壁高さが１．８電子ボルト以上となる。

なお、フローティングゲートの第１導電層２０３ａ、コントロールゲートの第２導電層２０４ｂについては実施の形態１を参照すればよい。また、フローティングゲートの第２導電層２０３ｂとコントロールゲートの第１導電層２０４ａのいずれか一方は設けなくてもよい。

ソース２０２ａ、ドレイン２０２ｂとの間のパンチスルー電流を防止するためには、図３（Ｂ）に示すようにソース２０２ａ、ドレイン２０２ｂの底面及び側面に接する領域の一部にｎ型不純物をドーピングしてｎ型領域２０８を形成してもよい。なお、このような方法を採用すれば、基板２００（および、ｎ型領域２０８で基板２００から分離される弱いｎ型領域２０７）の不純物濃度は可能な限り低くできるので、しきい値ばらつきを低減する上で好適である。

また、図３（Ｃ）に示すように、フローティングゲート２０３とソース２０２ａ、ドレイン２０２ｂとの間に幅ｄ２のオフセット領域（フローティングゲート１０３とソース２０２ａ（あるいはドレイン２０２ｂ）が重ならない領域）を形成してもよい。

（実施の形態３）
図３（Ｂ）と図３（Ｃ）の特徴を併せ持つＦＧメモリ装置の作製方法の例について図４を用いて簡単に説明する。なお、多くの工程は公知の半導体技術を用いればよいので詳細はそれらを参照できる。

まず、ｎ型高抵抗単結晶珪素（不純物濃度は１×１０^１３ｃｍ^−３乃至１×１０^１７ｃｍ^−３）の基板２００の深さ１０ｎｍ乃至２００ｎｍの部分にｎ型不純物をドーピングしてｎ型領域２０８を形成する。ｎ型不純物元素としては砒素のように深さを精密に制御できるものを用い、不純物濃度としては１×１０^１８ｃｍ^−３乃至１×１０^２０ｃｍ^−３とすればよい。この結果、基板表面付近の浅い部分に弱いｎ型領域２０７（基板２００と同じ不純物濃度を有する）が分離される。

あるいは、ｎ型領域２０８の表面に、弱いｎ型領域２０７をエピタキシャル成長させてもよい。その場合には、弱いｎ型領域２０７の厚さは５ｎｍ乃至５０ｎｍ（好ましくは５ｎｍ乃至２０ｎｍ）、不純物濃度は、１×１０^１１ｃｍ^−３乃至１×１０^１７ｃｍ^−３とすればよく、また、弱いｎ型領域２０７の不純物濃度は基板２００と異なってもよい。

そして、弱いｎ型領域２０７上に絶縁膜２０５ａを形成する。絶縁膜２０５ａとしては、例えば、厚さ６ｎｍ乃至１０ｎｍの熱酸化によって得られる酸窒化珪素膜を用いればよい。

その後、反応性スパッタリング法で酸窒化亜鉛もしくは酸窒化インジウム、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウム（組成式はＩｎ_ａＧａ_ｂＺｎ_ｃＯ_ｄＮ_ｅ、（０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０＜ｄ≦１、０＜ｅ≦１））等の仕事関数の高い酸窒化物膜（以下、高仕事関数酸窒化物膜という）を絶縁膜２０５ａ上に成膜する。

例えば、酸窒化亜鉛を成膜するには、酸化亜鉛をターゲットにして、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気という条件を採用すればよい。同様に、酸窒化インジウム、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウムを成膜するには、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気で、それぞれ、酸化インジウム、酸化インジウム亜鉛、酸化インジウム亜鉛ガリウムをターゲットとして用いればよい。

また、その際には、基板温度は１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃とするとよい。また、成膜後、１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃の非酸化性雰囲気で熱処理してもよい。

なお、スパッタリング法以外にも、ＡＬＤ法やＣＶＤ法（ＭＯＣＶＤ法等）を採用してもよい。特に、基板へのダメージの少ないＡＬＤ法やＣＶＤ法を用いることが好ましい。

高仕事関数酸窒化物膜の厚さは５ｎｍ乃至１００ｎｍとすればよい。厚さ５ｎｍ未満では、その後に形成するコントロールゲート絶縁膜２０６との間に形成されるバリヤの高さが十分でなく、また、厚さが１００ｎｍを超えると、高仕事関数酸窒化物膜の抵抗が大きくなり、回路の特性に好ましくない。上述のように、高仕事関数酸窒化物膜では界面近傍の欠陥準位がドナーとなるため、界面から遠い部分ではドナー濃度が低下し、導電性が悪化することがある。導電性を維持するには、別にドナーをドーピングすればよい。

酸化インジウム亜鉛ガリウムの例として、組成式ＩｎＧａＺｎＯ_４で表されるものは、ＹｂＦｅ_２Ｏ_４構造と呼ばれる結晶構造を取ることが知られている（例えば、Ｍ． Ｎａｋａｍｕｒａ， Ｎ．Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、 ”Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ_２Ｏ_３−Ｇａ_２ＺｎＯ_４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃”， Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．， Ｖｏｌ． ９３， ｐ． ２９８−３１５ （１９９１）．参照）。

しかしながら、例えば、５原子％以上の窒素が添加されるとウルツ鉱型構造が安定相となり、それにともなって電子状態も劇的に変化する。また、ＹｂＦｅ_２Ｏ_４構造に比べるとウルツ鉱型構造は結晶化が容易であるため、比較的低温で結晶化する。

電子状態に関しては、例えば、バンドギャップはＹｂＦｅ_２Ｏ_４構造のものが３．２電子ボルト程度であるが、ウルツ鉱型構造のものでは２．２電子ボルト以下となり、また、電子親和力も、前者が４．３電子ボルト程度のものが、後者では５．５電子ボルト以上となる。電子親和力が４．９電子ボルト以上となるため、欠陥準位によりｎ型の導電性を呈することとなる。なお、水素はドナーとして機能するため、水素を添加することによってもキャリア濃度を高めることもできる。

なお、高仕事関数酸窒化物膜は、窒素や亜鉛、インジウム以外に酸素を窒素の２乃至５倍含有していると、酸化珪素との界面でのトラップ準位の発生を抑制する上で好ましい。また、高仕事関数酸窒化物膜は、水素を１原子％乃至１０原子％含有していると、界面の状況が改善され、かつ、キャリアが増加して導電率が向上するため好ましい。高仕事関数酸窒化物膜への水素の添加は成膜時以外に、ドーピング工程の終了後の水素化処理でもおこなえる。

なお、酸化インジウム亜鉛ガリウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）の代わりに、二元系金属酸化物である、Ｉｎ−Ｓｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏや、三元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏなどをターゲットに用いてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏとは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味である。

その後、高仕事関数酸窒化物膜、基板２００の一部、ｎ型領域２０８、弱いｎ型領域２０７、絶縁膜２０５ａをエッチングして、後に形成するワード線と直交する方向（図の左から右の方向）に溝を形成する。この際に溝に沿って線状の高仕事関数酸窒化物層２０３ｃが形成される。高仕事関数酸窒化物層２０３ｃの幅は１Ｆとすればよい。次に、エッチングによって形成された溝に素子分離絶縁物２０１を埋め込む。

さらに、高仕事関数酸窒化物層２０３ｃの上に絶縁膜と導電性の高い金属膜（や金属化合物膜）を適切な厚さだけ形成する。絶縁膜としては、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等の高誘電率材料を用いることができる。また、例えば、酸化珪素と高誘電率材料の積層構造としてもよい。金属膜としてはアルミニウム、チタン、タンタル、タングステン等やそれらを５０％以上有する合金を用いることができ、金属化合物膜としては、それらの窒化物膜を用いることができる。

そして、絶縁膜と金属膜（や金属化合物膜）をエッチングして、ワード線方向に延在するコントロールゲート２０４、コントロールゲート絶縁膜２０６を形成する。この際、コントロールゲート２０４の幅は１Ｆとすればよい。次に、コントロールゲート２０４の側面に側壁２０９ａおよび２０９ｂを形成する。この際、絶縁膜２０５ａもエッチングされ、ワード線方向に延在するフローティングゲート絶縁膜２０５となる。

このとき、同時に高仕事関数酸窒化物層２０３ｃもエッチングされ概略正方形状のフローティングゲート２０３となる（図４（Ｂ）参照）。フローティングゲート２０３は素子分離絶縁物２０１で他と分離されている。

さらに、イオン注入法によりホウ素イオンを注入してソース２０２ａ、ドレイン２０２ｂを形成する。この際、ソース２０２ａ、ドレイン２０２ｂの底面は、ｎ型領域２０８の底面より浅くなるように形成するとよい（図４（Ｃ）参照）。イオン注入に用いるイオン種は、ボラン等のホウ素を含む化合物でもよい。

以上の工程により、トランジスタの主要な構造が形成される。その後は公知の半導体作製技術を用いて、シリサイド化、多層配線や電極の形成、水素化処理等をおこなえばよい。本実施の形態では基板２００として、単結晶珪素を用いる例を示したが、基板としては絶縁膜上に単結晶珪素層が形成された、いわゆるＳＯＩ基板を用いてもよい。

本実施の形態で作製されるＦＧメモリ装置のメモリセルのフローティングゲートの面積は１Ｆ^２とすることができる。それでいて、コントロールゲート絶縁膜２０６にｈｉｇｈ−ｋ材料を用いているため、効率的にフローティングゲートに正孔を注入することができる。

本実施の形態のＦＧメモリ装置のメモリセルでは、トランジスタはｐ型であるが、フローティングゲート２０３に仕事関数の高い材料を用いているため、弱いｎ型領域２０７の表面に正孔が誘起されやすくなる。このため、しきい値がマイナスの、いわゆるノーマリーオンの特性を示す。弱いｎ型領域２０７の不純物濃度にもよるが、しきい値は＋０．３Ｖ乃至＋０．５Ｖとなる。しかしながら、フローティングゲート２０３に正孔を注入（フローティングゲート２０３にから電子を引抜く）して正に帯電させると、しきい値が正にシフトし、ノーマリーオフの特性を示し、しきい値を−０．３Ｖ乃至−１．５Ｖとできる。

１００ 基板
１０１ 素子分離絶縁物
１０２ 不純物領域
１０２ａ ソース
１０２ｂ ドレイン
１０３ フローティングゲート
１０３ａ フローティングゲートの第１導電層
１０３ｂ フローティングゲートの第２導電層
１０４ コントロールゲート
１０４ａ コントロールゲートの第１導電層
１０４ｂ コントロールゲートの第２導電層
１０５ フローティングゲート絶縁膜
１０６ コントロールゲート絶縁膜
１０７ ｎ型領域
１０８ａ ハロー領域
１０８ｂ ハロー領域
２００ 基板
２０１ 素子分離絶縁物
２０２ａ ソース
２０２ｂ ドレイン
２０３ フローティングゲート
２０３ａ フローティングゲートの第１導電層
２０３ｂ フローティングゲートの第２導電層
２０３ｃ 高仕事関数酸窒化物層
２０４ コントロールゲート
２０４ａ コントロールゲートの第１導電層
２０４ｂ コントロールゲートの第２導電層
２０５ａ 絶縁膜
２０５ フローティングゲート絶縁膜
２０６ コントロールゲート絶縁膜
２０７ 弱いｎ型領域
２０８ ｎ型領域
２０９ａ 側壁
２０９ｂ 側壁

Claims (9)

1. インジウムあるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．４電子ボルト以上６．５電子ボルト以下のｎ型半導体よりなるフローティングゲートとバンドギャップが４電子ボルト以上、比誘電率が１０以上であるコントロールゲート絶縁膜を有することを特徴とする半導体メモリ装置。
2. 前記フローティングゲートが前記ｎ型半導体よりなる層と、他の材料よりなる層とを有することを特徴とする請求項１に記載の半導体メモリ装置。
3. インジウムあるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．４電子ボルト以上６．５電子ボルト以下のｎ型半導体よりなるコントロールゲートとバンドギャップが４電子ボルト以上、比誘電率が１０以上であるコントロールゲート絶縁膜を有することを特徴とする半導体メモリ装置。
4. 前記コントロールゲートが前記ｎ型半導体よりなる層と、他の材料よりなる層とを有することを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記ｎ型半導体のキャリア濃度は１×１０^１９ｃｍ^−３以上であることを特徴とする請求項１１乃至請求項４のいずれか一に記載の半導体メモリ装置。
6. 前記コントロールゲート絶縁膜は、前記ｎ型半導体とその電子親和力との差が１．８電子ボルト以上であり、また、その差が、前記コントロールゲート絶縁膜の電子親和力の２倍以下であることを特徴とする請求項１乃至請求項５のいずれか一に記載の半導体メモリ装置。
7. 前記コントロールゲート絶縁膜は、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウムのいずれか一であること特徴とする請求項１乃至請求項６のいずれか一に記載の半導体メモリ装置。
8. 前記ｎ型半導体は、窒化インジウムあるいは窒化亜鉛のいずれか一であること特徴とする請求項１乃至請求項７のいずれか一に記載の半導体メモリ装置。
9. 前記コントロールゲート絶縁膜の酸化珪素換算の厚さ（ＥＯＴ）は１ｎｍ乃至４ｎｍであること特徴とする請求項１乃至請求項８のいずれか一に記載の半導体メモリ装置。

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