JP2013140518A

JP2013140518A - 半導体集積回路

Info

Publication number: JP2013140518A
Application number: JP2012000723A
Authority: JP
Inventors: Hidefumi Kushibe; 部秀文櫛
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-01-05
Filing date: 2012-01-05
Publication date: 2013-07-18
Also published as: US20130200866A1

Abstract

【課題】電源電圧に応じて、シリーズレギュレータまたは電源スイッチの何れか一方として動作することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、電源電圧が第１の規定値以上の場合には、アンプ装置を活性化させることにより、モニタ電圧と基準電圧とが等しくなるように、第２の出力端子から主ＭＯＳトランジスタの動作を制御する制御電圧を主ＭＯＳトランジスタのゲートに出力させ、さらに、第１のスイッチ素子をオフにする。半導体集積回路は、電源電圧が第１の規定値未満の場合には、アンプ装置を非活性化させることにより、第２の出力端子をハイインピーダンスし、さらに、第１のスイッチ素子をオンにする。
【選択図】図１

Description

実施形態は、半導体集積回路に関する。

従来のレギュレータと電源スイッチ回路を有する半導体集積回路では、入力電源端子と出力電源端子の間にレギュレータ用ｐＭＯＳトランジスタと電源スイッチ用ｐＭＯＳトランジスタが並列に接続されている。

この上記従来の半導体集積回路は、入力電源電圧が高いときにはレギュレータを動作させて、入力電源電圧が低いときには電源スイッチが動作するように切り替えて使用される。

このように、上記従来の半導体集積回路では、レギュレータ回路とは別に大きな電源スイッチが必要となる。

このため、上記従来の半導体集積回路では、回路面積が増加し、製造コストも増加する問題があった。

特開２００９−１９３４０１

電源電圧に応じて、シリーズレギュレータまたは電源スイッチの何れか一方として動作することが可能な半導体集積回路を提供する。

実施例に従った半導体集積回路は、電源電圧が印加される入力電源端子に一端が接続され、出力電圧を出力する出力電源端子に他端が接続された主ＭＯＳトランジスタを備える。半導体集積回路は、前記主ＭＯＳトランジスタがオンする値のゲート電圧を出力するゲート電圧生成回路を備える。半導体集積回路は、前記出力電源端子の出力電圧に応じたモニタ電圧と設定された基準電圧とを比較し、この比較結果に応じた制御電圧を出力するアンプ装置を備える。

半導体集積回路は、前記電源電圧が第１の規定値以上の場合には、前記アンプ装置を活性化させることにより、前記モニタ電圧と前記基準電圧とが等しくなるように、前記制御電圧を前記主ＭＯＳトランジスタのゲートに印加させる。

半導体集積回路は、前記電源電圧が前記第１の規定値未満の場合には、前記アンプ装置を非活性化させ、前記ゲート電圧を前記主ＭＯＳトランジスタのゲートに印加する。

図１は、実施例１に係る半導体集積回路１００の構成の一例を示す回路図である。図２は、図１に示すゲート電圧生成回路ＧＧの構成の一例を示す回路図である。図３は、実施例２に係る半導体集積回路２００の構成の一例を示す回路図である。図４は、実施例３に係る半導体集積回路３００の構成の一例を示す回路図である。図５は、実施例４に係る半導体集積回路４００の構成の一例を示す回路図である。

以下、各実施例について、図面に基づいて説明する。

図１は、実施例１に係る半導体集積回路１００の構成の一例を示す回路図である。また、図２は、図１に示すゲート電圧生成回路ＧＧの構成の一例を示す回路図である。

図１に示すように、半導体集積回路１００は、主ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、分圧回路Ｒと、ゲート電圧生成回路ＧＧと、第１のスイッチ素子ＳＷ１と、バッファＢと、インバータＩＮと、アンプ装置ＡＤと、制御回路ＣＯＮと、を備える。

主ＭＯＳトランジスタＭ１は、電源電圧Ｖｉｎが印加される入力電源端子Ｔｉｎに一端（ソース）およびバッグゲートが接続され、出力電圧Ｖｏｕｔを出力する出力電源端子Ｔｏｕｔに他端（ドレイン）が接続されている。

分圧回路Ｒは、出力電源端子Ｔｏｕｔの出力電圧Ｖｏｕｔを分圧した（出力電圧Ｖｏｕｔに応じた）モニタ電圧Ｖｍを出力するようになっている。

この分圧回路Ｒは、例えば、図１に示すように、第１の分圧抵抗ｒ１と、第２の分圧抵抗ｒ２と、を有する。

第１の分圧抵抗ｒ１は、出力電源端子Ｔｏｕｔに一端が接続されている。

第２の分圧抵抗ｒ２は、第１の分圧抵抗ｒ１の他端に一端が接続され、接地に他端が接続されている。

この分圧回路Ｒは、第１の分圧抵抗ｒ１の他端と第２の分圧抵抗ｒ２の一端との間の電圧をモニタ電圧Ｖｍとして出力する。

なお、半導体集積回路１００は、この分圧回路Ｒに代えて、少なくとも出力電圧Ｖｏｕｔに応じたモニタ電圧Ｖｍ（モニタ電圧Ｖｍが出力電圧Ｖｏｕｔと等価である場合も含む）を取得できる回路構成を有するようにしてもよい。

また、ゲート電圧生成回路ＧＧは、主ＭＯＳトランジスタＭ１がオンする値のゲート電圧ＶＧを第１の出力端子Ｔ１から出力するようになっている
このゲート電圧生成回路ＧＧは、ここでは、例えば、負のゲート電圧ＶＧを第１の出力端子Ｔ１から出力するようになっている。

このゲート電圧生成回路ＧＧは、例えば、図２に示すように、第３のスイッチ素子ＳＷ３と、第４のスイッチ素子ＳＷ４と、第５のスイッチ素子ＳＷ５と、第６のスイッチ素子ＳＷ６と、第１のキャパシタＣ１と、第２のキャパシタＣ２と、を有する。

第３のスイッチ素子ＳＷ３は、入力電源端子Ｔｉｎに一端が接続されている。

第４のスイッチ素子ＳＷ４は、第３のスイッチ素子ＳＷ３の他端に一端が接続され、接地に他端が接続されている。

第１のキャパシタＣ１は、第３のスイッチ素子ＳＷ３の他端に一端が接続されている。

第５のスイッチ素子ＳＷ５は、第１のキャパシタＣ１の他端に一端が接続され、第１の出力端子Ｔ１に他端が接続されている。

第６のスイッチ素子ＳＷ６は、第１のキャパシタＣ１の他端に一端が接続され、接地に他端が接続されている。

第２のキャパシタＣ２は、接地に一端が接続され、第１の出力端子Ｔ１に他端が接続されている。

ゲート電圧生成回路ＧＧは、例えば、第３および第６のスイッチ素子ＳＷ３、ＳＷ６が同期してオン／オフを繰り返し、且つ、第３のスイッチ素子ＳＷ３と第４のスイッチ素子ＳＷ４とが相補的にオン／オフするように、第４および第５のスイッチ素子ＳＷ４、ＳＷ５が同期してオン／オフを繰り返す。これにより、ゲート電圧生成回路ＧＧは、第１の出力端子Ｔ１から負のゲート電圧ＶＧを出力する。

また、図１に示すように、第１のスイッチ素子ＳＷ１は、主ＭＯＳトランジスタＭ１のゲートとゲート電圧生成回路ＧＧの第１の出力端子Ｔ１との間に接続されている。

この第１のスイッチ素子ＳＷ１は、ここでは、例えば、第２の出力端子Ｔ２にドレインが接続され、第１の出力端子Ｔ１にソースおよびバッグゲートが接続された第１のスイッチｎＭＯＳトランジスタＭ２である。

アンプ装置ＡＤは、モニタ電圧Ｖｍと設定された基準電圧Ｖｒｅｆとを比較し、この比較結果に応じた制御電圧ＳＶを、主ＭＯＳトランジスタＭ１のゲートに接続された第２の出力端子Ｔ２から出力するようになっている。

このアンプ装置ＡＤは、ここでは、例えば、出力ｐＭＯＳトランジスタＭｐと、出力ｎＭＯＳトランジスタＭｎと、第２のスイッチ素子ＳＷ２と、アンプ回路ＡＭＰと、を有する。

出力ｐＭＯＳトランジスタＭｐは、入力電源端子Ｔｉｎにソースが接続され、第２の出力端子Ｔ２にドレインが接続され、ソースとバッグゲートとが接続されている。この出力ｐＭＯＳトランジスタＭｐは、アンプ回路ＡＭＰが出力する信号により制御されるようになっている。

出力ｎＭＯＳトランジスタＭｎは、第２の出力端子Ｔ２にドレインが接続され、ソースとバッグゲートとが接続されている。この出力ｎＭＯＳトランジスタＭｎは、アンプ回路ＡＭＰが出力する信号により制御されるようになっている。

第２のスイッチ素子ＳＷ２は、出力ｎＭＯＳトランジスタＭｎのソースと接地との間に接続されている。

この第２のスイッチ素子ＳＷ２は、ここでは、例えば、出力ｎＭＯＳトランジスタＭｎのソースと接地との間に接続され、ドレインとバッグゲートが接続された第２のスイッチｎＭＯＳトランジスタＭ３である。

アンプ回路ＡＭＰは、基準電圧Ｖｒｅｆおよびモニタ電圧Ｖｍが入力されるようになっている。

このアンプ回路ＡＭＰは、活性化した場合には、基準電圧Ｖｒｅｆがモニタ電圧Ｖｍよりも高い場合には、出力ｐＭＯＳトランジスタＭｐをオフする信号を出力し且つ出力ｎＭＯＳトランジスタＭｎをオンする信号を出力するようになっている。

また、アンプ回路ＡＭＰは、活性化した場合には、基準電圧Ｖｒｅｆがモニタ電圧Ｖｍよりも低い場合には、出力ｐＭＯＳトランジスタＭｐをオンする信号を出力し且つ出力ｎＭＯＳトランジスタＭｎをオフする信号を出力するようになっている。

一方、アンプ回路ＡＭＰは、非活性化した場合には、出力ｐＭＯＳトランジスタＭｐおよび出力ｎＭＯＳトランジスタＭｎをオフする信号を出力するようになっている。

なお、アンプ回路ＡＭＰは、出力ｐＭＯＳトランジスタＭｐと出力ｎＭＯＳトランジスタＭｎとの間に、貫通電流が流れないように、出力ｐＭＯＳトランジスタＭｐとｎＭＯＳトランジスタとを制御する信号を出力する。

制御回路ＣＯＮは、電源電圧Ｖｉｎに応じて、制御信号Ｓ１、Ｓ２を出力し、第１のスイッチ素子ＳＷ１およびアンプ装置ＡＤの動作を制御するようになっている。

制御回路ＣＯＮが出力した制御信号Ｓ１は、バッファＢを介して、第１のスイッチ素子ＳＷ１の制御端子（ゲート）に入力されるとともに、インバータＩＮを介して、第２のスイッチ素子ＳＷ２の制御端子（ゲート）に入力されるようになっている。

すなわち、制御回路ＣＯＮは、第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２とが相補的にオン／オフするように制御するようになっている。

また、制御回路ＣＯＮが出力した制御信号Ｓ１、Ｓ２により、アンプ装置ＡＤの活性化状態と非活性化状態とが切り替えられるようになっている。

ここで、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値（例えば、１．８Ｖ）以上の場合には、制御信号Ｓ１、Ｓ２により、アンプ装置ＡＤを活性化させるようになっている。すなわち、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値以上の場合には、制御信号Ｓ１により第２のスイッチ素子ＳＷ２をオンし、且つ、制御信号Ｓ２によりアンプ回路ＡＭＰを活性化するようになっている。

これにより、電源電圧Ｖｉｎが第１の規定値以上の場合には、アンプ装置ＡＤは、モニタ電圧Ｖｍと基準電圧Ｖｒｅｆとが等しくなるように、第２の出力端子Ｔ２から主ＭＯＳトランジスタＭ１の動作を制御する制御電圧ＳＶを主ＭＯＳトランジスタＭ１のゲートに出力する。

さらに、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値以上の場合には、制御信号Ｓ１により、第１のスイッチ素子ＳＷ１をオフにする。これにより、ゲート電圧生成回路ＧＧの第１の出力端子Ｔ１は、主ＭＯＳトランジスタＭ１のゲートと絶縁された状態になる。

このように、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値以上の場合には、半導体集積回路１００がシリーズレギュレータとして機能するように切り替える動作を制御するようになっている。

一方、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値未満の場合には、制御信号Ｓ１、Ｓ２により、アンプ装置ＡＤを非活性化させる。すなわち、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値未満の場合には、制御信号Ｓ１により第２のスイッチ素子ＳＷ２をオフし、且つ、制御信号Ｓ２によりアンプ回路ＡＭＰを非活性化するようになっている。

これにより、電源電圧Ｖｉｎが第１の規定値未満の場合には、アンプ装置ＡＤは、第２の出力端子Ｔ２をハイインピーダンスにする。

さらに、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値未満の場合には、制御信号Ｓ１により、第１のスイッチ素子ＳＷ１をオンにする。これにより、ゲート電圧生成回路ＧＧの第１の出力端子Ｔ１は、主ＭＯＳトランジスタＭ１のゲートと導通された状態になる。すなわち、制御回路ＣＯＮは、ゲート電圧生成回路ＧＧが出力した第１の出力端子Ｔ１のゲート電圧ＶＧを主ＭＯＳトランジスタＭ１のゲートに印加する。これにより、主ＭＯＳトランジスタＭ１がオンする。

このように、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値未満の場合には、半導体集積回路１００が電源スイッチとして機能するように切り替える動作を制御するようになっている。

ここで、既述のように、ゲート電圧生成回路ＧＧが出力するゲート電圧ＶＧは、負電圧である。したがって、半導体集積回路１００が電源スイッチとして機能する場合、ゲート電圧ＶＧが主ＭＯＳトランジスタＭ１のゲートに印加されることにより、主ＭＯＳトランジスタＭ１の抵抗値をより低くすることができる。すなわち、主ＭＯＳトランジスタＭ１の小型化が可能であり、回路面積の縮小を図ることができる。

このように、半導体集積回路１００では、制御回路ＣＯＮが入力電源電圧Ｖｉｎと出力電源電圧Ｖｉｎを監視して、自動的にレギュレータ動作させるか電源スイッチ動作させるかを判別する。したがって、半導体集積回路１００は、システム的な使い方が容易である。

なお、制御回路ＣＯＮは、半導体集積回路１００の外部に設けられていてもよい。

また、半導体集積回路１００は、シリーズレギュレータまたは電源スイッチとして機能するための主ＭＯＳトランジスタＭ１が同じであるため、回路面積を削減できる。

以上のように、本実施例１に係る半導体集積回路によれば、電源電圧に応じて、回路面積の縮小を図りつつ、シリーズレギュレータまたは電源スイッチの何れか一方として動作することができる。

既述の実施例１では、主ＭＯＳトランジスタがｐＭＯＳトランジスタである場合について、説明した。

本実施例２においては、主ＭＯＳトランジスタがｎＭＯＳトランジスタである場合について、説明する。

図３は、実施例２に係る半導体集積回路２００の構成の一例を示す回路図である。図３において、図１の符号と同じ符号は、実施例１と同様の構成を示す。

図３に示すように、半導体集積回路２００は、主ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１ａと、分圧回路Ｒと、ゲート電圧生成回路ＧＧと、第１のスイッチ素子ＳＷ１と、バッファＢと、インバータＩＮと、アンプ装置ＡＤと、制御回路ＣＯＮと、を備える。

既述のように、主ＭＯＳトランジスタＭ１ａは、入力電源端子Ｔｉｎにドレインが接続され、出力端子Ｔｏｕｔにソースおよびバッグゲートが接続されたｎＭＯＳトランジスタである。

ゲート電圧生成回路ＧＧは、ここでは、正のゲート電圧ＶＧを第１の出力端子Ｔ１から出力するようになっている。

また、第１のスイッチ素子ＳＷ１は、第２の出力端子Ｔ２にソースおよびバッグゲートが接続され、前記第１の出力端子Ｔ１にドレインが接続された第１のスイッチｐＭＯＳトランジスタＭ２ａである。

また、アンプ装置ＡＤは、第２のスイッチ素子ＳＷ２と、出力ｐＭＯＳトランジスタＭｐと、出力ｎＭＯＳトランジスタＭｎと、アンプ回路ＡＭＰと、を有する。

第２のスイッチ素子ＳＷ２は、入力電源端子Ｔｉｎに一端が接続されている。

この第２のスイッチ素子ＳＷ２は、入力電源端子Ｔｉｎと出力ｐＭＯＳトランジスタＭｐのソースとの間に接続され、ドレインとバッグゲートが接続された第２のスイッチｐＭＯＳトランジスタＭ３ａである。

出力ｐＭＯＳトランジスタＭｐは、第２のスイッチ素子ＳＷ２の他端にソースが接続され、第２の出力端子Ｔ２にドレインが接続され、ソースとバッグゲートとが接続されている。この出力ｐＭＯＳトランジスタＭｐは、アンプ回路ＡＭＰが出力する信号により制御されるようになっている。

出力ｎＭＯＳトランジスタＭｎと、第２の出力端子Ｔ２にドレインが接続され、接地にソースが接続され、ソースとバッグゲートとが接続されている。この出力ｎＭＯＳトランジスタＭｎは、アンプ回路ＡＭＰが出力する信号により制御されるようになっている。

このアンプ回路ＡＭＰは、活性化した場合であって、基準電圧Ｖｒｅｆがモニタ電圧Ｖｍよりも高い場合には、出力ｐＭＯＳトランジスタＭｐをオンする信号を出力し且つ出力ｎＭＯＳトランジスタＭｎをオフする信号を出力するようになっている。

また、アンプ回路ＡＭＰは、活性化した場合であって、基準電圧Ｖｒｅｆがモニタ電圧Ｖｍよりも低い場合には、出力ｐＭＯＳトランジスタＭｐをオフする信号を出力し且つ出力ｎＭＯＳトランジスタＭｎをオンする信号を出力するようになっている。

なお、実施例２に係る半導体集積回路２００のその他の構成および機能は、実施例１と同様である。

すなわち、実施例１と同様に、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値以上の場合には、制御信号Ｓ１、Ｓ２により、アンプ装置ＡＤを活性化させるようになっている。すなわち、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値以上の場合には、制御信号Ｓ１により第２のスイッチ素子ＳＷ２をオンし、且つ、制御信号Ｓ２によりアンプ回路ＡＭＰを活性化するようになっている。

これにより、電源電圧Ｖｉｎが第１の規定値以上の場合には、アンプ装置ＡＤは、モニタ電圧Ｖｍと基準電圧Ｖｒｅｆとが等しくなるように、第２の出力端子Ｔ２から主ＭＯＳトランジスタＭ１ａの動作を制御する制御電圧ＳＶを主ＭＯＳトランジスタＭ１ａのゲートに出力する。

さらに、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値以上の場合には、制御信号Ｓ１により、第１のスイッチ素子ＳＷ１をオフにする。これにより、ゲート電圧生成回路ＧＧの第１の出力端子Ｔ１は、主ＭＯＳトランジスタＭ１ａのゲートと絶縁された状態になる。

さらに、制御回路ＣＯＮは、電源電圧Ｖｉｎが第１の規定値未満の場合には、制御信号Ｓ１により、第１のスイッチ素子ＳＷ１をオンにする。これにより、ゲート電圧生成回路ＧＧの第１の出力端子Ｔ１は、主ＭＯＳトランジスタＭ１ａのゲートと導通された状態になる。すなわち、主ＭＯＳトランジスタＭ１ａのゲートにゲート電圧生成回路ＧＧが生成したゲート電圧ＶＧが印加され、主ＭＯＳトランジスタＭ１ａがオンする。

以上のように、本実施例２に係る半導体集積回路によれば、実施例１と同様に、電源電圧に応じて、回路面積の縮小を図りつつ、シリーズレギュレータまたは電源スイッチの何れか一方として動作することができる。

本実施例３においては、制御回路が電源電圧と出力電圧との電位差に基づいて、制御動作を実行する例について説明する。

図４は、実施例３に係る半導体集積回路３００の構成の一例を示す回路図である。図４において、図１の符号と同じ符号は、実施例１と同様の構成を示す。

図４に示すように、半導体集積回路３００は、実施例１と同様に、主ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、分圧回路Ｒと、ゲート電圧生成回路ＧＧと、第１のスイッチ素子ＳＷ１と、バッファＢと、インバータＩＮと、アンプ装置ＡＤと、制御回路ＣＯＮと、を備える。

ここで、制御回路ＣＯＮは、電源電圧Ｖｉｎ（例えば、１．８Ｖ以上）と出力電圧Ｖｏｕｔ（例えば、１．２Ｖ）との電位差が、第２の規定値（例えば、０．６Ｖ）以上である場合には、電源電圧Ｖｉｎが第１の規定値（１．８Ｖ）以上であると判断するようになっている。

一方、制御回路ＣＯＮは、該電位差が、第２の規定値（例えば、０．６Ｖ）未満である場合には、電源電圧Ｖｉｎが第１の規定値（１．８Ｖ）未満であると判断するようになっている。

このように、制御回路ＣＯＮは、電源電圧と出力電圧との電位差に基づいて、制御動作を実行するようになっている。

なお、実施例３に係る半導体集積回路３００のその他の構成および機能は、実施例１と同様である。

すなわち、本実施例３に係る半導体集積回路によれば、実施例１と同様に、電源電圧に応じて、シリーズレギュレータまたは電源スイッチの何れか一方として動作することができる。

本実施例４においては、実施例３と同様に、制御回路が電源電圧と出力電圧との電位差に基づいて、制御動作を実行する他の例について説明する。

図５は、実施例４に係る半導体集積回路４００の構成の一例を示す回路図である。図５において、図３の符号と同じ符号は、実施例２と同様の構成を示す。

図５に示すように、半導体集積回路４００は、実施例２と同様に、主ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１ａと、分圧回路Ｒと、ゲート電圧生成回路ＧＧと、第１のスイッチ素子ＳＷ１と、バッファＢと、インバータＩＮと、アンプ装置ＡＤと、制御回路ＣＯＮと、を備える。

なお、実施例４に係る半導体集積回路４００のその他の構成および機能は、実施例２と同様である。

すなわち、本実施例４に係る半導体集積回路によれば、実施例２と同様に、電源電圧に応じて、シリーズレギュレータまたは電源スイッチの何れか一方として動作することができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１００〜４００半導体集積回路
Ｍ１主ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）
Ｒ分圧回路
ＧＧゲート電圧生成回路
ＳＷ１第１のスイッチ素子
Ｂバッファ
ＩＮインバータ
ＡＤアンプ装置
ＣＯＮ制御回路

Claims

電源電圧が印加される入力電源端子に一端が接続され、出力電圧を出力する出力電源端子に他端が接続された主ＭＯＳトランジスタと、
前記主ＭＯＳトランジスタがオンする値のゲート電圧を出力するゲート電圧生成回路と、
前記出力電源端子の出力電圧に応じたモニタ電圧と設定された基準電圧とを比較し、この比較結果に応じた制御電圧を出力するアンプ装置と、を備え、
前記電源電圧が第１の規定値以上の場合には、前記アンプ装置を活性化させることにより、前記モニタ電圧と前記基準電圧とが等しくなるように、前記制御電圧を前記主ＭＯＳトランジスタのゲートに印加させ、
一方、前記電源電圧が前記第１の規定値未満の場合には、前記アンプ装置を非活性化させ、前記ゲート電圧を前記主ＭＯＳトランジスタのゲートに印加する
ことを特徴とする半導体集積回路。
前記主ＭＯＳトランジスタのゲートと前記ゲート電圧生成回路の出力端子との間に接続された第１のスイッチ素子をさらに備え、
前記電源電圧が前記第１の規定値以上の場合には、前記第１のスイッチ素子をオフにし、
一方、前記電源電圧が前記第１の規定値未満の場合には、前記第１のスイッチ素子をオンにする
ことを特徴とする請求項１に記載の半導体集積回路。
前記電源電圧が前記第１の規定値未満の場合には、前記アンプ装置の出力はハイインピーダンス出力にすることを特徴とする請求項１または２に記載の半導体集積回路。
前記電源電圧に応じて、前記第１のスイッチ素子および前記アンプ装置の動作を制御する制御回路を備え、
前記制御回路は、
前記電源電圧が前記第１の規定値以上の場合には、前記アンプ装置を活性化させ、さらに、前記第１のスイッチ素子をオフにし、
一方、前記電源電圧が前記第１の規定値未満の場合には、前記アンプ装置を非活性化させる、さらに、前記第１のスイッチ素子をオンにする制御信号を生成する
ことを特徴とする請求項２に記載の半導体集積回路。
前記主ＭＯＳトランジスタは、前記入力電源端子にソースおよびバッグゲートが接続され、前記出力電源端子にドレインが接続されたｐＭＯＳトランジスタであることを特徴とする請求項２に記載の半導体集積回路。
前記ゲート電圧生成回路は、負の電圧を生成する回路を備え、前記負の電圧を生成する回路の出力を前記主ＭＯＳトランジスタのゲートに印加することを特徴とする請求項５に記載の半導体集積回路。
前記主ＭＯＳトランジスタは、前記入力電源端子にドレインが接続され、前記出力電源端子にソースおよびバッグゲートが接続されたｎＭＯＳトランジスタである
ことを特徴とする請求項２に記載の半導体集積回路。
前記ゲート電圧生成回路は、正の電圧を生成する回路を備え、前記正の電圧を生成する回路の出力を主ＭＯＳトランジスタのゲートに印加することを特徴とする請求項７に記載の半導体集積回路。