JP2013128097A - 両極性トランジスタデバイス構造およびその製造方法 - Google Patents

両極性トランジスタデバイス構造およびその製造方法 Download PDF

Info

Publication number
JP2013128097A
JP2013128097A JP2012191341A JP2012191341A JP2013128097A JP 2013128097 A JP2013128097 A JP 2013128097A JP 2012191341 A JP2012191341 A JP 2012191341A JP 2012191341 A JP2012191341 A JP 2012191341A JP 2013128097 A JP2013128097 A JP 2013128097A
Authority
JP
Japan
Prior art keywords
layer
ambipolar
transistor device
device structure
carrier block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012191341A
Other languages
English (en)
Inventor
Chao-Feng Sung
兆峯 宋
Yen-Min Hsieh
▲彦▼▲敏▼ 謝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Industrial Technology Research Institute ITRI
Original Assignee
Industrial Technology Research Institute ITRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Industrial Technology Research Institute ITRI filed Critical Industrial Technology Research Institute ITRI
Publication of JP2013128097A publication Critical patent/JP2013128097A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/484—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
    • H10K10/486—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions the channel region comprising two or more active layers, e.g. forming pn heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/484—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
    • H10K10/488—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions the channel region comprising a layer of composite material having interpenetrating or embedded materials, e.g. a mixture of donor and acceptor moieties, that form a bulk heterojunction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】製造過程を簡素化し、デバイスの効果を上げることのできる両極性トランジスタデバイス構造およびその製造方法を提供する。
【解決手段】両極性トランジスタデバイス構造は、基板と、ゲートと、ソースと、ドレインと、誘電層と、両極性半導体層と、キャリアブロック層とを含む。ゲートは、基板の上に配置される。ソースおよびドレインは、基板の上に配置され、且つゲートの両側に位置する。誘電層は、ゲートと、ソースおよびドレインの間に配置される。両極性半導体層は、少なくともソースとドレインの間に配置される。キャリアブロック層は、両極性半導体層と、ソースおよびドレインの間に配置される。また、両極性トランジスタデバイス構造の製造方法も提供する。
【選択図】図１Ｂ

Description

本発明は、半導体デバイスおよびその製造方法に関するものであり、特に、両極性トランジスタ（ambipolar transistor）デバイス構造およびその製造方法に関するものである。
インバータ（inverter）は、集積回路における基本的なデバイスである。インバータは、入力信号の位相を１８０度反転することができるため、この種の回路は、音声増幅器や時間発振器等の模擬回路に応用される。電子回路の設計には、このインバータが常に必要とされる。
一般的に、インバータの製造には２種類の方法がある。１つ目は、単極性インバータを製造し、２つの単極性のトランジスタ（ＰＭＯＳまたはＮＭＯＳ）により直接相補型論理を構成する方法である。単一形態のＰＭＯＳまたはＮＭＯＳにより直接構成されるため、ソース／ドレイン電極は１種類の金属しか必要とせず、能動層材料も単一形態（Ｐ型またはＮ型）材料だけでよい。そのため、製造過程を簡素化できるという利点があるが、信号が歪みやすく、動力の消費が比較的高いという欠点も有する。
２つ目の方法は、比較的よく見られる方法であり、Ｎ型とＰ型の有機薄膜トランジスタを同時に直列に並べて、相補型のインバータ回路を構成する方法である。動力の消費が低いだけでなく、安定性が高く、雑音許容度も比較的高いという利点がある。しかしながら、Ｎ型およびＰ型の能動層を同一基板上に同時に製造し、さらに個別のパターン化プロセスを行う必要もあるため、各層の材料特性の破損を回避するのが非常に難しい。
負／正のキャリア輸送を同時に備える能動層の形成を選択した場合、単一能動層を用いて両極性の電界効果トランジスタを製造し、ＣＭＯＳインバータ回路を完成させることができるが、両極性の電界効果トランジスタは、電子輸送とホール輸送の特性を同時に有するため、デバイスのＯＮ／ＯＦＦ比が低く、両極性の電界効果トランジスタが低い電場で操作されると明らかな電流発生が生じるので、直列に並べることによってインバータを形成する時にゲイン（gain）が低くなりすぎて、応用に不利である。
したがって、本発明の目的は、電流のＯＮ／ＯＦＦ比を大幅に上げることができるとともに、低い電場で操作しても明らかな電流発生が生じず、応用範囲を広げることのできる有機両極性トランジスタデバイス構造を提供することにある。
本発明の目的は、また、１回のパターン化ステップのみでＮ型とＰ型の有機半導体層を同時に定義することによって、製造過程を効果的に簡素化し、デバイスの効果を高めることのできる有機両極性トランジスタデバイスの製造方法を提供することにある。
本発明は、基板と、ゲートと、ソースと、ドレインと、誘電層と、両極性半導体層と、キャリアブロック層とを含む両極性トランジスタデバイス構造を提供する。ゲートは、基板の上に配置される。ソースおよびドレインは、基板の上に配置され、且つゲートの両側に位置する。誘電層は、ゲートと、ソースおよびドレインの間に配置される。両極性半導体層は、少なくともソースとドレインの間に配置される。キャリアブロック層は、両極性半導体層と、ソースおよびドレインの間に配置される。
本発明の１つの実施形態中、上述したソースおよびドレインは、ゲートの上方に位置する。
本発明の１つの実施形態中、上述した両極性半導体層は、ソースおよびドレインの上方にさらに延伸する。
本発明の１つの実施形態中、上述した両極性半導体層は、ソースおよびドレインの下方にさらに延伸する。
本発明の１つの実施形態中、上述したゲートは、ソースおよびドレインの上方に位置する。
本発明の１つの実施形態中、上述した両極性半導体層は、ソースおよびドレインの上方にさらに延伸する。
本発明の１つの実施形態中、上述した両極性半導体層は、ソースおよびドレインの下方にさらに延伸する。
本発明の１つの実施形態中、上述した両極性半導体層は、Ｎ型有機半導体材料とＰ型有機半導体材料を積み重ねることによって形成される。
本発明の１つの実施形態中、上述した両極性半導体層は、Ｎ型有機半導体材料とＰ型有機半導体材料を混合することによって形成される。
本発明の１つの実施形態中、上述した両極性半導体層は、両極特性を有する有機半導体材料から形成される。
本発明の１つの実施形態中、上述した両極性半導体層は、Ｎ型無機半導体材料とＰ型無機半導体材料を積み重ねることによって形成される。
本発明の１つの実施形態中、上述したキャリアブロック層は、電子ブロック層である。
本発明の１つの実施形態中、上述した電子ブロック層は、無機材料により形成され、無機材料は、ＷＯ3、Ｖ2Ｏ5またはＭｏＯ3を含む。
本発明の１つの実施形態中、上述した電子ブロック層は、有機材料により形成され、有機材料は、４'，４"‐トリス（Ｎ‐（３‐メチルフェニル）‐Ｎ‐フェニルアミノ）トリフェニルアミン（4',4"-tris(N-(3-methylphenyl)-N-phenylamino)triphenylamine）（m-MTDATA）、または、ビス（２‐メチル‐８‐キノリノラト‐Ｎ１，Ｏ８）‐（１，１'‐ビフェニル‐４‐オラト）アルミニウム（Bis(2-methyl-8-quinolinolato-N1,O8)-(1,1'-Biphenyl-4-olato) aluminium）（BALq）を含む。
本発明の１つの実施形態中、上述したキャリアブロック層は、ホールブロック層である。
本発明の１つの実施形態中、上述したホールブロック層は、無機材料により形成され、無機材料は、ＬｉＦ、ＣｓＦおよびＴｉＯ2を含む。
本発明の１つの実施形態中、上述したホールブロック層は、有機材料により形成され、有機材料は、２，９‐ジメチル‐４，７‐ジフェニル‐１，１０‐フェナントロリン（2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline）（BCP）を含む。
本発明は、また、両極性トランジスタデバイス構造の製造方法を提供する。基板の上に、ソースおよびドレインを形成する。基板の上および少なくともソースとドレインの間に、キャリアブロック層および両極性半導体層を順番に形成する。両極性半導体層の上に、誘電層を形成する。ソースとドレインの間の誘電層の上に、ゲートを形成する。誘電層は、ゲート、ソースおよびドレインを、間隔をおいて配置する。
本発明の１つの実施形態中、上述したキャリアブロック層および両極性半導体層を形成するステップは、基板の上に、キャリアブロック材料層、両極性半導体材料層およびパターン化フォトレジスト層を順番に形成することと、パターン化フォトレジスト層をマスキングして、キャリアブロック材料層および両極性半導体材料層に対して順番にエッチングプロセスを行い、一部のキャリアブロック材料層および一部の両極性半導体材料層を除去することと、パターン化フォトレジスト層を除去することとを含む。
本発明の１つの実施形態中、上述したキャリアブロック材料層を形成するステップは、蒸着法を行うことを含む。
本発明の１つの実施形態中、上述した両極性半導体材料層を形成するステップは、蒸着法、共蒸着法、スパッタリング法、有機金属化学気相成長法、または溶液プロセスを行うことを含む。
本発明の１つの実施形態中、上述した両極性半導体材料層は、Ｎ型有機半導体材料とＰ型有機半導体材料を積み重ねることによって形成される。
本発明の１つの実施形態中、上述した両極性半導体層は、Ｎ型有機半導体材料とＰ型有機半導体材料を混合することによって形成される。
本発明の１つの実施形態中、上述した両極性半導体層は、両極特性を有する有機半導体材料により形成される。
本発明の１つの実施形態中、上述した両極性半導体層は、Ｎ型無機半導体材料とＰ型無機半導体材料を積み重ねることによって形成される。
本発明の１つの実施形態中、上述したキャリアブロック層は、電子ブロック層である。
本発明の１つの実施形態中、上述した電子ブロック層は、無機材料により形成され、無機材料は、ＷＯ3、Ｖ2Ｏ5またはＭｏＯ3を含む。
本発明の１つの実施形態中、上述した電子ブロック層は、有機材料により形成され、有機材料は、４'，４"‐トリス（Ｎ‐（３‐メチルフェニル）‐N‐フェニルアミノ）トリフェニルアミン（m-MTDATA）、または、ビス（２‐メチル‐８‐キノリノラト‐Ｎ１、Ｏ８）‐（１，１'‐ビフェニル‐４‐オラト）アルミニウム（BALq）を含む。
本発明の１つの実施形態中、上述したキャリアブロック層は、ホールブロック層である。
本発明の１つの実施形態中、上述したホールブロック層は、無機材料により形成され、無機材料は、ＬｉＦ、ＣｓＦおよびＴｉＯ2を含む。
本発明の１つの実施形態中、上述したホールブロック層は、有機材料により形成され、有機材料は、２，９‐ジメチル‐４，７‐ジフェニル‐１，１０‐フェナントロリン（BCP）を含む。
本発明は、また、両極性トランジスタデバイス構造の製造方法を提供する。第１区域と第２区域を有する基板を提供する。第１区域の基板の上に、第１ソースおよび第１ドレインを形成する。第１区域および第２区域の基板の上に、第１キャリアブロック材料層、両極性半導体材料層および第２キャリアブロック材料層を順番に形成する。第１キャリアブロック材料層、両極性半導体材料層および第２キャリアブロック材料層をパターン化して、第１区域の基板の上に、第１ソースと第１ドレインを覆う第１堆積構造を形成し、第２区域の基板の上に、第２堆積構造を形成する。第２堆積構造の上に、第２ソースおよび第２ドレインを形成する。基板の上に、誘電層を形成して、第１堆積構造および第２堆積構造を覆う。第１ソースと第１ドレインの間の誘電層の上に、第１ゲートを形成し、第２ソースと第２ドレインの間の誘電層の上に、第２ゲートを形成する。
本発明の１つの実施形態中、上述した第１キャリアブロック材料層、両極性半導体材料層および第２キャリアブロック材料層を順番にパターン化するステップは、第２キャリアブロック材料層の上に、パターン化フォトレジスト層を形成することと、パターン化フォトレジスト層をマスキングして、一部の第１キャリアブロック材料層、一部の両極性半導体材料層および一部の第２キャリアブロック材料層を除去することと、パターン化フォトレジスト層を除去することとを含む。
本発明の１つの実施形態中、上述した第１キャリアブロック材料層または第２キャリアブロック材料層を形成するステップは、蒸着法を行うことを含む。
本発明の１つの実施形態中、上述した両極性半導体材料層を形成するステップは、蒸着法、共蒸着法、スパッタリング法、有機金属化学気相成長法、または溶液プロセスを行うことを含む。
本発明の１つの実施形態中、上述した両極性半導体材料層は、Ｎ型有機半導体材料とＰ型有機半導体材料を積み重ねることによって形成される。
本発明の１つの実施形態中、上述した両極性半導体材料層は、Ｎ型有機半導体材料とＰ型有機半導体材料を混合することによって形成される。
本発明の１つの実施形態中、上述した両極性半導体材料層は、両極特性を有する有機半導体材料により形成される。
本発明の１つの実施形態中、上述した両極性半導体層は、Ｎ型無機半導体材料とＰ型無機半導体材料を積み重ねることによって形成される。
本発明の１つの実施形態中、上述した第１区域がＰ型素子領域で、第２区域がＮ型素子領域である時、第１キャリアブロック材料層は、電子ブロック材料層であり、第２キャリアブロック材料層は、ホールブロック材料層である。あるいは、第１区域がＮ型素子領域で、第２区域がＰ型素子領域である時、第１キャリアブロック材料層は、ホールブロック材料層であり、第２キャリアブロック材料層は、電子ブロック材料層である。
本発明の１つの実施形態中、上述した第１キャリアブロック材料層または第２キャリアブロック材料層が電子ブロック材料層である時、電子ブロック材料層は、無機材料または有機材料により形成される。
本発明の１つの実施形態中、上述した無機材料は、ＷＯ3、Ｖ2Ｏ5またはＭｏＯ3を含む。
本発明の１つの実施形態中、上述した有機材料は、４'，４"‐トリス（Ｎ‐（３‐メチルフェニル）‐N‐フェニルアミノ）トリフェニルアミン（m-MTDATA）、または、ビス（２‐メチル‐８‐キノリノラト‐Ｎ１、Ｏ８）‐（１，１'‐ビフェニル‐４‐オラト）アルミニウム（BALq）を含む。
本発明の１つの実施形態中、上述した第１キャリアブロック材料層または第２キャリアブロック材料層がホールブロック材料層である時、ホールブロック材料層は、無機材料または有機材料により形成される。
本発明の１つの実施形態中、上述した無機材料は、ＬｉＦ、ＣｓＦおよびＴｉＯ2を含む。
本発明の１つの実施形態中、上述した有機材料は、２，９‐ジメチル‐４，７‐ジフェニル‐１，１０‐フェナントロリン（BCP）を含む。
本発明は、さらに、両極性トランジスタデバイス構造の製造方法を提供する。基板の上に、両極性半導体層およびキャリアブロック層を順番に形成する。キャリアブロック層の上に、ソースおよびドレインを形成する。基板の上に、誘電層を形成して、ソースおよびドレインを覆う。ソースとドレインの間の誘電層の上に、ゲートを形成する。
本発明は、また、両極性トランジスタデバイス構造の製造方法を提供する。基板の上に、ゲートを形成する。基板の上に、誘電層を形成して、ゲートを覆う。ゲートの両側にある誘電層の上に、ソースおよびドレインを形成する。誘電層の上および少なくともソースとドレインの間に、キャリアブロック層および両極性半導体層を順番に形成する。
本発明は、また、両極性トランジスタデバイス構造の製造方法を提供する。基板の上に、ゲートを形成する。基板の上に、誘電層を形成してゲートを覆う。誘電層の上に、両極性半導体層およびキャリアブロック層を順番に形成する。ゲートの両側にあるキャリアブロック層の上に、ソースおよびドレインを形成する。
本発明は、さらに、両極性トランジスタデバイス構造の製造方法を提供する。第１区域と第２区域を有する基板を提供する。第１区域の基板の上に、第１ゲートを形成し、第２区域の基板の上に、第２ゲートを形成する。基板の上に、誘電層を形成して、第１ゲートおよび第２ゲートを覆う。第１区域の誘電層の上に、第１ソースおよび第１ドレインを形成する。第１区域および第２区域の基板の上に、第１キャリアブロック材料層、両極性半導体材料層および第２キャリアブロック材料層を順番に形成する。第１キャリアブロック材料層、両極性半導体材料層および第２キャリアブロック材料層をパターン化して、第１区域の基板の上に、第１ソースと第１ドレインを覆う第１堆積構造を形成し、第２区域の基板の上に、第２堆積構造を形成する。第２堆積構造の上に、第２ソースおよび第２ドレインを形成する。
以上のように、本発明の両極性トランジスタデバイス構造は、ソース／ドレインと両極性能動層の間に電子ブロック層またはホールブロック層を加えることによって、両極性半導体層の中から単極性のデバイス電気的特性を別々に抽出することができるため、論理回路の設計の応用に適合させることができる。また、本発明の製造方法は単純であり、１回のパターン化ステップのみでＮ型とＰ型の半導体層を同時に定義することができるため、周知のようなパターン化プロセスを何回も行うことによる半導体材料への影響を減らすことができ、両極性デバイスの効果を効果的に上げることができる。
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
本発明の第１実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第１実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第２実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第２実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第３実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第３実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第３実施形態に係る両極性トランジスタデバイス構造を示した概略的断面図である。 本発明の第４実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第４実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第４実施形態に係る両極性トランジスタデバイス構造を示した概略的断面図である。 本発明の第５実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第５実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第５実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第６実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第６実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第６実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。 本発明の第６実施形態に係る両極性トランジスタデバイス構造を示した概略的断面図である。 実施例１と比較例１の有機電界効果トランジスタのＩd〜Ｖg図である。 実施例２と比較例１の有機電界効果トランジスタのＩd〜Ｖg図である。 実施例３と比較例１の有機電界効果トランジスタのＩd〜Ｖg図である。
本発明は、両極性トランジスタデバイス構造を提供する。ソース／ゲートと両極性半導体層の間にキャリアブロック層（例えば、電子ブロック層またはホールブロック層）を加え、ブロック層の特性によりキャリア注入を制限して、デバイス電気的特性がＮ型であるか、あるいはＰ型であるかを決定する。このようにして、両極性半導体層の中から単極性のデバイス電気的特性を別々に抽出することができるため、デバイス操作が単極性電界効果トランジスタ（unipolar FET）と同様になり、論理回路の設計への応用や製造過程の簡素化にさらに適合させることができる。
両極性トランジスタデバイスは、上ゲート構造または下ゲート構造であってもよいため、構成要素間の配置関係によって、４種類の配列組み合わせが可能である。以下、実施形態１から実施形態４において、それぞれ説明する。
［第１実施形態］
図１Ａ〜図１Ｂは、本発明の第１実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。
図１Ａを参照すると、基板１００の上にソース１０２およびドレイン１０４を形成する。基板１００は、剛体基板または可撓性基板であってもよい。剛体基板の材料は、例えば、ガラス、水晶またはシリコンウェハである。可撓性基板の材料は、例えば、アクリル等のプラスチック、金属箔（metal foil）、または紙である。ソース１０２およびドレイン１０４の形成方法は、例えば、まず、基板１００の上に金属層（図示せず）を形成し、それからリソグラフィやエッチングプロセスにより金属層をパターン化して形成する方法である。金属層の材料は、例えば、金、銀、銅、アルミニウム、モリブデン、クロムまたはその合金である。金属層の形成方法は、蒸着法等の物理気相成長プロセスを行うことを含む。別の実施形態において、基板１００の上にソース１０２およびドレイン１０４を直接形成してもよく、例えば、導電性インクジェット方式またはその他の転写技術等により製造する。
その後、基板１００の上および少なくともソース１０２とドレイン１０４の間に、キャリアブロック層１０６および両極性半導体層１０８を順番に形成する。本実施形態において、キャリアブロック層１０６および両極性半導体層１０８は、ソース１０２、ドレイン１０４およびソース１０２とドレイン１０４の間にあるチャネル区域を覆う。キャリアブロック層１０６および両極性半導体層１０８の形成方法は、基板１００の上にキャリアブロック材料層、両極性半導体材料層およびパターン化フォトレジスト層（図示せず）を順番に形成することと、パターン化フォトレジスト層をマスキングして、キャリアブロック材料層および両極性半導体材料層に対してエッチングプロセスを行い、一部のキャリアブロック材料層および一部の両極性半導体材料層を除去することと、パターン化フォトレジスト層を除去することとを含む。キャリアブロック材料層の形成方法は、例えば、蒸着法等の物理気相成長プロセスを行うことである。両極性半導体材料層は、Ｎ型有機半導体材料とＰ型有機半導体材料を個別に蒸着するか、Ｎ型無機半導体材料とＰ型無機半導体材料を蒸着またはスパッタリングするか、Ｎ型有機半導体材料とＰ型有機半導体材料を共蒸着するか、あるいは、両極性の有機半導体材料を蒸着することによって形成される。
キャリアブロック層１０６は、電子ブロック層であってもよい。電子ブロック層は、無機材料により形成されてもよく、無機材料は、例えば、ＷＯ3、Ｖ2Ｏ5またはＭｏＯ3である。電子ブロック層は、また、有機材料により形成されてもよく、有機材料は、例えば、４'，４"‐トリス（Ｎ‐（３‐メチルフェニル）‐N‐フェニルアミノ）トリフェニルアミン（4',4"-tris(N-(3-methylphenyl)-N-phenylamino)triphenylamine）（m-MTDATA）、または、ビス（２‐メチル‐８‐キノリノラト‐Ｎ１、Ｏ８）‐（１，１'‐ビフェニル‐４‐オラト）アルミニウム（Bis(2-methyl-8-quinolinolato-N1,O8)-(1,1'-Biphenyl-4-olato)aluminium）（BALq）である。
また、キャリアブロック層１０６は、ホールブロック層であってもよい。ホールブロック層は、無機材料により形成されてもよく、無機材料は、例えば、ＬｉＦ、ＣｓＦまたはＴｉＯ2である。ホールブロック層は、また、有機材料により形成されてもよく、有機材料は、例えば、２，９‐ジメチル‐４，７‐ジフェニル‐１，１０‐フェナントロリン（2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline）（BCP）である。
特に注意すべきこととして、本発明の両極性半導体材料は、ホール特性および電子特性を互いに「均衡」を取った材料を指す。１つの実施形態において、両極性半導体層１０８は、Ｎ型有機半導体材料とＰ型有機半導体材料を積み重ねることにより形成される。Ｎ型有機半導体材料は、例えば、Ｎ，Ｎ'‐ジトリデシル‐３，４，９，１０‐ペリレン‐テトラカーボキシリック‐ジイミド（N,N′-ditridecyl-3,4,9,10-perylene tetracarboxylic diimide）（PTCDI-C13）、Ｃ60、または６，６‐フェニル‐Ｃ６１‐ブチル酸メチルエステル（[6,6]-phenyl-C61-butyric acid methyl ester）（PCBM）である。Ｐ型有機半導体材料は、例えば、ペンタセン（pentacene）またはポリ（３‐ヘキシルチオフェン）（poly(3-hexylthiophene)）（P3HT）である。Ｎ型有機半導体材料とＰ型有機半導体材料は、例えば、それぞれ蒸着法により形成される。別の実施形態において、両極性半導体層１０８は、Ｎ型有機半導体材料とＰ型有機半導体材料を混合することにより形成される。溶液方式または共蒸着法で上述したＮ型有機半導体材料とＰ型有機半導体材料を混合することにより形成される。さらに別の実施形態において、両極性半導体層１０８は、両極特性を有する有機半導体材料により形成される。両極特性を有する有機半導体材料は、例えば、ポリ（ジケトピロロピロール-チオフェンベンゾチアジアーゾルチオフェン）(poly(diketopyrrolopyrrole-thiophenebenzothiadiazolethiophene), PDPP-TBT)、８，９，１０，１１‐テトラクロロ‐６，１３‐ビス（トリイソプロピルシリルエチニル）‐１‐アザペンタセン（8,9,10,11-tetrachloro-6,13-bis(triisopropylsilylethynyl)-1-azapentacene）であり、その形成方法は、例えば、蒸着法および溶液プロセスを行うことである。別の実施形態において、両極性半導体層１０８は、Ｎ型無機半導体材料とＰ型無機半導体材料を積み重ねることにより形成され、その形成方法は、例えば、スパッタリング法を行うことである。Ｎ型無機半導体材料は、例えば、ＩＧＺＯ(Indium Gallium Zinc Oxide)であり、Ｐ型無機半導体材料は、例えば、ＳｎＯである。
それから、図１Ｂを参照すると、両極性半導体層１０８の上に誘電層１１０を形成する。本実施形態において、誘電層１１０は、キャリアブロック層１０６および両極性半導体層１０８を覆う。誘電層１１０の形成方法は、例えば、まず、基板１００の上に誘電材料層（図示せず）を形成し、それからリソグラフィやエッチングプロセスを利用して誘電材料層をパターン化することにより形成する方法である。誘電層１１０の材料は、無機誘電材料または有機誘電材料を含む。無機誘電材料は、例えば、酸化シリコンまたは窒化シリコンである。有機誘電材料は、例えば、ポリビニルピロリドン（polyvinyl pyrrolidone, PVP）またはパリレン（parylene）等である。誘電材料の形成方法は、例えば、化学気相成長法、スピンコーティング法または蒸着法を行うことである。
それから、ソース１０２とドレイン１０４の間の誘電層１１０の上にゲート１１２を形成する。誘電層１１０は、ゲート１１２、ソース１０２およびドレイン１０４を、間隔をおいて配置する。ゲート１１２の形成方法は、例えば、まず、ゲート材料層（図示せず）を形成し、それからリソグラフィやエッチングプロセスを利用してゲート材料層をパターン化することにより形成する方法である。ゲート材料層の材料は、例えば、金、銀、銅、アルミニウム、モリブデン、クロムまたはその合金である。ゲート材料層の形成方法は、蒸着法等の物理気相成長プロセスを行うことを含む。別の実施形態において、基板１００の上にゲート１１２を直接形成してもよく、例えば、導電性インクジェット方式またはその他の転写技術等により製造する。
その後、基板１００の上方に保護層（図示せず）を形成して、ゲート１１２および誘電層１１０を覆ってもよい。ここまでで、第１実施形態の両極性トランジスタデバイス構造１０の製造が完了する。
図１Ｂに示すように、第１実施形態の両極性トランジスタデバイス構造１０は、上ゲート構造であり、基板１００と、ソース１０２と、ドレイン１０４と、キャリアブロック層１０６と、両極性半導体層１０８と、誘電層１１０と、ゲート１１２とを含む。ソース１０２とドレイン１０４、ゲート１１２は、いずれも基板１００の上に配置され、ゲート１１２は、ソース１０２とドレイン１０４の上に位置する。ソース１０２とドレイン１０４は、ゲート１１２の両側に位置する。誘電層１１０は、ゲート１１２と、ソース１０２およびドレイン１０４の間に配置される。両極性半導体層１０８は、少なくともソース１０２とドレイン１０４の間に配置される。本実施形態において、両極性半導体層１０８は、ソース１０２とドレイン１０４の上方にさらに延伸する。具体的に説明すると、両極性半導体層１０８は、ソース１０２、ドレイン１０４およびソース１０２とドレイン１０４の間にあるチャネル区域を覆う。キャリアブロック層１０６は、両極性半導体層１０８と、ソース１０２およびドレイン１０４の間に配置される。
特に説明すべきこととして、両極性トランジスタデバイス構造１０がＰ型電界効果トランジスタ（P-type FET）の場合、電子の通過をブロックしてホールの注入を許容するよう、キャリアブロック層１０６は、電子ブロック層であってもよい。また、両極性トランジスタデバイス構造１０がＮ型電界効果トランジスタ（N-type FET）の場合、ホールの通過をブロックして電子の注入を許容するよう、キャリアブロック層１０６は、ホールブロック層であってもよい。この方法により、両極性半導体層１０８の中から単極性のデバイス電気的特性を個別に抽出する目的を達成することができる。
［第２実施形態］
図２Ａ〜図２Ｂは、本発明の第２実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。第２実施形態の両極性トランジスタデバイス構造２０は、第１実施形態の両極性トランジスタデバイス構造１０と類似するため、以下では異なる点のみを説明し、同じ部分は繰り返し説明しない。
まず、図２Ａを参照すると、基板２００の上に両極性半導体層２０２およびキャリアブロック層２０４を形成する。両極性半導体層２０２およびキャリアブロック層２０４の形成方法は、基板２００の上に両極性半導体材料層、キャリアブロック材料層およびパターン化フォトレジスト層（図示せず）を順番に形成することと、パターン化フォトレジスト層をマスキングして、両極性半導体材料層およびキャリアブロック材料層に対してエッチングプロセスを行い、一部の両極性半導体材料層および一部のキャリアブロック材料層を除去することと、パターン化フォトレジスト層を除去することとを含む。両極性半導体材料層は、Ｎ型有機半導体材料とＰ型有機半導体材料を個別に蒸着するか、Ｎ型無機半導体材料とＰ型無機半導体材料を蒸着またはスパッタリングするか、Ｎ型有機半導体材料とＰ型有機半導体材料を共蒸着するか、あるいは、両極性の有機半導体材料を蒸着することによって形成されてもよい。キャリアブロック材料層の形成方法は、例えば、蒸着法等の物理気相成長プロセスを行うことである。第２実施形態の基板２００、両極性半導体層２０２およびキャリアブロック層２０４の材料は、第１実施形態の基板１００、両極性半導体層１０８およびキャリアブロック層１０６の材料と類似するため、ここでは繰り返し説明しない。
１つの実施形態において、基板２００と両極性半導体層２０２の間に絶縁層および表面修飾層（図示せず）を形成してもよい。絶縁層は、例えば、熱酸化法により生成された二酸化シリコン層である。表面修飾層は、例えば、スピンコーティング法により形成されたアモルファスパーフルオロ樹脂（商品名CYTOP）である。
それから、キャリアブロック層２０４の上にソース２０６およびドレイン２０８を形成する。第２実施形態のソース２０６およびドレイン２０８の材料および形成方法は、第１実施形態のソース１０２およびドレイン１０４の材料および形成方法と類似するため、ここでは繰り返し説明しない。
それから、図２Ｂを参照すると、基板２００の上に誘電層２１０を形成して、ソース２０６およびドレイン２０８を覆う。続いて、ソース２０６とドレイン２０８の間にある誘電層２１０の上に、ゲート２１２を形成する。第２実施形態の誘電層２１０およびゲート２１２の材料および形成方法は、第１実施形態の誘電層１１０およびゲート１１２の材料および形成方法と類似するため、ここでは繰り返し説明しない。
図２Ｂに示すように、第２実施形態の両極性トランジスタデバイス構造２０は、上ゲート構造であり、基板２００と、両極性半導体層２０２と、キャリアブロック層２０４と、ソース２０６と、ドレイン２０８と、誘電層２１０と、ゲート２１２とを含む。ソース２０６とドレイン２０８、ゲート２１２は、いずれも基板２００の上に配置され、ゲート２１２は、ソース２０６およびドレイン２０８の上方に位置する。ソース２０６およびドレイン２０８は、ゲート２１２の両側に位置する。誘電層２１０は、ゲート２１２と、ソース２０６とドレイン２０８の間に配置される。両極性半導体層２０２は、少なくともソース２０６とドレイン２０８の間に配置される。本実施形態において、両極性半導体層２０２は、ソース２０６とドレイン２０８の下方にさらに延伸する。具体的に説明すると、両極性半導体層２０２は、ソース２０６とドレイン２０８の間のチャネル区域から両側に向かって、ソース２０６とドレイン２０８の下方に延伸する。キャリアブロック層２０４は、両極性半導体層２０２と、ソース２０６およびドレイン２０８の間に配置される。
特に説明すべきこととして、両極性トランジスタデバイス構造２０がＰ型電界効果トランジスタの場合、キャリアブロック層２０４は、電子ブロック層であってもよい。また、両極性トランジスタデバイス構造２０がＮ型電界効果トランジスタの場合、キャリアブロック層２０４は、ホールブロック層であってもよい。この方法により、両極性半導体層２０２の中から単極性のデバイス電気的特性を個別に抽出する目的を達成することができる。
［第３実施形態］
図３Ａ〜図３Ｂは、本発明の第３実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。第３実施形態の両極性トランジスタデバイス構造３０は、第１実施形態の両極性トランジスタデバイス構造１０と類似するため、以下では異なる点のみを説明し、同じ部分は繰り返し説明しない。
まず、図３Ａを参照すると、基板３００の上にゲート３０２を形成する。そして、基板３００の上に誘電層３０４を形成して、ゲート３０２を覆う。第３実施形態のゲート３０２および誘電層３０４の材料および形成方法は、第１実施形態のゲート１１２および誘電層１１０の材料および形成方法と類似するため、ここでは繰り返し説明しない。
それから、図３Ｂを参照すると、ゲート３０２の両側にある誘電層３０４の上に、ソース３０６およびドレイン３０８を形成する。第３実施形態のソース３０６およびドレイン３０８の材料および形成方法は、第１実施形態のソース１０２およびドレイン１０４の材料および形成方法と類似するため、ここでは繰り返し説明しない。
続いて、誘電層３０４の上および少なくともソース３０６とドレイン３０８の間に、キャリアブロック層３１０および両極性半導体層３１２を順番に形成する。第３実施形態のソース３０６、ドレイン３０８、キャリアブロック層３１０および両極性半導体層３１２の材料および形成方法は、第１実施形態のソース１０２、ドレイン１０４、キャリアブロック層１０６および両極性半導体層１０８の材料および形成方法と類似するため、ここでは繰り返し説明しない。
図３Ｂに示すように、第３実施形態の両極性トランジスタデバイス構造３０は、下ゲート構造であり、基板３００と、ゲート３０２と、誘電層３０４と、ソース３０６と、ドレイン３０８と、キャリアブロック層３１０と、両極性半導体層３１２とを含む。ゲート３０２、ソース３０６およびドレイン３０８は、いずれも基板３００の上に配置され、ゲート３０２は、ソース３０６およびドレイン３０８の下方に位置する。ソース３０６およびドレイン３０８は、ゲート３０２の両側に位置する。誘電層３０４は、ゲート３０２と、ソース３０６およびドレイン３０８の間に配置される。両極性半導体層３１２は、少なくともソース３０６とドレイン３０８の間に配置される。本実施形態において、両極性半導体層３１２は、ソース３０６およびドレイン３０８の上方にさらに延伸する。具体的に説明すると、両極性半導体層３１２は、ソース３０６、ドレイン３０８およびソース３０６とドレイン３０８の間にあるチャネル区域を覆う。キャリアブロック層３１０は、両極性半導体層３１２と、ソース３０６およびドレイン３０８の間に配置される。
また、図３Ｂの両極性トランジスタデバイス構造３０では、ガラス基板３００の上にゲート３０２を形成した場合を例として説明したが、本発明はこれに限定されない。別の実施形態において、基板３００がシリコン基板である場合、図３Ｂ−１の両極性トランジスタデバイス構造３０ａに示すように、ゲート３０２の形成ステップを省略して、基板３００をゲートとして使用してもよい。
特に説明すべきこととして、両極性トランジスタデバイス構造３０がＰ型電界効果トランジスタの場合、キャリアブロック層３１０は、電子ブロック層であってもよい。また、両極性トランジスタデバイス構造３０がＮ型電界効果トランジスタの場合、キャリアブロック層３１０は、ホールブロック層であってもよい。この方法により、両極性半導体層３１２の中から単極性のデバイス電気的特性を個別に抽出する目的を達成することができる。
［第４実施形態］
図４Ａ〜図４Ｂは、本発明の第４実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。第４実施形態の両極性トランジスタデバイス構造４０は、第１実施形態の両極性トランジスタデバイス構造１０と類似するため、以下では異なる点のみを説明し、同じ部分は繰り返し説明しない。
まず、図４Ａを参照すると、基板４００の上にゲート４０２を形成する。そして、基板４００の上に誘電層４０４を形成して、ゲート４０２を覆う。第４実施形態のゲート４０２および誘電層４０４の材料および形成方法は、第１実施形態のゲート１１２および誘電層１１０の材料および形成方法と類似するため、ここでは繰り返し説明しない。
それから、図４Ｂを参照すると、誘電層４０４の上に両極性半導体層４０６およびキャリアブロック層４０８を順番に形成する。両極性半導体層４０６およびキャリアブロック層４０８の形成方法は、基板４００の上に両極性半導体材料層、キャリアブロック材料層およびパターン化フォトレジスト層（図示せず）を順番に形成することと、パターン化フォトレジスト層をマスキングして、両極性半導体材料層およびキャリアブロック材料層に対してエッチングプロセスを行い、一部の両極性半導体材料層および一部のキャリアブロック材料層を除去することと、パターン化フォトレジスト層を除去することとを含む。両極性半導体材料層は、Ｎ型有機半導体材料とＰ型有機半導体材料を個別に蒸着するか、Ｎ型無機半導体材料とＰ型無機半導体材料を蒸着またはスパッタリングするか、Ｎ型有機半導体材料とＰ型有機半導体材料を共蒸着するか、あるいは、両極性の有機半導体材料を蒸着することによって形成されてもよい。キャリアブロック材料層の形成方法は、例えば、蒸着法等の物理気相成長プロセスを行うことである。第４実施形態の両極性半導体層４０６およびキャリアブロック層４０８の材料は、第１実施形態の両極性半導体層１０８およびキャリアブロック層１０６の材料と類似するため、ここでは繰り返し説明しない。
続いて、ゲート４０２の両側にあるキャリアブロック４０８の上にソース４１０およびドレイン４１２を形成する。第４実施形態のソース４１０およびドレイン４１２の材料および形成方法は、第１実施形態のソース１０２およびドレイン１０４の材料および形成方法と類似するため、ここでは繰り返し説明しない。
図４Ｂに示すように、第４実施形態の両極性トランジスタデバイス構造４０は、下ゲート構造であり、基板４００と、ゲート４０２と、誘電層４０４と、両極性半導体層４０６と、キャリアブロック層４０８と、ソース４１０と、ドレイン４１２とを含む。ゲート４０２、ソース４１０およびドレイン４１２は、いずれも基板４００の上に配置され、ゲート４０２は、ソース４１０およびドレイン４１２の下方に位置する。ソース４１０およびドレイン４１２は、ゲート４０２の両側に位置する。誘電層４０４は、ゲート４０２と、ソース４１０およびドレイン４１２の間に配置される。両極性半導体層４０６は、少なくともソース４１０とドレイン４１２の間に配置される。本実施形態において、両極性半導体層４０６は、ソース４１０およびドレイン４１２の下方にさらに延伸する。具体的に説明すると、両極性半導体層４０６は、ソース４１０とドレイン４１２の間のチャネル区域から両側に向かって、ソース４１０およびドレイン４１２の下方に延伸する。キャリアブロック層４０８は、両極性半導体層４０６と、ソース４１０およびドレイン４１２の間に配置される。
また、図４Ｂの両極性トランジスタデバイス構造４０では、ガラス基板４００の上にゲート４０２を形成した場合を例として説明したが、本発明はこれに限定されない。別の実施形態において、基板４００がシリコン基板である場合、図４Ｂ−１の両極性トランジスタデバイス構造４０ａに示すように、ゲート４０２の形成ステップを省略して、基板４００をゲートとして使用してもよい。
特に説明すべきこととして、両極性トランジスタデバイス構造４０がＰ型電界効果トランジスタの場合、キャリアブロック層４０８は、電子ブロック層であってもよい。また、両極性トランジスタデバイス構造４０がＮ型電界効果トランジスタの場合、キャリアブロック層４０８は、ホールブロック層であってもよい。この方法により、両極性半導体層４０６の中から単極性のデバイス電気的特性を個別に抽出する目的を達成することができる。
続いて、本発明の新構造を応用してＣＭＯＳインバータを製造した場合、両極性半導体層に対して1回のパターン化ステップを行うだけでＰ型電界効果トランジスタとＮ型電界効果トランジスタを同時に製造することができるため、製造過程を大幅に簡素化し、競争力を高めることができる。以下に、２つの実施形態を挙げて説明する。
［第５実施形態］
図５Ａ〜図５Ｃは、本発明の第５実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。
図５Ａを参照すると、まず、基板５００を提供する。基板５００は、第１区域５００ａおよび第２区域５００ｂを有する。基板５００は、剛体基板または可撓性基板であってもよい。それから、第１区域５００ａの上にソース５０２およびドレイン５０４を形成する。ソース５０２およびドレイン５０４の材料および形成方法は、上述した実施形態を参照できるため、ここでは繰り返し説明しない。
続いて、第１区域５００ａおよび第２区域５００ｂの上に、キャリアブロック材料層５０６、両極性半導体材料層５０８、キャリアブロック材料層５１０およびパターン化フォトレジスト層５１２を順番に形成する。
キャリアブロック材料層５０６、５１０は、それぞれ電子ブロック材料層およびホールブロック材料層（または、ホールブロック材料層および電子ブロック材料層）であってもよい。キャリアブロック材料層５０６、５１０の形成方法は、例えば、それぞれ蒸着法等の物理気相成長プロセスを行うことである。両極性半導体材料層５０８は、Ｎ型有機半導体材料とＰ型有機半導体材料を個別に蒸着するか、Ｎ型無機半導体材料とＰ型無機半導体材料を蒸着またはスパッタリングするか、Ｎ型有機半導体材料とＰ型有機半導体材料を共蒸着するか、あるいは、両極性の有機半導体材料を蒸着することによって形成されてもよい。キャリアブロック材料層５０６、５１０および両極性半導体材料層５０８の材料は、上述した実施形態を参照できるため、ここでは繰り返し説明しない。
そして、図５Ｂを参照すると、パターン化フォトレジスト層５１２をマスキングして、キャリアブロック材料層５０６、両極性半導体材料層５０８、キャリアブロック材料層５１０をパターン化し、第１区域５００ａの基板５００上にソース５０２とドレイン５０４を覆う堆積構造５１４を形成し、第２区域５００ｂの基板５００の上に堆積構造５１６を形成する。上述したパターン化ステップは、例えば、エッチングプロセスを行うことである。堆積構造５１４は、（下から上へ）キャリアブロック層５０６ａ、両極性半導体層５０８ａ、キャリアブロック層５１０ａを含む。堆積構造５１６は、（下から上へ）キャリアブロック層５０６ｂ、両極性半導体層５０８ｂ、キャリアブロック層５１０ｂを含む。それから、パターン化フォトレジスト層５１２を除去する。
続いて、図５Ｃを参照すると、第２区域５００ｂの堆積構造５１６の上に、ソース５１８およびドレイン５２０を形成する。ソース５１８およびドレイン５２０の材料および形成方法は、上述した実施形態を参照できるため、ここでは繰り返し説明しない。
それから、基板５００の上に誘電層５２２を形成して、堆積構造５１４および堆積構造５１６を覆う。誘電層５２２の材料および形成方法は、上述した実施形態を参照できるため、ここでは繰り返し説明しない。
続いて、ソース５０２とドレイン５０４の間の誘電層５２２の上に、ゲート５２４を形成し、ソース５１８とドレイン５２０の間の誘電層５２２の上に、ゲート５２６を形成する。ゲート５２４およびゲート５２６の材料および形成方法は、上述した実施形態を参照できるため、ここでは繰り返し説明しない。ここまでで、第５実施形態のＣＭＯＳインバータとしての両極性トランジスタデバイス構造５０が完了する。
１つの実施形態において、第１区域５００ａがＰ型素子領域で、第２区域５００ｂがＮ型素子領域である時、キャリアブロック材料層５０６は電子ブロック材料層で、キャリアブロック材料層５１０はホールブロック材料層である。特に注意すべきこととして、形成されるデバイス電気的特性は、ソース／ドレインと両極性能動層の間のキャリアブロック層（電子ブロック層またはホールブロック層）により決定される。そのため、キャリアブロック材料層５０６が電子ブロック材料層で、キャリアブロック材料層５１０がホールブロック層である時、第１区域５００ａはＰ型素子領域であり、且つ第１区域５００ａ中のキャリアブロック層５１０ａ（ホールブロック層）は作用しない。また、第２区域５００ｂはＮ型素子領域であり、且つ第２区域５００ｂ中のキャリアブロック層５０６ａ（電子ブロック層）は作用しない。
また、別の実施形態において、第１区域５００ａがＮ型素子領域で、第２区域５００ｂがＰ型素子領域である時、キャリアブロック材料層５０６はホールブロック材料層で、キャリアブロック材料層５１０は電子ブロック材料層である。
このように、１回のパターン化プロセスでＮ型とＰ型の半導体層を同時に定義できるため、本発明の両極性トランジスタデバイス構造の製造方法は、製造過程を簡素化し、パターン化プロセスの半導体材料に対する影響を減らすことがで、両極性トランジスタデバイスの効果を効果的に上げることができる。
［第６実施形態］
図６Ａ〜図６Ｃは、本発明の第６実施形態に係る両極性トランジスタデバイス構造の製造方法を示した概略的断面図である。
図６Ａを参照すると、まず、基板６００を提供する。基板６００は、第１区域６００ａおよび第２区域６００ｂを有する。それから、第１区域６００ａの基板６００の上にゲート６０２を形成し、第２区域６００ｂの基板６００の上にゲート６０４を形成する。基板６００の上に誘電層６０６を形成して、ゲート６０２およびゲート６０４を覆う。そして、第１区域６００ａの誘電層６０６の上にソース６０８およびドレイン６１０を形成する。ソース６０８とドレイン６１０の間のチャネル区域は、ゲート６０２に対応する。ゲート６０２、ゲート６０４、誘電層６０６、ソース６０８およびドレイン６１０の材料および形成方法は、上述した実施形態を参照できるため、ここでは繰り返し説明しない。
続いて、図６Ｂを参照すると、第１区域６００ａおよび第２区域６００ｂの基板６００の上に、キャリアブロック材料層６１２、両極性半導体材料層６１４、キャリアブロック材料層６１６およびパターン化フォトレジスト層６１８を順番に形成する。
それから、図６Ｃを参照すると、パターン化フォトレジスト層６１８をマスキングして、キャリアブロック材料層６１２、両極性半導体材料層６１４、キャリアブロック材料層６１６をパターン化し、第１区域６００ａの基板６００上にソース６０８とドレイン６１０を覆う堆積構造６２０を形成し、第２区域６００ｂの基板６００の上に堆積構造６２２を形成する。堆積構造６２０は、（下から上へ）キャリアブロック層６１２ａ、両極性半導体層６１４ａ、キャリアブロック層６１６ａを含む。堆積構造６２２は、（下から上へ）キャリアブロック層６１２ｂ、両極性半導体層６１４ｂ、キャリアブロック層６１６ｂを含む。それから、パターン化フォトレジスト層６１８を除去する。
その後、堆積構造６２２の上にソース６２４およびドレイン６２６を形成する。ソース６２４およびドレイン６２６の材料および形成方法は、上述した実施形態を参照できるため、ここでは繰り返し説明しない。ここまでで、第６実施形態のＣＭＯＳインバータとしての両極性トランジスタデバイス構造６０が完了する。
また、図６Ｃの両極性トランジスタデバイス構造６０では、ガラス基板６００の上にゲート６０２、ゲート６０４を形成した場合を例として説明したが、本発明はこれに限定されない。別の実施形態において、基板６００がシリコン基板である場合、図６Ｃ−１の両極性トランジスタデバイス構造６０ａに示すように、ゲート６０２、ゲート６０４の形成ステップを省略して、基板６００をゲートとして使用してもよい。
１つの実施形態において、第１区域６００ａがＰ型素子領域で、第２区域６００ｂがＮ型素子領域である時、キャリアブロック材料層６１２は電子ブロック材料層で、キャリアブロック材料層６１６はホールブロック材料層である。
また、別の実施形態において、第１区域６００ａがＮ型素子領域で、第２区域６００ｂがＰ型素子領域である時、キャリアブロック材料層６１２はホールブロック材料層で、キャリアブロック材料層６１６は電子ブロック材料層である。
このように、１回のパターン化プロセスでＮ型とＰ型の半導体層を同時に定義できるため、製造過程を簡素化し、パターン化プロセスの半導体材料に対する影響を減らすことができる。
続いて、実施例と比較例を挙げて本発明の効果を実証する。
［実施例１］
基板は、Ｐ型シリコンウェハ（３０〜６０Ω‐ｃｍ、＜１００＞結晶面）を採用する。そして、熱酸化法を利用して、基板上に３００ｎｍの酸化シリコンを成長させて絶縁層とする。その後、スピンコーティング（spin-coating）法を利用して、基板上に８００ÅのＣＹＴＯＰ薄膜を塗布して表面修飾層とする。続いて、基板を真空容器の中に置いて、２．５×１０-6ｔｏｒｒまで抽出し、窒化ホウ素るつぼ（BN crucible）を用いて、０．５〜１Å／ｓｅｃの溶着速度により、それぞれＮ型有機半導体材料であるＰＴＣＤＩ‐Ｃ１３およびＰ型有機半導体材料であるペンタセン（pentacene）を蒸着して、両極性半導体層を形成する。この時、水晶発振器（quartz oscillator）で薄膜の厚さを測定し、さらに白色光線干渉計で校正して、４５０ÅのＰＴＣＤＩ‐Ｃ１３薄膜および５００Åのペンタセン薄膜を形成する。続いて、両極性半導体層の上に、電子ブロック層である５００Åのｍ‐ＭＴＤＡＴＡ薄膜を蒸着する。そして、電子ブロック層の上に、ソースおよびドレイン（金電極）を形成する。図４Ｂ−１に示すように、ここまでで、実施例１のＰ型有機電界効果トランジスタの製造が完了する。デバイスのチャネル長さ（channel length）は２００μｍであり、チャネル幅（channel width）は２，０００μｍである。
特に説明すべきこととして、ペンタセン薄膜とＰＴＣＤＩ薄膜の最低空軌道（ＬＵＭＯ）は約３．２ｅＶ〜３．４ｅＶであり、金の仕事関数（work function）は約５．１ｅＶであるため、ｍ‐ＭＴＤＡＴＡ薄膜は、ＬＵＭＯが１．９ｅＶに達していれば電子の伝送を効果的に阻止することができ、このデバイスの電子ブロック層として適合する。
［実施例２］
実施例１と同じ方法によりデバイスを製造するが、実施例１の電子ブロック層（ｍ‐ＭＴＤＡＴＡ薄膜）の代わりにホールブロック層（ＢＣＰ薄膜）を使用し、実施例１の金電極の代わりに銀電極をソースおよびドレインとして使用する。ここまでで、実施例２のＮ型有機電界効果トランジスタの製造が完了する。
特に説明すべきこととして、ペンタセン薄膜とＰＴＣＤＩ薄膜の最高被占軌道（ＨＯＭＯ）は約５．０ｅＶ〜５．４ｅＶであり、銀の仕事関数は約４．２６ｅＶであるため、ＢＣＰ薄膜は、ＨＯＭＯが６．７ｅＶに達していればホールの伝送を効果的に阻止することができ、このデバイスのホールブロック層として適合する。
［実施例３］
基板は、Ｐ型素子領域とＮ型素子領域を有するＰ型シリコンウェハ（３０〜６０Ω‐ｃｍ、＜１００＞結晶面）を採用する。そして、熱酸化法を利用して、基板上に３００ｎｍの酸化シリコンを成長させて絶縁層とする。その後、スピンコーティング法を利用して、基板上に８００ÅのＣＹＴＯＰ薄膜を塗布して表面修飾層とする。それから、Ｐ型素子領域の基板上にソースとドレイン（金電極）を形成する。続いて、基板を真空容器の中に置いて、２．５×１０-6ｔｏｒｒまで抽出し、窒化ホウ素るつぼ（BN crucible）を用いて、０．５〜１Å／ｓｅｃの溶着速度により、それぞれ電子ブロック層であるｍ‐ＭＴＤＡＴＡ薄膜、両極性半導体材料層であるＰＴＣＤＩ‐Ｃ１３薄膜（４５０Å）およびホールブロック層である５００ÅのＢＣＰ薄膜を蒸着する。それから、パターン化プロセスを行って、Ｐ型素子領域とＮ型素子領域の能動層を同時に定義する。続いて、Ｎ型素子領域の基板の上に、ソースとドレイン（銀電極）を形成する。図６Ｃ−１に示すように、ここまでで、実施例３のＣＭＯＳインバータとしての有機電界効果トランジスタの製造が完了する。
［比較例１］
実施例１と同じ方法により有機電界効果トランジスタを製造するが、電子ブロック層は形成しない。
図７は、実施例１と比較例１の有機電界効果トランジスタのId〜Ｖg図である。図７に示すように、Ｐ型ゲート（Ｖg）は＋１０Ｖから−５０Ｖに変化し、ドレイン（Ｖd）は−４０Ｖの偏圧を持続的に印加している。図中の実線と破線は、それぞれ実施例１と比較例１の有機電界効果トランジスタを示す。
図からわかるように、両極性トランジスタデバイスがｍ‐ＭＴＤＡＴＡの電子ブロック層を追加した場合、電流ＯＮ／ＯＦＦ比（on/off ratio）は、本来の１０から大幅に上昇して１０3になった。電子を抑制した後のＮ型のオフ電流（off current）も操作範囲が比較的大きくなったため、デバイスをさらに安定させることができ、印加電圧差が±１Ｖでも大きな電流変化が発生していない。Ｐ型起動電圧（turn on voltage）は、０Ｖ付近に位置する。
図８は、実施例２と比較例１の有機電界効果トランジスタのId〜Ｖg図である。図８に示すように、Ｎ型ゲート（Ｖg）は−１０Ｖから＋５０Ｖに変化し、ドレイン（Ｖd）は＋４０Ｖの偏圧を持続的に印加している。図中の実線と破線は、それぞれ実施例２と比較例１の有機電界効果トランジスタを示す。
図からわかるように、両極性トランジスタデバイスがＢＣＰホールブロック層を追加した場合、電流ＯＮ／ＯＦＦ比は、本来の１０2から大幅に上昇して１０5になった。ホールを抑制した後のＰ型のオフ電流も操作範囲が比較的大きくなったため、デバイスをさらに安定させることができ、印加電圧差が±１Ｖでも大きな電流変化が発生していない。Ｎ型起動電圧は、０Ｖ付近に位置する。
図９は、実施例３と比較例１の有機電界効果トランジスタのId〜Ｖg図である。図９に示すように、比較例１の伝統的なデバイスの場合、有機トランジスタが両極性伝送の特性を有するため、低電場の時に明らかな電流発生があり、デバイスのＯＮ／ＯＦＦ比を低くするので、応用に不利である。逆に、本発明が提出する実施例３の新構造は、キャリアブロック層と電極の位置を調整することによって、両極性トランジスタの伝達特性をそれぞれ効果的に抑制することができるため、低電場の時に明らかな電流発生がなく、デバイスのＯＮ／ＯＦＦ比を上げることができる。
以上のように、本発明の両極性トランジスタデバイス構造は、ソース／ドレインと両極性能動層の間に電子ブロック層またはホールブロック層を加えることによって、両極性半導体層の中から単極性のデバイス電気的特性をそれぞれ抽出することができるため、両極性半導体トランジスタの実用性を高めるとともに、電流ＯＮ／ＯＦＦ比を大幅に上げることができる。また、本発明の製造方法は単純であり、１回のパターン化プロセスのみでＮ型とＰ型の半導体層を同時に定義することができるため、周知のようなパターン化プロセスを何回も行うことによる半導体材料への影響を減らすことができ、両極性デバイスの効果を効果的に上げることができる。
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
１０、２０、３０、３０ａ、４０、４０ａ、５０、６０、６０ａ 両極性トランジスタデバイス構造
１００、２００、３００、４００、５００、６００ 基板
１０２、２０６、３０６、４１０、５１８、６０８、６２４ ソース
１０４、２０８、３０８、４１２、５２０、６１０、６２６ ドレイン
１０６、２０４、３１０、４０８、５０６ａ、５０６ｂ、５１０ａ、５１０ｂ、６１２ａ、６１２ｂ、６１６ａ、６１６ｂ キャリアブロック層
１０８、２０２、３１２、４０６、５０８ａ、５０８ｂ、６１４ａ、６１４ｂ 両極性半導体層
１１０、２１０、３０４、４０４、５２２、６０６ 誘電層
１１２、２１２、３０２、４０２、５２４、５２６、６０２、６０４ ゲート
５００ａ、６００ａ 第１区域
５００ｂ、６００ｂ 第２区域
５０６、５１０、６１２、６１６ キャリアブロック材料層
５０８、６１４ 両極性半導体材料層
５１２、６１８ パターン化フォトレジスト層
５１４、５１６、６２０、６２２ 堆積構造

Claims (48)

  1. 基板上に配置されたゲートと、
    前記基板上に配置され、前記ゲートの両側に位置するソースおよびドレインと、
    前記ゲートと、前記ソースおよび前記ドレインとの間に配置された誘電層と、
    少なくとも前記ソースと前記ドレインとの間に配置された両極性半導体層と、
    前記両極性半導体層と、前記ソースおよび前記ドレインとの間に配置されたキャリアブロック層と
    を含む両極性トランジスタデバイス構造。
  2. 前記ソースおよび前記ドレインが、前記ゲートよりも前記基板から離れて位置する請求項１記載の両極性トランジスタデバイス構造。
  3. 前記ゲートが、前記ソースおよび前記ドレインよりも前記基板から離れて位置する請求項１記載の両極性トランジスタデバイス構造。
  4. 前記両極性半導体層が、前記ソースおよび前記ドレインよりも前記基板から離れて延伸した請求項１から３の何れか１項に記載の両極性トランジスタデバイス構造。
  5. 前記両極性半導体層が、前記ソースおよび前記ドレインよりも前記基板に近づいて延伸した請求項１から３の何れか１項に記載の両極性トランジスタデバイス構造。
  6. 前記両極性半導体層が、Ｎ型有機半導体材料とＰ型有機半導体材料を積み重ねることによって形成された請求項１〜５のいずれか１項に記載の両極性トランジスタデバイス構造。
  7. 前記両極性半導体層が、Ｎ型有機半導体材料とＰ型有機半導体材料を混合することによって形成された請求項１〜５のいずれか１項に記載の両極性トランジスタデバイス構造。
  8. 前記両極性半導体層が、両極特性を有する有機半導体材料から形成された請求項１〜７のいずれか１項に記載の両極性トランジスタデバイス構造。
  9. 前記両極性半導体層が、Ｎ型無機半導体材料とＰ型無機半導体材料を積み重ねることによって形成された請求項１〜５のいずれか１項に記載の両極性トランジスタデバイス構造。
  10. 前記キャリアブロック層が、電子ブロック層である請求項１〜９のいずれか１項に記載の両極性トランジスタデバイス構造。
  11. 前記電子ブロック層が、無機材料により形成され、前記無機材料が、ＷＯ3、Ｖ2Ｏ5またはＭｏＯ3を含む請求項１０記載の両極性トランジスタデバイス構造。
  12. 前記電子ブロック層が、有機材料により形成され、前記有機材料が、４'，４"‐トリス（Ｎ‐（３‐メチルフェニル）‐Ｎ‐フェニルアミノ）トリフェニルアミン（m-MTDATA）、または、ビス（２‐メチル‐８‐キノリノラト‐Ｎ１、Ｏ８）‐（１，１'‐ビフェニル‐４‐オラト）アルミニウム（BALq）を含む請求項１０記載の両極性トランジスタデバイス構造。
  13. 前記キャリアブロック層が、ホールブロック層である請求項１〜９のいずれか１項に記載の両極性トランジスタデバイス構造。
  14. 前記ホールブロック層が、無機材料により形成され、前記無機材料が、ＬｉＦ、ＣｓＦおよびＴｉＯ2を含む請求項１３記載の両極性トランジスタデバイス構造。
  15. 前記ホールブロック層が、有機材料により形成され、前記有機材料が、２，９‐ジメチル‐４，７‐ジフェニル‐１，１０‐フェナントロリン（BCP）を含む請求項１３記載の両極性トランジスタデバイス構造。
  16. 基板上に、ソースおよびドレインを形成することと、
    前記基板上であり、かつ少なくとも前記ソースと前記ドレインとの間に、キャリアブロック層および両極性半導体層を順番に形成することと、
    前記両極性半導体層上に、誘電層を形成することと、
    前記ソースと前記ドレインとの間の前記誘電層上に、ゲートを形成することと
    を含み、前記誘電層により、前記ゲート、前記ソースおよび前記ドレインの各々が、間隔をおいて配置される両極性トランジスタデバイス構造の製造方法。
  17. 前記キャリアブロック層および前記両極性半導体層を形成するステップが、
    前記基板上に、キャリアブロック材料層、両極性半導体材料層およびパターン化フォトレジスト層を順番に形成することと、
    前記パターン化フォトレジスト層をマスキングして、前記キャリアブロック材料層および前記両極性半導体材料層に対して順番にエッチングプロセスを行い、一部の前記キャリアブロック材料層および一部の前記両極性半導体材料層を除去することと、
    前記パターン化フォトレジスト層を除去することと
    を含む請求項１６記載の両極性トランジスタデバイス構造の製造方法。
  18. 前記キャリアブロック材料層を形成するステップが、蒸着法を行うことを含む請求項１７記載の両極性トランジスタデバイス構造の製造方法。
  19. 前記両極性半導体材料層を形成するステップが、蒸着法、共蒸着法、スパッタリング法または溶液プロセスを行うことを含む請求項１７または１８記載の両極性トランジスタデバイス構造の製造方法。
  20. 前記両極性半導体層が、Ｎ型有機半導体材料とＰ型有機半導体材料を積み重ねることによって形成された請求項１６〜１９のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  21. 前記両極性半導体層が、Ｎ型有機半導体材料とＰ型有機半導体材料を混合することによって形成された請求項１６〜１９のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  22. 前記両極性半導体層が、両極特性を有する有機半導体材料により形成された請求項１６〜１９のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  23. 前記両極性半導体層が、Ｎ型無機半導体材料とＰ型無機半導体材料を積み重ねることによって形成された請求項１６〜１９のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  24. 前記キャリアブロック層が、電子ブロック層である請求項１６〜２３のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  25. 前記電子ブロック層が、無機材料により形成され、前記無機材料が、ＷＯ3、Ｖ2Ｏ5またはＭｏＯ3を含む請求項２４記載の両極性トランジスタデバイス構造の製造方法。
  26. 前記電子ブロック層が、有機材料により形成され、前記有機材料が、４'，４"‐トリス（Ｎ‐（３‐メチルフェニル）‐N‐フェニルアミノ）トリフェニルアミン（m-MTDATA）、または、ビス（２‐メチル‐８‐キノリノラト‐Ｎ１、Ｏ８）‐（１，１'‐ビフェニル‐４‐オラト）アルミニウム（BALq）を含む請求項２４記載の両極性トランジスタデバイス構造の製造方法。
  27. 前記キャリアブロック層が、ホールブロック層である請求項１６〜２３のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  28. 前記ホールブロック層が、無機材料により形成され、前記無機材料が、ＬｉＦ、ＣｓＦおよびＴｉＯ2を含む請求項２７記載の両極性トランジスタデバイス構造の製造方法。
  29. 前記ホールブロック層が、有機材料により形成され、前記有機材料が、２，９‐ジメチル‐４，７‐ジフェニル‐１，１０‐フェナントロリン（BCP）を含む請求項２７記載の両極性トランジスタデバイス構造の製造方法。
  30. 第１区域と第２区域を有する基板を提供することと、
    前記第１区域の前記基板上に、第１ソースおよび第１ドレインを形成することと、
    前記第１区域および前記第２区域の前記基板上に、第１キャリアブロック材料層、両極性半導体材料層および第２キャリアブロック材料層を順番に形成することと、
    前記第１キャリアブロック材料層、前記両極性半導体材料層および前記第２キャリアブロック材料層をパターン化して、前記第１区域の前記基板上に、前記第１ソースと前記第１ドレインを覆う第１堆積構造を形成し、前記第２区域の前記基板上に、第２堆積構造を形成することと、
    前記第２堆積構造上に、第２ソースおよび第２ドレインを形成することと、
    前記基板上に、誘電層を形成して、前記第１堆積構造および前記第２堆積構造を覆うことと、
    前記第１ソースと前記第１ドレインとの間の前記誘電層上に、第１ゲートを形成し、前記第２ソースと前記第２ドレインとの間の前記誘電層上に、第２ゲートを形成することと
    を含む両極性トランジスタデバイス構造の製造方法。
  31. 前記第１キャリアブロック材料層、前記両極性半導体材料層および前記第２キャリアブロック材料層を順番にパターン化するステップが、
    前記第２キャリアブロック材料層上に、パターン化フォトレジスト層を形成することと、
    前記パターン化フォトレジスト層をマスキングして、一部の前記第１キャリアブロック材料層、一部の前記両極性半導体材料層および一部の前記第２キャリアブロック材料層を除去することと、
    前記パターン化フォトレジスト層を除去することと
    を含む請求項３０記載の両極性トランジスタデバイス構造の製造方法。
  32. 前記第１キャリアブロック材料層または前記第２キャリアブロック材料層を形成するステップが、蒸着法を行うことを含む請求項３０または３１記載の両極性トランジスタデバイス構造の製造方法。
  33. 前記両極性半導体材料層を形成するステップが、蒸着法、共蒸着法、スパッタリング法または溶液プロセスを行うことを含む請求項３０〜３２のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  34. 前記両極性半導体材料層が、Ｎ型有機半導体材料とＰ型有機半導体材料を積み重ねることによって形成された請求項３０〜３３のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  35. 前記両極性半導体材料層が、Ｎ型有機半導体材料とＰ型有機半導体材料を混合することによって形成された請求項３０〜３３のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  36. 前記両極性半導体材料層が、両極特性を有する有機半導体材料により形成された請求項３０〜３３のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  37. 前記両極性半導体材料層が、Ｎ型無機半導体材料とＰ型無機半導体材料を積み重ねることによって形成された請求項３０〜３３のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  38. 前記第１区域がＰ型素子領域で、前記第２区域がＮ型素子領域である時、前記第１キャリアブロック材料層が電子ブロック材料層であり、前記第２キャリアブロック材料層がホールブロック材料層であるか、あるいは、
    前記第１区域がＮ型素子領域で、前記第２区域がＰ型素子領域である時、前記第１キャリアブロック材料層がホールブロック材料層であり、前記第２キャリアブロック材料層が電子ブロック材料層である請求項３０〜３７のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  39. 前記第１キャリアブロック材料層または前記第２キャリアブロック材料層が電子ブロック材料層である時、前記電子ブロック材料層が、無機材料または有機材料により形成される請求項３０〜３８のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  40. 前記無機材料が、ＷＯ3、Ｖ2Ｏ5またはＭｏＯ3を含む請求項３９記載の両極性トランジスタデバイス構造の製造方法。
  41. 前記有機材料が、４'，４"‐トリス（Ｎ‐（３‐メチルフェニル）‐N‐フェニルアミノ）トリフェニルアミン（m-MTDATA）、または、ビス（２‐メチル‐８‐キノリノラト‐Ｎ１、Ｏ８）‐（１，１'‐ビフェニル‐４‐オラト）アルミニウム（BALq）を含む請求項３９記載の両極性トランジスタデバイス構造の製造方法。
  42. 前記第１キャリアブロック材料層または前記第２キャリアブロック材料層がホールブロック材料層である時、前記ホールブロック材料層が、無機材料または有機材料により形成される請求項３０〜３８のいずれか１項に記載の両極性トランジスタデバイス構造の製造方法。
  43. 前記無機材料が、ＬｉＦ、ＣｓＦおよびＴｉＯ2を含む請求項４２記載の両極性トランジスタデバイス構造の製造方法。
  44. 前記有機材料が、２，９‐ジメチル‐４，７‐ジフェニル‐１，１０‐フェナントロリン（BCP）を含む請求項４２記載の両極性トランジスタデバイス構造の製造方法。
  45. 基板上に、両極性半導体層およびキャリアブロック層を順番に形成することと、
    前記キャリアブロック層上に、ソースおよびドレインを形成することと、
    前記基板上に、誘電層を形成して、前記ソースおよび前記ドレインを覆うことと、
    前記ソースと前記ドレインとの間の前記誘電層上に、ゲートを形成することと
    を含む両極性トランジスタデバイス構造の製造方法。
  46. 基板上に、ゲートを形成することと、
    前記基板上に、誘電層を形成して、前記ゲートを覆うことと、
    前記ゲートの両側にある前記誘電層上に、ソースおよびドレインを形成することと、
    前記誘電層上であり、かつ少なくとも前記ソースと前記ドレインとの間に、キャリアブロック層および両極性半導体層を順番に形成することと
    を含む両極性トランジスタデバイス構造の製造方法。
  47. 基板上に、ゲートを形成することと、
    前記基板上に、誘電層を形成して、前記ゲートを覆うことと、
    前記誘電層上に、両極性半導体層およびキャリアブロック層を順番に形成することと、
    前記ゲートの両側にある前記キャリアブロック層上に、ソースおよびドレインを形成することと
    を含む両極性トランジスタデバイス構造の製造方法。
  48. 第１区域と第２区域を有する基板を提供することと、
    前記第１区域の前記基板上に、第１ゲートを形成し、前記第２区域の前記基板上に、第２ゲートを形成することと、
    前記基板上に、誘電層を形成して、前記第１ゲートおよび前記第２ゲートを覆うことと、
    前記第１区域の前記誘電層上に、第１ソースおよび第１ドレインを形成することと、
    前記第１区域および前記第２区域の前記基板上に、第１キャリアブロック材料層、両極性半導体材料層および第２キャリアブロック材料層を順番に形成することと、
    前記第１キャリアブロック材料層、前記両極性半導体材料層および前記第２キャリアブロック材料層をパターン化して、前記第１区域の前記基板上に、前記第１ソースと前記第１ドレインを覆う第１堆積構造を形成し、前記第２区域の前記基板上に、第２堆積構造を形成することと、
    前記第２堆積構造上に、第２ソースおよび第２ドレインを形成することと
    を含む両極性トランジスタデバイス構造の製造方法。
JP2012191341A 2011-12-16 2012-08-31 両極性トランジスタデバイス構造およびその製造方法 Pending JP2013128097A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW100146908 2011-12-16
TW100146908A TW201327817A (zh) 2011-12-16 2011-12-16 雙載子電晶體元件結構及其製造方法

Publications (1)

Publication Number Publication Date
JP2013128097A true JP2013128097A (ja) 2013-06-27

Family

ID=48588551

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012191341A Pending JP2013128097A (ja) 2011-12-16 2012-08-31 両極性トランジスタデバイス構造およびその製造方法

Country Status (4)

Country Link
US (1) US20130153903A1 (ja)
JP (1) JP2013128097A (ja)
CN (1) CN103165595A (ja)
TW (1) TW201327817A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015176964A (ja) * 2014-03-14 2015-10-05 株式会社日本製鋼所 酸化物系半導体材料および半導体素子
KR101820703B1 (ko) 2016-07-29 2018-03-08 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조 방법, 및 그를 포함한 표시장치
KR20190000233A (ko) * 2017-06-22 2019-01-02 청주대학교 산학협력단 양방향성 트랜지스터와 이를 이용한 접촉신호 전달감지센서
KR20190000220A (ko) * 2017-06-22 2019-01-02 청주대학교 산학협력단 양방향성 트랜지스터와 이를 이용한 누설전류 차단장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2521139B (en) * 2013-12-10 2017-11-08 Flexenable Ltd Reducing undesirable capacitive coupling in transistor devices
US9397118B2 (en) 2014-06-30 2016-07-19 International Business Machines Corporation Thin-film ambipolar logic
CN105742498A (zh) * 2016-04-13 2016-07-06 上海大学 具有复合有源层的双极型薄膜晶体管器件及其制备方法
CN106952962A (zh) * 2017-03-17 2017-07-14 京东方科技集团股份有限公司 薄膜晶体管和阵列基板
TWI622844B (zh) * 2017-03-29 2018-05-01 友達光電股份有限公司 畫素單元與其製造方法
CN113748529A (zh) * 2019-04-26 2021-12-03 株式会社半导体能源研究所 发光器件、发光装置、电子设备及照明装置
CN111162167B (zh) * 2019-12-23 2023-11-07 南京大学 一种提升并五苯有机场效应晶体管工作性能的方法及结构
US20220045274A1 (en) * 2020-08-06 2022-02-10 Facebook Technologies Llc Ofets having organic semiconductor layer with high carrier mobility and in situ isolation

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196856A (ja) * 2005-01-15 2006-07-27 Samsung Sdi Co Ltd 薄膜トランジスタ、その製造方法及びそれを備えた平板表示装置
JP2006253675A (ja) * 2005-03-08 2006-09-21 Samsung Sdi Co Ltd 有機薄膜トランジスタ及びそれを備えた平板ディスプレイ装置
WO2008099863A1 (ja) * 2007-02-16 2008-08-21 Idemitsu Kosan Co., Ltd. 半導体，半導体装置及び相補型トランジスタ回路装置
WO2008156121A1 (ja) * 2007-06-21 2008-12-24 Idemitsu Kosan Co., Ltd. 有機薄膜トランジスタ及び有機薄膜発光トランジスタ
JP2008311594A (ja) * 2007-06-18 2008-12-25 Hitachi Ltd 薄膜トランジスタの製造方法及び薄膜トランジスタ装置
JP2011077500A (ja) * 2009-09-04 2011-04-14 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置、および電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6946226B2 (en) * 2003-08-22 2005-09-20 Xerox Corporation Photoconductive imaging members
US7838871B2 (en) * 2004-03-24 2010-11-23 Samsung Mobile Display Co., Ltd. Organic field-effect transistor, flat panel display device including the same, and a method of manufacturing the organic field-effect transistor
DE502005002342D1 (de) * 2005-03-15 2008-02-07 Novaled Ag Lichtemittierendes Bauelement
US8129714B2 (en) * 2007-02-16 2012-03-06 Idemitsu Kosan Co., Ltd. Semiconductor, semiconductor device, complementary transistor circuit device
US7652339B2 (en) * 2007-04-06 2010-01-26 Xerox Corporation Ambipolar transistor design
US8008627B2 (en) * 2007-09-21 2011-08-30 Fujifilm Corporation Radiation imaging element

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196856A (ja) * 2005-01-15 2006-07-27 Samsung Sdi Co Ltd 薄膜トランジスタ、その製造方法及びそれを備えた平板表示装置
JP2006253675A (ja) * 2005-03-08 2006-09-21 Samsung Sdi Co Ltd 有機薄膜トランジスタ及びそれを備えた平板ディスプレイ装置
WO2008099863A1 (ja) * 2007-02-16 2008-08-21 Idemitsu Kosan Co., Ltd. 半導体，半導体装置及び相補型トランジスタ回路装置
JP2008311594A (ja) * 2007-06-18 2008-12-25 Hitachi Ltd 薄膜トランジスタの製造方法及び薄膜トランジスタ装置
WO2008156121A1 (ja) * 2007-06-21 2008-12-24 Idemitsu Kosan Co., Ltd. 有機薄膜トランジスタ及び有機薄膜発光トランジスタ
JP2011077500A (ja) * 2009-09-04 2011-04-14 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置、および電子機器

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015176964A (ja) * 2014-03-14 2015-10-05 株式会社日本製鋼所 酸化物系半導体材料および半導体素子
KR101820703B1 (ko) 2016-07-29 2018-03-08 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조 방법, 및 그를 포함한 표시장치
KR20190000233A (ko) * 2017-06-22 2019-01-02 청주대학교 산학협력단 양방향성 트랜지스터와 이를 이용한 접촉신호 전달감지센서
KR20190000220A (ko) * 2017-06-22 2019-01-02 청주대학교 산학협력단 양방향성 트랜지스터와 이를 이용한 누설전류 차단장치
KR102014315B1 (ko) 2017-06-22 2019-08-26 청주대학교 산학협력단 양방향성 트랜지스터와 이를 이용한 접촉신호 전달감지센서
KR102074994B1 (ko) 2017-06-22 2020-02-10 청주대학교 산학협력단 양방향성 트랜지스터와 이를 이용한 누설전류 차단장치

Also Published As

Publication number Publication date
US20130153903A1 (en) 2013-06-20
TW201327817A (zh) 2013-07-01
CN103165595A (zh) 2013-06-19

Similar Documents

Publication Publication Date Title
JP2013128097A (ja) 両極性トランジスタデバイス構造およびその製造方法
KR100781829B1 (ko) 유기 박막 트랜지스터 및 그 제조방법
JP6178495B2 (ja) 有機電界効果トランジスタを製造する方法および有機電界効果トランジスタ
KR100647695B1 (ko) 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한평판표시장치
US10497888B2 (en) Method for producing an organic transistor and organic transistor
KR100659103B1 (ko) 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치및 유기 박막 트랜지스터의 제조방법
JP2008258608A (ja) 両極性トランジスタ設計
Perez et al. Hybrid CMOS thin-film devices based on solution-processed CdS n-TFTs and TIPS-Pentacene p-TFTs
Zhao et al. Wafer‐scale organic complementary inverters fabricated with self‐assembled monolayer field‐effect transistors
KR102026763B1 (ko) 유기 전계 효과 트랜지스터를 생산하기 위한 방법 및 유기 전계 효과 트랜지스터
US20080032440A1 (en) Organic semiconductor device and method of fabricating the same
JP5605610B2 (ja) 有機トランジスタの製造方法
CN108428795A (zh) 薄膜晶体管、其制造方法和包括其的电子设备
JPWO2009031377A1 (ja) 二重自己整合プロセスによる多重チャネル自己整合トランジスタ及びその製造方法
KR20080052080A (ko) 유기 박막 트랜지스터의 제조 방법, 유기 박막 트랜지스터및 유기 발광 디스플레이 장치
US20130153864A1 (en) Ambipolar inverter device structure and manufacturing method thereof
Lin et al. Ambipolar Organic Field‐Effect Transistors and Complementary Circuits Based on Single Crystals with Alcohol Treatment
US9012259B2 (en) Thin film transistors formed by organic semiconductors using a hybrid patterning regime
JP2014530490A (ja) 有機電界効果トランジスタ
KR100730185B1 (ko) 유기 박막 트랜지스터의 제조 방법, 유기 박막 트랜지스터및 이를 구비한 유기 발광 디스플레이 장치
KR100730188B1 (ko) 유기 박막 트랜지스터의 제조 방법 및 이로부터 제조된유기 박막 트랜지스터
KR20120010379A (ko) 유기박막트랜지스터의 제조방법
JP2015056570A (ja) 有機装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131210

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140507