JP2013118033A5 - - Google Patents
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Description
ラッチ回路ＬＴ６は、インバータ回路Ｇ１２及びＮＯＲゲート回路Ｇ１３が循環接続された構成を有しており、ＮＯＲゲート回路Ｇ１３の出力ノードとインバータ回路Ｇ１２の入力ノードとの間にはトランスファゲート回路ＴＧ７が接続されている。また、ＮＯＲゲート回路Ｇ１３の他方の入力ノードには、リセット信号ＲＳＴが供給される。ラッチ回路ＬＴ６への入力信号は、前段のラッチ回路ＬＴ５からトランスファゲート回路ＴＧ６を介して与えられる。
図１０に示すように、ラッチ回路ＬＴ８は、図８に示したラッチ回路ＬＴ０のインバータ回路Ｇ３がＮＯＲゲート回路Ｇ１９に置き換えられた構成を有している。その他の回路構成は、図８に示したラッチ回路ＬＴ０と同じである。ＮＯＲゲート回路Ｇ１９の他方の入力ノードには、リセット信号ＲＳＴが供給される。図９に示すように、ラッチ回路ＬＴ８の出力信号はラッチ回路ＬＴ９に供給される。ラッチ回路ＬＴ９は、図８に示したラッチ回路ＬＴ０と同じ回路構成を有している。
ＮＡＮＤゲート回路Ｇ３０は３入力のＮＡＮＤゲート回路であり、第１の入力ノードには分周クロック信号ＰＣＬＫＲ０が供給され、第２の入力ノードにはＮＡＮＤゲート回路Ｇ３４の出力信号が供給され、第３の入力ノードにはイネーブル信号ＭＤＷＬＶが供給される。ＮＡＮＤゲート回路Ｇ３４は、２入力のＮＡＮＤゲート回路であり、一方の入力ノードには分周クロック信号ＰＣＬＫＦ０が供給され、他方の入力ノードにはイネーブル信号ＭＤＷＬＶが供給される。かかる構成により、波形図である図１４に示すように、内部クロック信号ＰＣＬＫＲ０がハイレベルであり、且つ、内部クロック信号ＰＣＬＫＦ０がローレベルである期間だけ、内部クロック信号ＰＣＬＫ０がローレベルとなる。その他の期間においては、内部クロック信号ＰＣＬＫ０の論理レベルはハイレベルに固定される。ここで、内部クロック信号ＰＣＬＫＲ０と内部クロック信号ＰＣＬＫＦ０は、内部クロック信号ＣＬＫの１／２クロックサイクル分だけ位相がずれていることから、内部クロック信号ＰＣＬＫ０がローレベルとなる期間は、内部クロック信号ＣＬＫの１／２クロックサイクルの期間となる。この期間は、内部クロック信号ＣＬＫの４クロックサイクルごとに出現する。
かかる構成により、内部データストローブ信号ＩＤＱＳがローレベルの期間においては、クロックトインバータ回路Ｇ５３は活性化しているが、クロックトインバータ回路Ｇ５５が非活性状態であることから、ラッチ回路ＬＴ１３に保持されているデータがスキュー検出信号ＳＫＥＷとして出力される。一方、内部データストローブ信号ＩＤＱＳがハイレベルの期間においては、クロックトインバータ回路Ｇ５３が非活性化し、代わりにクロックトインバータ回路Ｇ５５が活性化する。このため、内部データストローブ信号ＩＤＱＳがローレベルからハイレベルに変化する時点における内部クロック信号ＰＣＬＫＤの論理レベルによって、スキュー検出信号ＳＫＥＷの論理レベルが決まる。
本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
Claims (1)
- 前記複数の第１の入力ノードのそれぞれから前記第１の出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトと、前記第２の入力ノードから前記第２の出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトは、互いに等しい、請求項２に記載の半導体装置。
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